JPS6187298A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6187298A JPS6187298A JP59197960A JP19796084A JPS6187298A JP S6187298 A JPS6187298 A JP S6187298A JP 59197960 A JP59197960 A JP 59197960A JP 19796084 A JP19796084 A JP 19796084A JP S6187298 A JPS6187298 A JP S6187298A
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- channel
- transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置のワード線のノ＜ソファ回路に
関する。
関する。
従来のワード線バックァ回路は、第３図に示すようにワ
ード線を分割して” １ ｅ ” ２とし、その間に２
段のインバータエ２．工、からなる増幅回路で構成され
、この増幅回路でワード線での信号の遅延を小さくする
方法があった。
ード線を分割して” １ ｅ ” ２とし、その間に２
段のインバータエ２．工、からなる増幅回路で構成され
、この増幅回路でワード線での信号の遅延を小さくする
方法があった。
最近の半導体記憶装置における大容量化の傾向において
は、ワード線による遅延がアクセス時間を制限する重要
な因子となっている。このワード線の遅延を小さくする
ために、新しい製造方法を用いた試みがなされている１
例えば、１）２層アルミニウム構造による、２本のワー
ド線（特開昭５８−２１１８９８）、２）低抵抗物質で
あるシリサイドまたはポリサイド等を用いたワード線で
ある。
は、ワード線による遅延がアクセス時間を制限する重要
な因子となっている。このワード線の遅延を小さくする
ために、新しい製造方法を用いた試みがなされている１
例えば、１）２層アルミニウム構造による、２本のワー
ド線（特開昭５８−２１１８９８）、２）低抵抗物質で
あるシリサイドまたはポリサイド等を用いたワード線で
ある。
しかしこれらは、従来の多結晶シリコンによるワード線
で構成されたものに比べ、製造工程が増しコスト的に高
価であるという問題がある。従来のワード線に多結晶シ
リコンを用いた場合のバッファ回路は、第３図構成にな
っている。ところが、従来のワード線バッファ回路では
、工１および、ワード線を分割しているバッファ回路の
工３に接続しているワード線の始端での信号と、ワード
線の終端での信号とでは、始端での信号は、立上り波形
がなまり始端の信号に比べ遅延が大きいという問題点が
あった。
で構成されたものに比べ、製造工程が増しコスト的に高
価であるという問題がある。従来のワード線に多結晶シ
リコンを用いた場合のバッファ回路は、第３図構成にな
っている。ところが、従来のワード線バッファ回路では
、工１および、ワード線を分割しているバッファ回路の
工３に接続しているワード線の始端での信号と、ワード
線の終端での信号とでは、始端での信号は、立上り波形
がなまり始端の信号に比べ遅延が大きいという問題点が
あった。
本発明は上記問題点を解決するもので、その目的とする
ところは、ワード線の終端におけるなまった信号波形の
立上りを急峻にすることにより、ワード線の遅延を小さ
くしたワード線バッファ回路を備えた半導体記憶装置を
提供することにある。
ところは、ワード線の終端におけるなまった信号波形の
立上りを急峻にすることにより、ワード線の遅延を小さ
くしたワード線バッファ回路を備えた半導体記憶装置を
提供することにある。
本発明の半導体記憶装置は、マトリクス状に配置された
メモリセルと、前記メモリセルに接続された行方向に延
在するワード線と、前記メモリセルに接続された列方向
に延在するビット線からなる半導体記憶装置において、
アドレス入力信号をデコードした出力と、第１の制御信
号を入力信号とするＡＮＤ回路の出力を前記ワード線の
始端に接続し、前記ワード線の終端に第１のＰチャネル
型ＭＯＥＩ）ランジスタのゲートと、第２のＰチャネル
型ＭＯ＆ ）ランジスタのドレインと、第１のＲチャネ
ル型ＭＯＳトランジスタのゲートと、第２のＮチャネル
型ＭＯ日トランジスタのドレインを接続し、前記Ｍ１の
Ｐチャネル型ＭＯＳトランジスタのドレインと、前記第
１ＯＮチヤネル型ＭＯＳトランジスタのドレインを第３
のＰチャネル型ＭＯＳトランジスタのゲートに接続し、
前記第３のＰチャネル型ＭＯＳトランジスタのドレイン
と、前記第２のＰチャネル型ＭＯＳトランジスタのソー
スを接続し、前記第２のＰチャネル型ＭＯＳトランジス
タのゲートと、前記第２ＯＮチヤネル型ＭＯＳトランジ
スタのゲートを第２の制御信号に接続し、前記第１およ
び第２ＯＮチヤネル型ＭＯＳトランジスタのソースを接
地電源に接続し、前記第１および第３のＰチャネル型Ｍ
ＯＳトランジスタのソースを電圧電源に接続して・なる
ことを特徴とする。
メモリセルと、前記メモリセルに接続された行方向に延
在するワード線と、前記メモリセルに接続された列方向
に延在するビット線からなる半導体記憶装置において、
アドレス入力信号をデコードした出力と、第１の制御信
号を入力信号とするＡＮＤ回路の出力を前記ワード線の
始端に接続し、前記ワード線の終端に第１のＰチャネル
型ＭＯＥＩ）ランジスタのゲートと、第２のＰチャネル
型ＭＯ＆ ）ランジスタのドレインと、第１のＲチャネ
ル型ＭＯＳトランジスタのゲートと、第２のＮチャネル
型ＭＯ日トランジスタのドレインを接続し、前記Ｍ１の
Ｐチャネル型ＭＯＳトランジスタのドレインと、前記第
１ＯＮチヤネル型ＭＯＳトランジスタのドレインを第３
のＰチャネル型ＭＯＳトランジスタのゲートに接続し、
前記第３のＰチャネル型ＭＯＳトランジスタのドレイン
と、前記第２のＰチャネル型ＭＯＳトランジスタのソー
スを接続し、前記第２のＰチャネル型ＭＯＳトランジス
タのゲートと、前記第２ＯＮチヤネル型ＭＯＳトランジ
スタのゲートを第２の制御信号に接続し、前記第１およ
び第２ＯＮチヤネル型ＭＯＳトランジスタのソースを接
地電源に接続し、前記第１および第３のＰチャネル型Ｍ
ＯＳトランジスタのソースを電圧電源に接続して・なる
ことを特徴とする。
ワード線には抵抗と容量の存在に起因して、ワード線を
伝搬する信号が遅延する。この信号の遅延は、信号の電
圧波形の立上りからとらえると、信号波形がなまるとい
う現象である。そこで、ワード線の終端に上記の本発明
の構成によるワード線バッファ回路を用いることにより
、最も立上りの波形がなまる終端において、強制的にワ
ード線のレベルを電源電圧まで引き上げ、すなわちワー
ド線の始端と終端の両端で電圧のレベルを引き上げてい
るため、ワード線での立上り波形のなまりを小さくする
ことができ、ワード線を伝搬する信号の遅延を小さくで
きる。更に行デコーダ出力を禁止する第１の制御信号φ
ＤＩと、ワード線を強制的に高レベルとすることを中止
する第２の制御信号を設けたことにより、行デコーダ、
ワード線、バッファ回路の経路で貫通電流と、ワード線
を強制的に高レベルとするＰチャネル型ＭＯＳトランジ
スタとワード線を非選択とするＮチャネル型Ｍ０８トラ
ンジスタの貫通電流を減らすことができる。
伝搬する信号が遅延する。この信号の遅延は、信号の電
圧波形の立上りからとらえると、信号波形がなまるとい
う現象である。そこで、ワード線の終端に上記の本発明
の構成によるワード線バッファ回路を用いることにより
、最も立上りの波形がなまる終端において、強制的にワ
ード線のレベルを電源電圧まで引き上げ、すなわちワー
ド線の始端と終端の両端で電圧のレベルを引き上げてい
るため、ワード線での立上り波形のなまりを小さくする
ことができ、ワード線を伝搬する信号の遅延を小さくで
きる。更に行デコーダ出力を禁止する第１の制御信号φ
ＤＩと、ワード線を強制的に高レベルとすることを中止
する第２の制御信号を設けたことにより、行デコーダ、
ワード線、バッファ回路の経路で貫通電流と、ワード線
を強制的に高レベルとするＰチャネル型ＭＯＳトランジ
スタとワード線を非選択とするＮチャネル型Ｍ０８トラ
ンジスタの貫通電流を減らすことができる。
以下、本発明について、実施例に基づき詳細に説明する
。第１図は本発明の実施例を示す図である。第１図にお
いて、Ｐｌ〜Ｐ３がＰチャネル型ＭＯＳトランジスタｓ
Ｎ１ｍ”２がＮチャネル型Ｍ○Ｓトランジスタであり
、１がアドレスバッファ回路、２が行デコーダ、８がＡ
ＮＤ回路、ＷＬがワ−ド線であり、φＤＩ 、φｗｂが
制御信号である。第１図の回路構成を説明する。アドレ
ス入力信号をデコードする行デコーダの出力と、デコー
ダの出力を制御するための信号φＤＥがＡ１９回路に入
力されており、その出力がｗ’ｈの始端に接続している
。ＩＭＬの終端には％ Ｐｌ とＮ１からなるインバー
タの入力に接続し、その出力がＰ３のゲートに接続して
いる。そして、Ｐ２とＰ３のドレインが接続し、Ｐ３の
ソースは電源電圧ＶＤＤに接伏し、Ｐ２とＮ２のドレイ
ンがｗＬＶｃ接続しており、”２のソースは接地電源に
接続し、ＰｌとＮ２．のゲートにはｗＬを接地レベルに
するための信号φＷＬが接続している、 以下、第２図のタイミングチャートに基づいて第１Ｖの
実施例の動作を説明する。第２図において、Ａはアドレ
ス入力信号、ＤＥはデコーダ出力、ＷＳ、ＷＥはそれぞ
れワード線ＷＬの始端、終端での信号波形である。
。第１図は本発明の実施例を示す図である。第１図にお
いて、Ｐｌ〜Ｐ３がＰチャネル型ＭＯＳトランジスタｓ
Ｎ１ｍ”２がＮチャネル型Ｍ○Ｓトランジスタであり
、１がアドレスバッファ回路、２が行デコーダ、８がＡ
ＮＤ回路、ＷＬがワ−ド線であり、φＤＩ 、φｗｂが
制御信号である。第１図の回路構成を説明する。アドレ
ス入力信号をデコードする行デコーダの出力と、デコー
ダの出力を制御するための信号φＤＥがＡ１９回路に入
力されており、その出力がｗ’ｈの始端に接続している
。ＩＭＬの終端には％ Ｐｌ とＮ１からなるインバー
タの入力に接続し、その出力がＰ３のゲートに接続して
いる。そして、Ｐ２とＰ３のドレインが接続し、Ｐ３の
ソースは電源電圧ＶＤＤに接伏し、Ｐ２とＮ２のドレイ
ンがｗＬＶｃ接続しており、”２のソースは接地電源に
接続し、ＰｌとＮ２．のゲートにはｗＬを接地レベルに
するための信号φＷＬが接続している、 以下、第２図のタイミングチャートに基づいて第１Ｖの
実施例の動作を説明する。第２図において、Ａはアドレ
ス入力信号、ＤＥはデコーダ出力、ＷＳ、ＷＥはそれぞ
れワード線ＷＬの始端、終端での信号波形である。
アドレス入力信号により特定なアドレスが固定されると
、アドレスバッファ回路に接続している行デコーダによ
りデコードされた出力ＤＩが高レベルとなり、指定され
たカード線が選択され、ワード線の始端が高レベルとな
る。このときφＤＦｉは高レベルの信号でなければなら
ない。選択されたワード線上では、立上り信号が伝搬し
ていくが、このときワード線には抵抗と容量が存在して
ｂるために、立上りの信号がワード線を伝搬していくに
つれてなまる。このなまるという現象は伝搬が遅延して
いくと騒うことで置きかえることができる。ワード線の
終端にこのなまった立上りの信号が伝搬し、ＰｌとＮ１
よりなるインバータの出力が高レベルから低レベルとな
る。ここで、ｌ とＮｌよりなるインバータの回路し
きい値電圧を低いレベルに設定してあり、このインバー
タの出力は低レベルになり易くしている。ＰｌとＮｌか
らなるインバータの出力が高レベルから低レベルとなる
ことにより、Ｐもはオフ状態からオン状態となる。Ｐ３
がオン状態となるときには、φＷＬは低レベルの信号と
しているためにｓ ”２はオフ状態で、Ｐ２はオン状態
である。すなわち、ワード線はＰ２ ＪＰ３を通して電
源電圧まで、急激に引き上げられる。選択されたワード
線によりメモリセルの情報がピット線に出力された後、
φＤＩは高レベルから低レベルに、φＷＬは低レベルか
ら高レベルになる。φＷＬが高レベルとなることにより
、Ｐ２がオフ状態、Ｎ２がオン状態となり、選択されて
′いたワード線は、高レベルから低レベルになり、逮択
状態にあったメモリセルは非選択状態となる。
、アドレスバッファ回路に接続している行デコーダによ
りデコードされた出力ＤＩが高レベルとなり、指定され
たカード線が選択され、ワード線の始端が高レベルとな
る。このときφＤＦｉは高レベルの信号でなければなら
ない。選択されたワード線上では、立上り信号が伝搬し
ていくが、このときワード線には抵抗と容量が存在して
ｂるために、立上りの信号がワード線を伝搬していくに
つれてなまる。このなまるという現象は伝搬が遅延して
いくと騒うことで置きかえることができる。ワード線の
終端にこのなまった立上りの信号が伝搬し、ＰｌとＮ１
よりなるインバータの出力が高レベルから低レベルとな
る。ここで、ｌ とＮｌよりなるインバータの回路し
きい値電圧を低いレベルに設定してあり、このインバー
タの出力は低レベルになり易くしている。ＰｌとＮｌか
らなるインバータの出力が高レベルから低レベルとなる
ことにより、Ｐもはオフ状態からオン状態となる。Ｐ３
がオン状態となるときには、φＷＬは低レベルの信号と
しているためにｓ ”２はオフ状態で、Ｐ２はオン状態
である。すなわち、ワード線はＰ２ ＪＰ３を通して電
源電圧まで、急激に引き上げられる。選択されたワード
線によりメモリセルの情報がピット線に出力された後、
φＤＩは高レベルから低レベルに、φＷＬは低レベルか
ら高レベルになる。φＷＬが高レベルとなることにより
、Ｐ２がオフ状態、Ｎ２がオン状態となり、選択されて
′いたワード線は、高レベルから低レベルになり、逮択
状態にあったメモリセルは非選択状態となる。
ここで、φＤＫ’を低レベルとしているために、Ａ１９
回路、ワード線、Ｎ２ という経路での貫通電流が流れ
ることは無い、またφＷＬを亮レベルとしているために
％ Ｐ３ ＃ Ｐ２ ＃ Ｎ２という経路での貫通
電流が流れることは無い、更に曾ＷＬを高レベルとする
ことは、全てのワード線を非選択状態にすることであり
、選択されたワード線の信号が残っている状態で、次の
アドレス入力信号による異なるワード線が同時に選択さ
れ、誤動作するという恐れは無い。
回路、ワード線、Ｎ２ という経路での貫通電流が流れ
ることは無い、またφＷＬを亮レベルとしているために
％ Ｐ３ ＃ Ｐ２ ＃ Ｎ２という経路での貫通
電流が流れることは無い、更に曾ＷＬを高レベルとする
ことは、全てのワード線を非選択状態にすることであり
、選択されたワード線の信号が残っている状態で、次の
アドレス入力信号による異なるワード線が同時に選択さ
れ、誤動作するという恐れは無い。
実施例として、ワード線の終端にバッファ回路を設置し
て説明を行なったが、本発明のバッファ回路は、必ずし
もワード線の終端だけに限ることはなく、ワード線のい
かなるところ、例えば中間点に設置してもよい、また１
ケ所だけでなく、２ケ所以上用いてもよく、例えば中間
点と終端に設置することができる。
て説明を行なったが、本発明のバッファ回路は、必ずし
もワード線の終端だけに限ることはなく、ワード線のい
かなるところ、例えば中間点に設置してもよい、また１
ケ所だけでなく、２ケ所以上用いてもよく、例えば中間
点と終端に設置することができる。
以上述べたように本発明の半導体記憶装置によれば、ワ
ード線の終端に、立上りがなまった信号波形を強制的に
高レベルにする回路を用いることによって、ワード線で
の遅延を小さくすることができ、動作の高速化すなわち
アクセスタイムの短幅化を実現することができる。更に
ワード線のバッファ回路での貫通電流および、行デコー
ダ、ワード線、バッファ回路による経路での貫通電流を
減少させることができ、低消費電流を実現した半導体記
憶装置を提供することができる。
ード線の終端に、立上りがなまった信号波形を強制的に
高レベルにする回路を用いることによって、ワード線で
の遅延を小さくすることができ、動作の高速化すなわち
アクセスタイムの短幅化を実現することができる。更に
ワード線のバッファ回路での貫通電流および、行デコー
ダ、ワード線、バッファ回路による経路での貫通電流を
減少させることができ、低消費電流を実現した半導体記
憶装置を提供することができる。
第１図は本発明の実施例を示すワード線バッファ回路の
回路図、第２図は第１の回路の動作を示すタイミング図
、第３図は従来のワード線バッファ回路の回路図である
。 １はアドレスバッファ回路、２は行デコーダ、８はＡＮ
Ｄ回路、ＷＬ＊ Ｗｌ ＊ ”２はワード線、ＤＩは
豆デコーダ出力端、ＷＳはワード線の始端、ｗＥはワー
ド線の終端、φＤＢはデコーダ制御信号、φｗｒ、＋は
ワード線バッファ制御信号％ Ｐｌ〜Ｐ３はＰチャネル
型ＭＯＳトランジスタ、Ｎ１ａＮ２はＮチャネル型Ｍ０
８トランジスタ％ 工１〜工３はインバータ、ＶＤＤは
電源電圧である。 以 上
回路図、第２図は第１の回路の動作を示すタイミング図
、第３図は従来のワード線バッファ回路の回路図である
。 １はアドレスバッファ回路、２は行デコーダ、８はＡＮ
Ｄ回路、ＷＬ＊ Ｗｌ ＊ ”２はワード線、ＤＩは
豆デコーダ出力端、ＷＳはワード線の始端、ｗＥはワー
ド線の終端、φＤＢはデコーダ制御信号、φｗｒ、＋は
ワード線バッファ制御信号％ Ｐｌ〜Ｐ３はＰチャネル
型ＭＯＳトランジスタ、Ｎ１ａＮ２はＮチャネル型Ｍ０
８トランジスタ％ 工１〜工３はインバータ、ＶＤＤは
電源電圧である。 以 上
Claims (1)
- マトリクス状に配置されたメモリセルと、前記メモリ
セルに接続された行方向に延在するワード線と、前記メ
モリセルに接続された列方向に延在するビット線からな
る半導体記憶装置において、アドレス入力信号をデコー
ドした出力と、第１の制御信号を入力信号とするバッフ
ァ回路の出力を前記ワード線の始端に接続し、前記ワー
ド線の終端に第１のＰチャネル型ＭＯＳトランジスタの
ゲートと、第２のＰチヤネル型ＭＯＳトランジスタのド
レインと、第１のＮチャネル型ＭＯＳトランジスタのゲ
ートと、第２のＮチャネル型ＭＯＳトランジスタのドレ
インを接続し、前記第１のＰチャネル型ＭＯＳトランジ
スタのドレインと、前記第１のＮチャネル型ＭＯＳトラ
ンジスタのドレインを第３のＰチャネル型ＭＯＳトラン
ジスタのゲートに接続し、前記第３のＰチヤネル型ＭＯ
Ｓトランジスタのドレインと、前記第２のＰチャネル型
ＭＯＳトランジスタのソースを接続し、前記第２のＰチ
ャネル型ＭＯＳトランジスタのゲートと、前記第２のＮ
チャネル型ＭＯＳトランジスタのゲートを第２の制御信
号に接続し、前記第１および第２のＮチャネル型ＭＯＳ
トランジスタのソースを接地電源に接続し、前記第１お
よび第３のＰチャネル型ＭＯＳトランジスタのソースを
電圧電源に接続してなることを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59197960A JPS6187298A (ja) | 1984-09-21 | 1984-09-21 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59197960A JPS6187298A (ja) | 1984-09-21 | 1984-09-21 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6187298A true JPS6187298A (ja) | 1986-05-02 |
Family
ID=16383177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59197960A Pending JPS6187298A (ja) | 1984-09-21 | 1984-09-21 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6187298A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01140490A (ja) * | 1987-11-27 | 1989-06-01 | Nec Corp | 半導体メモリ装置 |
| JPH0287393A (ja) * | 1988-09-21 | 1990-03-28 | Fujitsu Ltd | 半導体記憶装置 |
-
1984
- 1984-09-21 JP JP59197960A patent/JPS6187298A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01140490A (ja) * | 1987-11-27 | 1989-06-01 | Nec Corp | 半導体メモリ装置 |
| JPH0287393A (ja) * | 1988-09-21 | 1990-03-28 | Fujitsu Ltd | 半導体記憶装置 |
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