JPH0789438B2 - アドレスデコーダ回路 - Google Patents

アドレスデコーダ回路

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JPH0789438B2
JPH0789438B2 JP59180864A JP18086484A JPH0789438B2 JP H0789438 B2 JPH0789438 B2 JP H0789438B2 JP 59180864 A JP59180864 A JP 59180864A JP 18086484 A JP18086484 A JP 18086484A JP H0789438 B2 JPH0789438 B2 JP H0789438B2
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Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、アドレスデコーダ回路に関連する。
〈従来の技術〉 SRAM技術の開発の重要な要求としては、動作速度集積度
及び電力消費への配慮の問題がある。
動作速度や集積度をあまり低下させずに電力消費につい
て改善する有効な方法の１つはｎチヤンネルとＰチヤン
ネル両方の能動素子で作るCMOSプロセスが知られてい
る。
スケールドCMOS（CMOSの設計規模チヤンネル比等を概算
して構成されるCMOS）プロセスについての製造工程は、
プロセスの工程数を最小にしなければならないという要
請に対し払われる犠牲に基づき制約を受ける。１〜２ミ
クロンの幾何学的寸法を持つCMOSに関する最近のCMOS製
造技術における研究は、ラツチアツプによる影響を減ら
し、能力を最大限に生かす為ｎチヤンネルトランジスタ
の利得を上げて最適な動作を実現するという課題に集中
している。
これらの課題の関する研究は、「リバースCMOS」又は、
ツインタブプロセスの開発へと向けられた。このCMOSで
は、NMOS回路を作る為にＰ＋エピ層を設けたＰ型基板を
用いこれにｎ形タンクを作りその中にＰチヤンネルトラ
ンジスタが形成される。
この製造技術は、いろいろ考察した結果ラツチアツプの
防止技術として理想的であると考えられる。しかしなが
ら、この技術は、パンチスルーをおこすことなくタンク
の接合をわたるＶccを隔離する為に高レベルのドーピン
グをタンク部分に行う必要がある。この技術は、またＰ
チヤンネル装置の閾値を適当な値に調整する補償工程を
含むチヤンネル領域の高レベルのドーピング工程を中に
含まなければならない。これらの要求をすべて充足した
結果、Ｐチヤンネル装置の利得は、ｎチヤンネル装置の
利得の５分の１になるように調整される。Ｐチヤンネル
装置を流れる駆動電流とｎチヤンネル装置を流れる駆動
電流とがこのように等しくないと、通常の６トランジス
タのセルが使用される場合CMOS SRAMを構成する為のダ
イオードやセンス回路の設計上いくつかの問題をかかえ
ることになる。これは、通常のSRAM設計のワード線が普
通はＶSS（例えば０ボルト）に保たれ、選択されたワー
ド線は、デコードドライバー回路によつてＶcc（例えば
３ボルト）まで引き上げられるからである。スケールド
CMOSプロセスにおいて、プルアツプ装置は、上記の通り
ｎチヤンネルの利得の５分の１の利得を持つＰチヤンネ
ルトランジスタで形成するＰチヤンネル装置のチヤンネ
ル比（チヤンネル幅対チヤンネル長）が装置の低い利得
を補償するように５倍になると、この装置の容量は増加
し、その前の回路の動作速度が下がる。
MOSスタテイツクRAMは従来はワード線の状態でゲート操
作されるパストランジスタとアクテイブ駆動トランジス
タとが全くＮチヤンネル装置で作られる６トランジスタ
セルを基本に構成される。典型的に負荷素子は、高抵抗
の多結晶材料で作つた抵抗素子又はNMOSにおいては、デ
プレツシヨンモード装置である。即ち、これらの装置
は、セルの高電位のノードからの電流をわずかだけ導通
させ少くともセルの高電位ノードを高電位に保つたまま
電力消費を制限する為に高インピーダンス装置で構成さ
れる。
CMOS RAMでは、負荷素子は、Ｐチヤンネルエンハンスメ
ントトランジスタで構成し負荷素子のゲートはセルの高
電位のノードに接続されるのでセルの低電位ビツト線上
にある負荷素子はオフになる。これによつて待期中の電
力消費をかなり低減する。しかしながら素子がオンにな
つた時は高電位ノードを非常に高い電位に保つ。従つて
負荷素子のチヤンネル幅を最小にしてもまたキヤリアの
移動度がＮチヤンネル装置に於る移動度の約３分の１し
かなくても、これらの装置は比較的低いインピーダンス
を持つ。従つて前のサイクルとは異なる反対側の電位に
最初に一対のビツト線を設定し読出しが行われる時にも
CMOSセルの動作が容易に妨害されることはなく高電位ノ
ードも、α粒子の衝突から生まれる可動電荷による放電
現象にもあまり影響を受けることがない。また、温度が
上昇すると装置のＶtoが全て下がるデプレツシヨンモー
ド負荷セルのようにこのCMOSセルは、温度が上昇しても
過剰に待期中の電流が流れるわけではない。
ワード線のパストランジスタがオンにされることによつ
て読出しの為選択されたセルでは、一定して高電位レベ
ルにプリチヤージされているビツト線によつて低電位に
あるノードをＶccより下の閾値電圧レベルまで引き上げ
られることがあつてはならない。セルのビツト線が前の
読出し又は書込みサイクルから低電位にあるためにこの
ノードの他のノードがあまり高い電圧にプルアツプされ
ない場合セルの情報を切り換えることはできない。セル
への書込みは、１ビツト線低電位に引き下げる動作を含
む。パストランジスタがオンである時これに対応するノ
ードは非常に弱いＰチヤンネル負荷素子のみによつて抵
抗が加えられて低い電位に下げられ、これによつて他の
Ｐチヤンネルドライバー装置をオンにし、セルの情報は
切り換えられる。
〈発明が解決しようとする問題点及び目的〉 以上の様にこのようなCMOS構成の６トランジスタセル
は、境界領域を持つＰ型マスクを使うためにNMOSセルよ
りさらに複雑な工程を要し、サイズも大きくなるがＰチ
ヤンネル負荷装置は、ドライバー装置及びワード選択ト
ランジスタとして使うＮチヤンネル装置でのデータの保
持がより確実になるので現在あるスタテイツクRAMに一
般的に採用されるものがこのCMOSであることは、驚くべ
きことではない。
しかしながら、従来のこうしたCMOS構成のスタテイック
RAMは、未だメモリへのアクセスを高速化しつつ、サイ
ズの低減を図るものではない。
そこで、本発明は、メモリのアクセス時間を低減可能な
アドレスデコーダ回路を提供するものである。また、本
発明では、Ｐチャンネルパストランジスタを有するスタ
テイックメモリに適用可能な差動周辺デコーダ／センス
回路を提供する。この一般化したセルは第１図に示す。
記憶フリツプフロツプ回路10は、本来のCMOSセル又は、
擬似CMOSセルを使つて製造できる。
この構成では、BIT線▲▼線14は、ＶSS付近まで
プリチヤージされ、Ｐチヤンネルパストランジスタは、
ワード線16が実質上Ｖccに保たれる場合オフになつてい
る必要がある。記憶されるみかけ上の条件は故に、ｎチ
ヤンネルパス装置を持つ現在技術の装置で使用される条
件とちようど反対になる。
本発明では、Ｐチヤンネルアクセストランジスタを持つ
メモリセルは、好ましくは、ほぼ全てのプルダウン装置
を使うデコード回路と組合わせられる。このデコーダー
は、電力消費を節約し、また現在あるＰチヤンネル装置
の低い駆動電流能力の利用も可能にしている。
〈問題点を解決するための手段〉 本発明に従うと 複数メモリセルの各行または列に各々接続された複数の
ラインから特定のラインを選択するためのアドレスデコ
ーダ回路であって、 入力されるアドレスビットの組み合わせに応じて特定の
ラインを選択するための出力信号を出力するデコーダ手
段と、 上記デコード手段に接続された駆動手段であって、該駆
動手段は、上記出力信号に応答してプルアップ及びプル
タウン可能なCMOS構造のトランジスタと、上記トランジ
スタのプルアップ動作よりも先にプルアップ動作するNM
OS構造のトランジスタとを含む、アドレスデコーダ回路
を提供する。
〈実施例〉 全てのセルがＰチヤンネルアクセストランジスタ、Ｐチ
ヤンネルドライバートランジスタ及び（好ましくは）ｎ
チヤンネル負荷装置を持つスタテイツクランダムアクセ
スメモリを本発明は開示する。好ましくは、ワード線デ
コーダは、１ビツトがプルアツプ及びプルダウン装置の
両方を制御し、他のビツトがプルダウン装置のみを制御
する擬似CMOS装置として構成される。このNORデコーダ
の変更によつて動作速度をおとすことなくデコーダで消
費される電力を半分に減らすことができる。
ビツト線は、ＶSS近くまでプリチヤージされワード線
は、オフ状態でＶcc付近の値に保たれる。本発明のSRAM
のアレイ内の操作信号は、従来技術のSRAM内で使用され
る信号と反対になる。
ｎデコード回路の論理１は、全てのワード線に対するｎ
ビツトCMOS NOR論理を使用するので論理ゲートは、全て
のアドレスが０である時のみ高電位が選択され、他の全
ての組合せの場合は、低電位に保たれる。即ち、解読さ
れるｎビツトの各各のビツトはＰチヤンネルプルアツプ
トランジスタのゲートとまたｎチヤンネルプルダウント
ランジスタのゲートとの両方に接続される。ｎビツトの
一対のトランジスタのドレインは、全てデコーダ出力に
接続される。選択された線は高電位「１」の入力を、通
常はノンインバートバツフア／増幅器であるデコード回
路に与えている。そしてこの入力がワード線を高電位に
している。選択されていないデコーダでは、電流はＶcc
から選択されている「０」の（低電位の）アドレスビツ
トのＰチヤンネル装置を通つて選択されていない「１」
の（高電位の）アドレスビツトのｎチヤンネル装置を通
つてＶSSまで流れる。故に全ての選択されていない装置
は電力を消費してしまう。
本発明のデコード／ドライバー回路案は、以下に説明さ
れる。
NOR論理が擬似CMOS論理として提案されこの論理がアド
レスを有していて、出力が通常は、高電位にあるように
配置されている。この擬似CMOS回路はNORデコーダ内の
電力を節約する一方バツフアの入力段のみを駆動しＰチ
ヤンネル装置に対するｎチヤンネル装置のチヤンネル比
が１対５となるように構成することができるのでこの回
路が提案される。この回路案は、第２図に示す。バツフ
ア102から入力されるテイードバツク104によつて電力消
費を増やすことなくデコーダの動作速度を改善する。
選択されないときのモードでは、全てのアドレスは高電
位なので出力が高電位になる。デコードドライバー回路
は、第３図で示す特殊な回路構成を持つインバートバツ
フアである。
ドライバー回路は以下に示す様な動作をする。チツプが
選択されない時、ドライバー回路への入力は低電位とな
る。これによつてノードＢは、低電位になる。故にＭ4
はオフとなりＭ3及びＭ5の両方がオンになり、ノードＣ
はＶccまで引き上げられる。
並列に配線されたＭ3及びＭ5は入力Ａが低電位から高電
位に変化する時に（ワード線と接続される）ノードＣの
電圧を非常に急速に引き上げる主要なプルアツプ素子を
構成する。最初に、プルアツプの為の電流のほぼ大部分
は、ｎチヤンネル高利得トランジスタＭ5によつて供給
される。この動作は、対応するトランジスタM4がプルダ
ウンする前の１つのインバータ（M1、M2）遅延時間で開
始する。つまり、これから新しく選択されるワード線に
接続されたノードＣは、トランジスタM4によってプルダ
ウンされ、同時に、非選択とされるワード線に接続され
たノードＣは高電位にプルアップされるが、このプルア
ップ動作は、トランジスタM5のゲートがノードＡに接続
されているため、ワード線の選択のためのM4のプルダウ
ンが開始される前に行われる。そして、選択されるワー
ド線についてのM4のプルダウンは、M1、M2のインバータ
遅延後に開始され、このプルダウンとほぼ同時に、非選
択のワード線についての先にM5によってプルアップされ
たノードＣが、さらにM3によってプルアップされ、Vcc
電位となる。ノードＣの電位がＶccより下のＶTnに近づ
くにつれｎチヤンネル装置Ｍ5はオフになりＰチヤンネ
ル装置Ｍ3は、ノードＣの電圧をずつとＶccレベルまで
引き上げる。立ち上がり時間の大部分は、駆動能力の優
れたM5によって制約されるため、プルアップとプルダウ
ンの時間は、チャンネル幅／長さの比が過剰に大きいＰ
チャンネルプルアップトランジスタを用いることなく一
致させることができる。このため、トランジスタM3に要
求される駆動条件を低減させることができ、全体的に立
ち上がり時間と立ち下がり時間とを同じオーダにするこ
とができる。高利得ｎチヤンネル装置Ｍ4がこのモード
では、飽和状態で動作するのでこの構成でのプルダウン
は、非常に有効に行われることを覚えておく必要があ
る。我々は、ワード線の選択にこの有効なプルダウン動
作を使用し、当技術のワード線へのアクセスの速度を最
大限上げることができる。M5の追加は、連続した読み出
しサイクルで種々のワード線が選択される場合でも、ワ
ード線の非選択のための長い時間が原因で、この連続し
た読み出しサイクルに障害が生じることはない、という
ことを保証する。選択されないワード線のすべてのパス
トランジスタは、前の段階で読み出されたセルを切り離
すために、オフの状態、又は、ほぼオフの状態になって
いなければならない。M5によって、新しく選択されるワ
ード線がプルダウンを開始する前のインバータ遅延時間
に、非選択とされるワード線をプルアップすることがで
きる。この動作は、選択及び非選択されるワード線が、
Ｐチャンネルパストランジスタのしきい値に近接する電
位で交差することを保証し、その結果、非選択のための
時間原因による障害は起こらない。
第４図は、本発明に従つてＰチヤンネルパストランジス
タを使うスタテイツクRAMアレイ内で選択されなくなつ
たワード線Ｘ1と同時に選択された異なるワード線Ｘ2の
時間対しての電圧変化を示す曲線を示す図である。比較
する為に第４図の下側には、ｎチヤンネルパストランジ
スタを使う従来のSRAMの電圧の変化が時間と関連して示
される。ここでワード線Ｘ3は、選択されなくなつた線
でワード線Ｘ4は選択された線である。インバータ遅延
時間は、406で示す間隔として図示される。選択された
線の電圧と選択されなくなつた線の電圧の変化を示す曲
線の交差する点はまず第4A図では404′として示され、
第4B図では、404として示される。選択された時点は、
第4A図の曲線Ｘ2上の点410で示され選択されなくなつた
時点は第4A図の曲線Ｘ1上の点412として示される。第4B
図の曲線Ｘ4上の選択された時点を示す点は402として示
され選択されなくなつた時点を示す点は、曲線Ｘ3上の
点408として示される。最初にアドレス信号の遷移が可
能になつた後にデータ検出が行われる時点は、第4A図で
曲線Ｘ2上の点416として示され、第4B図では曲線Ｘ4上
の点418として示される。
ｎチヤンネル装置をもつセルをアドレスする通常の方法
が使用されると、ワード線の電圧をＶSS近くまで近づけ
る必要があるので選択の為の時間がたくさん必要とな
る。このことは、第４図に示されており以下の説明から
理解されることと思う。即ち、ｎチヤンネルパストラン
ジスタを使う場合、選択される点402は、ワード線がＶ
Tnより高い電圧に引き上げられた時に現われる。選択さ
れなくなつたことを示す条件は、Ｐチヤンネル装置を使
う場合の条件とちようど反対になる。選択されなくなつ
たワード線はＶTnより下の電圧まで引き下げられなくて
はならない。このアドレスの選択の解除動作は、プルダ
ウンｎチヤンネルトランジスタＭ4を通して行われる。
Ｍ3（及び／又はＭ5）は、他より小さめに形成してＰチ
ヤンネルパストランジスタにとつて最適な値であるＶcc
に近い値というよりむしろＶSSに近い値に交差点404が
できるようにしなくてはならない。これは、選択された
ワード線Ｘ4が少い電流でも駆動され、従つて適当な信
号検出に要求されるターンオン電圧に達するまで長時間
をついやさなくてはならなくなることを意味する。この
ように余分に必要となつた時間は、アクセス時間をのば
し、従つてメモリの動作速度をおとす。
本実施例では、ワード線X2は、M4のプルダウンにより選
択され、ワード線X1は、M3、M5のプルアップにより非選
択される。第４図A,Bからも明らかなように、ワード線X
1は、従来より急峻にプルアップされる。これは、前述
したように、M5のゲートがノードＡに接続されており
（第３図）、M1、M2のインバータ遅延時間に、即ちM3よ
り先行してプルアップ動作を開始し、しかも、Ｎチャン
ネル装置よりもＰチャンネル装置の方が、駆動能力が優
れているため、M4によるプルダウンと同様に、急速な駆
動が行われるためである。そして、インバータ遅延後、
即ち、M4のプルダウンとほぼ同時に、M3によるプルアッ
プ動作により、ワード線X1が電源電位まで上昇される。
こうして、ワード線の立ち上がり時間と、立ち下がり時
間は概ね一致させることができ、この結果、データ検出
位置416は、従来の位置418よりも短くて済み、メモリア
クセスのための時間を短縮することができる。
ｎチヤンネルトランジスタを持つメモリセル内での通常
の検出動作は、特に高インピーダンスセルでは、ビツト
線をＶccに近い直列電圧レベルにプリチヤージする必要
がある。ビツト線の電圧を高い正極の値にプリチヤージ
することには、多数の目的がある。このプリチヤージに
よつて選択されなくなつたワード線からの摂動を最小に
し、読出し期間中のセルの情報を示す電圧レベルの限界
を明確にし、セルのプルダウンのみの実行能力が向上す
る。（NMOS高インピーダンス負荷装置のセルアレイを持
つ）CMOSメモリを形成する方法は、日立が日立6147SRAM
によつて実際に使われている。
本発明は、好ましくは、各々のセルがＰチヤンネルパス
トランジスタ及びＰチヤンネルドライバートランジスタ
を持つセルアレイを使用する。負荷装置には、インピー
ダンス素子（例えば抵抗など）を使用するかまたは集積
度を上げる為には、Ｐチヤンネルトランジスタを使い、
電力消費を低減するためには、ｎチヤンネルトランジス
タを使用する。このＰチヤンネルパストランジスタの長
所は既に説明した。このセルに関しては、ビツト線プリ
チヤージの条件は、ｎチヤンネル装置のセルの条件と反
対になる。即ちビツト線は、ＶSSに近い電圧にプリチヤ
ージされなくてはならない。典型的には、ビツト線は、
そのプリチヤージされた電圧値についてアナログ信号を
発生し、この信号は、ｎチヤンネル差動増幅器の入力と
なる。（Ｐチヤンネル差動増幅器の利得は低い。）この
差動増幅器はビツト線プリチヤージの電圧レベルのＶTn
レベル内でバイアスが設定され最大の利得を持つように
構成されなければならない。故に従来技術のｎチヤンネ
ルセルが使用される場合、検出信号は、Ｖcc付近で発生
され、次の論理回路例えば出力バツフアドライバー回路
を駆動する為に電圧レベルをＶSS付近までシフトさせな
ければならない。この電圧レベルのシフトは、典型的に
２段階又は３段階で行われ、従つて余分な時間がかかり
これがメモリ全体のアクセス時間を増加させてしまう。
Ｐチヤンネル装置のセルでは、ビツト線がＶSS付近まで
プリチヤージされているので信号はＶSS付近のバイアス
電圧がかけられているＰチヤンネル負荷装置Ｍ18を持つ
第５図に示すｎチヤンネル差動増幅器に直接入力され
る。
プリアンプはトランジスタＭ12及び／又はＭ15を使つて
列選択Ay信号によつてパワーダウンされる。トランジス
タＭ12及び／又はＭ15は、チヤンネル幅／長比が小さい
場合には、たとえ飽和状態においてもわずかな電流を流
す。負荷装置Ｍ18は、アクテイブモードでは、実質上の
定電流源素子となるのでこの回路は、ノードAAが接地電
位近くのバイアス電圧がかけられていることを除けばNM
OS SRAM内で使用されるデプレツシヨン負荷装置を持つ
ｎ−チヤンネルセンスアンプと非常に似かよつている。
トランジスタＭ15は、選択的に加えられる非常に小さな
ｎチヤンネル装置である。このトランジスタＭ15は、ト
ランジスタＭ13及びＭ14を通る合計の電流量を制限する
ことによつて増幅器の利得を向上させる。理想的には、
ビツト線は、Ｖtnよりわずかに下の電圧又はちようどＶ
tnのバイアス電圧がかけられているのでセルからの信号
は、トランジスタＭ13又はＭ14のいずれか１つをオフに
し、他方をオンにすることによつて大きな差動利得を提
供可能にする。このプリアンプの出力に存在する信号は
もう電圧レベルをシフトさせる必要がなく、出力バツフ
アへ直接入力され従つて検出の為の位相での遅延時間で
短縮される。
本発明の好ましい実施例であるメモリセルは、以下の通
り構成する。
本発明に従うＮチヤンネル負荷装置を持つCMOSセルは、
最適な装置サイズで構成される。装置サイズは、お互い
に同様のサイズで構成されるが従来技術のCMOS又はPMOS
セルとはかなり異なつている。（Ｋ′の値は、マイクロ
アンペア/V2の単位で示されている。） 1.5〜３ミクロンのバルクCMOS Pチヤンネルドライバー
装置及びＮチヤンネル負荷装置から成るセル： β＝（（9.72（Ｋ′）×３（ミクロンドライバー幅）/
1.5（ミクロンドライバー長））／（（9.72（Ｋ′）×
3.75/1.5）パストランジスタ幅／長）＝0.8 負荷装置／パストランジスタ＝（（44.8×3/2.75）／
（9.72×3.75）/1.5）＝2.01 ドライブ装置／負荷装置＝（（9.72×3/1.5）／（44.8
×3/2.75））＝0.4 本発明の他の実施例では、Ｎチヤンネル負荷装置、Ｐチ
ヤンネルドライバー装置、Ｐチヤンネルアクセス装置を
持つセルのSOI（即ちシリコン−オン−インシユレータ
構造）の実施例がシミユレートされる。
SOI CMOSセルでは： β＝（（6.4）×3.75/2.5）／（6.4×5/2.5）＝0.75 負荷装置／パス装置＝（（27.6×3.75/3.75）／（6.4×
5/2.5））＝2.16 ドライバー装置／負荷装置＝（（6.4×3.75/2.5）／（2
7.6×3.75/3.75））＝0.35 これらの回路は、回路への書込みが可能となるＫ′及び
Ｖtoのレンジを拡張するように最適に設計される。これ
らの回路は読出し期間中は、たとえセルの高電位のノー
ドの電圧がＶcc電圧からかなり下がつても、即ち、SOI
セルに於て、例えばＫ′及びＶtoがある値をとる時に高
電位のノードがＶcc電圧（Ｖcc＝5V）から1.2V電圧を降
下したとしても、装置の記憶状態が切りかわるような現
象は、あらわれなかつた。
シリコン−オン−インシュレータ（SOI）4K SRAMの設計
でのセル及びプリアンプの性能はさらに詳細なシミユレ
ーシヨンが行われた。SOI4K SRAMプロセスは、以下の値
である公称パラメータを持つように構成される。
公称パラメータ:Pチヤンネル装置:K′＝6.4 Ｖto＝0.7V Ｎチヤンネル装置:K′＝27.6 Ｖto＝0.7V 上記のように最適なパラメータでシミユレートされたSO
I6トランジスタセルは以下の様な時にもまた書込みが可
能である。
ケース（１）:Pチヤンネル装置 Ｎチヤンネル装置:K′
は、公称の値より25％低くなる Ｖto＝1V Ｐチヤンネルの値はケース（１）のような値をとるがＮ
チヤンネルの電流駆動能力は向上された場合 ケース（２） Ｐチヤンネル装置:K′は、公称パラメータより25％低く
なる Ｖto＝1V Ｎチヤンネル装置:K′は、公称パラメータより10％大き
くなる。
Ｖto＝1V ビツト線書込みプルアツプトランジスタのチヤンネル幅
を50％増加させた後で書込みが可能である。
セルを従来技術のＮチヤンネルドライバーセルにより近
い値で変更し、パストランジスタのチヤンネル幅を3.75
ミクロンまで減少し、βの値を1.0まで増加させる時、
パス装置に対する負荷装置のチヤンネル比が2.88である
ということは、低電位のノードはさらに低い低電位レベ
ルに保たれるため、セルはケース（１）のような場合で
は書込みを行うことができない。ドライバー装置のチヤ
ンネル幅を５ミクロンまで増加しセルのβを1.33にする
時、セルのノードの電位が切り換えられることはない。
β＝1.0であるセルでは、ケース（２）の場合でも、ま
たＮチヤンネル装置のＫ′が公称Ｋ′の値まで低減され
たとしても書込み装置のチヤンネル幅を50％増加させて
も書込みを行うことはできない。
以上説明したように、本発明の実施例によれば、以下の
ような利点がある。
ドライバートランジスタやパストランジスタに電子の可
動率が低い、Ｐチヤンネル装置を使うことは、多くのIC
設計者にとつては、不合理のように思えるかもしれな
い。本実施例のＮチヤンネル負荷装置を持つセルは、長
所となるいくつかの特徴を持つことがわかつた。
第１に、上記で説明したシミユレーシヨンに基づくプロ
セスで発生しがちなパラメータの変更範囲より広いＫ′
とＶtoの値の範囲での適当なタイミング構成案におい
て、読出しの後の読出し操作期間及び書込みの後の読出
し操作期間でおこるスイツチングの誤動作からは開放さ
れる。書込みも同様に困難になるがいくらか大きめの書
込みトランジスタ（即ち第５図のトランジスタＭ19）を
使うことは、許容できる程度の欠点のように思える。最
新のバルクCMOS技術では、セルの持つ４つのＰチヤンネ
ル装置は通常これらの装置が形成されるＮ形ウエルとＰ
形基板との間の接合に逆バイアスをかけることによつて
保護されているためα粒子によつて発生される電荷によ
る記憶内容の乱れに対してもより強くなつている。
第２に、装置を最適なサイズで形成すると、任意の設計
ルールを使つてもセルのサイズを小さくすることができ
る。従来は、スタテイツクRAMセルは以下のように最適
なパラメータで設計される。パストランジスタのチヤン
ネルの幅及び長さをできる限り減少させ、セルへの書込
み及びセルの状態のパストランジスタを通してのビツト
線への読出しをできるだけ早くする上で役立つようにド
ライブトランジスタは大きく作られる一方、負荷装置の
幅及び長さは、書込みの時にセルの内容の変更が可能と
なるように最小に設計される。本実施例のメモリセルに
おいて特異な点は、ドライバートランジスタのチヤンネ
ル幅が最小でパストランジスタが大きめに作られるとい
うことである。（ドライバートランジスタのチヤンネル
幅を広げると典型的なレイアウトの場合よりセルの高さ
は高くなるがパストランジスタのチヤンネル幅をセルの
面積を拡大することなく増加させたり同様に負荷トラン
ジスタのチヤンネル長を増加させたりするだけの余裕が
ある。） 最後に、アクテイブ Ｐチヤンネル装置はキヤリアの移
動度が低く、ソース／ドレイン間の抵抗が大きいが読出
しアクセス時間には支障がない。Ｎチヤンネルビツト線
プルダウンプリチヤージ装置によつて補助されるＮチヤ
ンネル負荷装置は、従来技術の６トランジスタセルに於
るやや受動的なＰチヤンネル負荷装置（及びＰチヤンネ
ルプルアツププリチヤージ装置）より前のサイクルにお
いて高電位であつたビツト線のプルダウンに関し非常に
より有効に動作する。またビツト線は、ＶSS電圧より上
の閾値電圧（＋／−ビツト線上の小さい信号の電圧）に
保たれるのでこれらのビツト線は、小形で高導電率のＮ
チヤンネル装置のゲートに直接接続され、高利得のセン
スアンプを実現する。センスアンプは、第５図に示され
るような差動増幅器であり、電位レベルシフト段を用意
する必要はなくなる。
故に本実施例によつて提供される多数の新規な特徴及び
長所は、以下の通りである。
1.6トランジスタ型スタテイツクメモリセルは、Ｐチヤ
ンネルのパストランジスタとドライバートランジスタ及
びＮチヤンネルの負荷装置を持つ。
2.ビツト線はその各々が対応するビツト線にゲートが接
続されているＮチヤンネル装置（又は、ゲートが接地電
位と接続されるＰチヤンネル装置）によつて低電位にプ
リチヤージされる。（従つて、６トランジスタセルは、
読出し期間にビツト線をプルアツプしなければならな
い。これがＰチヤンネルトランジスタをドライブ装置と
して考えられる理由である。） 3.Nチヤンネル負荷装置については、従来技術のＰチヤ
ンネル負荷装置セルに比較し、セルのβは、利得１より
小さい値である。即ち、ドライバー装置及びパス装置の
Ｋ′の値が同じである場合本発明は、各々のセルのドラ
イバー装置のチヤンネル長対チヤンネル幅の比は、パス
トランジスタのチヤンネル比より必ず小さくなることを
示唆する。
4.Pチヤンネルトランジスタは、エピタキシヤル層を設
けたＰ形基板に形成される（Ｖccレベルである）Ｎ形ウ
エルに作られている場合、Ｐチヤンネルトランジスタ従
つてセル自体がPN接合に逆バイアス電圧をかけることに
よつて、α粒子によつて発生される電荷から保護され
る。
5.センスアンプは、ビツト線とゲートが接続されるＮチ
ヤンネルトランジスタを持つ差動増幅回路である。ビツ
ト線の電位は、上記Ｎチヤンネルトランジスタの閾値付
近で平衡する。
6.ビツト線プリチヤージ装置がＮチヤンネル装置で構成
される場合平衡しているビツト線の電位はプロセス中に
おきるパラメータの変更や温度の変化によるＮチヤンネ
ル装置の閾値電圧の変化を追跡する。
7.選択されたセルは、１本のビツト線をただ単に高電位
にすることによつて書込みが行われる。
〈発明の効果〉 本発明によれば、アドレスデコーダ手段に接続された駆
動手段が、プルアップ及びプルダウン可能なCMOS構造の
トランジスタと、このトランジスタのプルアップ動作よ
りも先にプルアップ動作を開始するNMOSトランジスタを
有するため、メモリのアクセスを高速化することができ
る。
当業者には明らかな通り、本発明は、スタテイツクラン
ダムアクセスメモリについて基礎的進歩を提供するもの
である。上記で説明した本発明の実施例は、本発明を限
定するものではなく広く改変、変更が可能である。本発
明の主旨は、広い概念を含むように構成された添付特許
請求の範囲の記載以外によつて限定されることはない。
【図面の簡単な説明】
第１図は、Ｐチヤンネルアクセストランジスタを持つSR
AM記憶セルを概略的に示す図である。 第２図は、本発明の好ましい実施例で使用される擬CMOS
ワード線デコーダを示す図である。 第３図は、第２図のデコーダの出力で使用されるバツフ
アの一実施例であつてドライバー装置内にフイードバツ
ク回路を含みドライバーのプルアツプ動作速度を向上さ
せたものを示す図である。 第４図は、本発明のデコーダ内に現われる選択されたワ
ード線及び選択されなくなつたワード線の電圧変化を時
間に対し示す図である。 第５図は、本発明の第２実施例で好ましくは使用される
センスアンプを示す図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アツシユウイン エツチ．シヤー アメリカ合衆国テキサス州ダラス，デザー ト ウイロウ 10114 (72)発明者 テレンス ジー．ブレイク アメリカ合衆国テキサス州ダラス，ナンバ ー206，ホリイ ヒル ドライブ 7229 (56)参考文献 特開 昭53−111248（ＪＰ，Ａ) 特開 昭53−135528（ＪＰ，Ａ) 特開 昭57−171840（ＪＰ，Ａ) 特公 昭56−7332（ＪＰ，Ｂ１)

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】複数のメモリセルの各行または列に各々接
    続された複数のラインから特定のラインを選択するため
    のアドレスデコーダ回路であって、 （ａ） 入力されるアドレスビットの組み合わせに応じ
    て特定のラインを選択するための出力信号を出力するデ
    コード手段と、 （ｂ） 上記デコード手段に接続された駆動手段であっ
    て、該駆動手段は、上記出力信号に応答してプルアップ
    及びプルダウン可能なCMOS構造のトランジスタと、上記
    トランジスタのプルアップ動作よりも先にプルアップ動
    作するNMOS構造のトランジスタとを含む、上記駆動手段
    とを有することを特徴とするアドレスデコーダ回路。
  2. 【請求項２】上記駆動手段は、複数のCMOSインバータを
    縦属接続し、上記プルアップ用のNMOSトランジスタのゲ
    ートは、上記CMOSインバータのいずれかの入力ゲートに
    接続され、上記CMOSインバータの出力インバータの出力
    をプルアップすることを特徴とする特許請求の範囲第１
    項記載のアドレスデコーダ回路。
  3. 【請求項３】上記デコーダ回路は、複数のＮ型のトラン
    ジスタからなるNORゲートを有し、上記各トランジスタ
    は各アドレスビットの１つに接続されるゲートを有し、
    上記NORゲートに接続される少なくとも１つのアドレス
    ビットは、該Ｎ型のトランジスタと電源間に接続された
    少なくとも１つのＰ型のトランジスタも制御するように
    接続され、上記アドレスビットのうち他の少なくとも１
    つのビットがＮ型トランジスタのみを制御するように接
    続される、特許請求の範囲第１項又は第２項記載のアド
    レスデコーダ回路。
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