JPH0464186B2 - - Google Patents
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- JPH0464186B2 JPH0464186B2 JP59063686A JP6368684A JPH0464186B2 JP H0464186 B2 JPH0464186 B2 JP H0464186B2 JP 59063686 A JP59063686 A JP 59063686A JP 6368684 A JP6368684 A JP 6368684A JP H0464186 B2 JPH0464186 B2 JP H0464186B2
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- impurity region
- ground point
- power supply
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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- G—PHYSICS
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- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
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- H01L29/1087—Substrate region of field-effect devices of field-effect transistors with insulated gate characterised by the contact structure of the substrate region, e.g. for controlling or preventing bipolar effect
-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/7302—Bipolar junction transistors structurally associated with other devices
-
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Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体装置に関するもので、特
に、高耐圧構造を有するMOSトランジスタのサ
ージ保護に使用されるものである。
に、高耐圧構造を有するMOSトランジスタのサ
ージ保護に使用されるものである。
従来、高耐圧構造のMOSトランジスタは、例
えば第１図に示すように構成されている。図にお
いて、１１はＰ形の半導体基板で、この半導体基
板１１の一表面領域内には、ソースＳ、ドレイン
ＤとしてのN+形の不純物領域１２1，１２2が形
成される。これら不純物領域１２1，１２2間に
は、表面接合耐圧を高めるためのN-形不純物領
域１３1，１３2がそれぞれ接した状態で配設され
る。上記N-形不純物領域１３1，１３2間の半導
体基板１１上には、ゲート絶縁膜１４を介してゲ
ート電極１５が形成される。なお、通常の回路で
は、ソースＳ側には更にMOSトランジスタが接
続されており、ソースＳ側の抵抗が高くなつてい
る。
えば第１図に示すように構成されている。図にお
いて、１１はＰ形の半導体基板で、この半導体基
板１１の一表面領域内には、ソースＳ、ドレイン
ＤとしてのN+形の不純物領域１２1，１２2が形
成される。これら不純物領域１２1，１２2間に
は、表面接合耐圧を高めるためのN-形不純物領
域１３1，１３2がそれぞれ接した状態で配設され
る。上記N-形不純物領域１３1，１３2間の半導
体基板１１上には、ゲート絶縁膜１４を介してゲ
ート電極１５が形成される。なお、通常の回路で
は、ソースＳ側には更にMOSトランジスタが接
続されており、ソースＳ側の抵抗が高くなつてい
る。
上記のような構成において、MOSトランジス
タのドレインＤに正のサージ電圧が印加されたと
すると、N-形の不純物領域１３2と半導体基板１
１の表面との界面Ａにおける電界が強くなり、雪
崩破壊が発生する。この場合、雪崩破壊はごく限
られた場所で発生するので、基板抵抗Rsは、例
えば20Ωcmの基板では、約１〜2KΩcmとなる。こ
のように、基板側、ソース側ともに抵抗値が高い
うえ、高耐圧構造のため界面Ａでの破壊電圧値が
高いので、サージによる正電圧を吸収するパスが
ない。このため、界面Ａの電圧はゲートの電圧
（通常グランドレベル）より高くなり、ゲート酸
化膜１４の破壊が起こり易くなる欠点がある。こ
の現象は、いわゆる縮小則によつて微細化され薄
いゲート酸化膜厚を有するMOSトランジスタに
おいて顕著に発生する。
タのドレインＤに正のサージ電圧が印加されたと
すると、N-形の不純物領域１３2と半導体基板１
１の表面との界面Ａにおける電界が強くなり、雪
崩破壊が発生する。この場合、雪崩破壊はごく限
られた場所で発生するので、基板抵抗Rsは、例
えば20Ωcmの基板では、約１〜2KΩcmとなる。こ
のように、基板側、ソース側ともに抵抗値が高い
うえ、高耐圧構造のため界面Ａでの破壊電圧値が
高いので、サージによる正電圧を吸収するパスが
ない。このため、界面Ａの電圧はゲートの電圧
（通常グランドレベル）より高くなり、ゲート酸
化膜１４の破壊が起こり易くなる欠点がある。こ
の現象は、いわゆる縮小則によつて微細化され薄
いゲート酸化膜厚を有するMOSトランジスタに
おいて顕著に発生する。
この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、LDD形MOS
トランジスタのサージ耐圧を高めることができる
半導体装置を提供することである。
もので、その目的とするところは、LDD形MOS
トランジスタのサージ耐圧を高めることができる
半導体装置を提供することである。
すなわち、この発明においては、上記の目的を
達成するために、LDD構造のMOSトランジスタ
によつて構成される回路の電源端子と接地点間
に、サージ電圧の印加により発生された電荷を接
地点に導くための寄生バイポーラトランジスタか
ら成る保護トランジスタを設けたもので、エミツ
タとベースとを共に接地した寄生バイポーラトラ
ンジスタのいわゆる雪崩接合破壊により引き起こ
されるバイポーラ動作を利用して、サージ電圧の
印加によつて発生された電荷をすみやかに放電
し、高耐圧形MOSトランジスタのサージ耐圧を
高めるようにしたものである。
達成するために、LDD構造のMOSトランジスタ
によつて構成される回路の電源端子と接地点間
に、サージ電圧の印加により発生された電荷を接
地点に導くための寄生バイポーラトランジスタか
ら成る保護トランジスタを設けたもので、エミツ
タとベースとを共に接地した寄生バイポーラトラ
ンジスタのいわゆる雪崩接合破壊により引き起こ
されるバイポーラ動作を利用して、サージ電圧の
印加によつて発生された電荷をすみやかに放電
し、高耐圧形MOSトランジスタのサージ耐圧を
高めるようにしたものである。
以下、この発明の一実施例について図面を参照
して説明する。なお、ここでは説明の便宜上、高
圧の印加されるＮチヤネル形およびＰチヤネル形
MOSトランジスタに、LDD構造を用いた
EPROMの周辺回路（書き込み回路）を例に取つ
て説明する。第２図は、上記書き込み回路の構成
を示すもので、ドレインあるいはソースの少なく
とも一方に○印を付した記号を有するMOSトラ
ンジスタが上記LDD構造のMOSトランジスタで
ある。書き込み制御信号が供給されるイン
バータ１６の出力端には、インバータ１７の入力
端が接続される。このインバータ１７の出力端に
は、Ｎチヤネル形のMOSトランジスタQ1を介し
て、Ｐチヤネル形のMOSトランジスタQ2のゲー
トが接続される。上記MOSトランジスタQ1のゲ
ートには電源Vccが供給される端子１８1が接続
されて導通設定される。また、上記MOSトラン
ジスタQ2の一端には、高圧電源Vppが供給され
る端子１９1が接続され、他端には、ゲートが上
記インバータ１７の出力端に接続されるMOSト
ランジスタQ3を介して接地点Vssが接続される。
上記MOSトランジスタQ2のゲートと高圧電源
Vppが供給される端子１９2との間には、Ｐチヤ
ネル形のMOSトランジスタQ4が挿接され、この
MOSトランジスタQ4のゲートには、上記MOSト
ランジスタQ2とQ3との接続点が接続される。そ
して、上記インバータ１６，１７、およびMOS
トランジスタQ1〜Q4によつて書き込み制御回路
２０が構成される。上記MOSトランジスタQ2と
Q3との接続点から得られる書き込み制御回路２
０の出力は、切換回路２１を構成するＮチヤネル
形のMOSトランジスタQ5のゲートに供給され
る。上記MOSトランジスタQ5の一端には、高圧
電源Vppが供給される端子１９3が接続され、他
端にはゲートに書き込み制御信号が供給さ
れるＮチヤネル形のMOSトランジスタQ6の一端
が共通接続される。このMOSトランジスタQ6の
他端には電源Vccが供給される端子１８2が接続
され、上記MOSトラジスタQ5とQ6との接続点か
ら得られる切換回路２０の出力は、Ｘデコーダ２
２およびＹデコーダ２３に供給される。上記Ｘデ
コーダ２２およびＹデコーダ２３はそれぞれ、電
源Vcc，Vssによつて動作されるもので、Ｘデコ
ーダ２２の出力がフローテイングゲート構造を有
するMOSトランジスタQM，QM，…のゲートに
供給される。また、Ｙデコーダ２３の出力は、上
記フローテイングゲート形MOSトランジスタ
QM，QM，…を選択するための選択用のＮチヤ
ネル形MOSトランジスタQs，Qs，…のゲートに
供給される。上記フローテイングゲート形MOS
トランジスタQMと選択用MOSトランジスタQs
とによつてメモリセル２４が構成され、このメモ
リセル２４，２４，…へデータ入力回路25から書
き込み信号が供給されるようになつている。上記
データ入力回路２５は、イバータ２６と、MOS
トランジスタQ7〜Q11とから構成されている。す
なわち、データが供給されるインバータ２６
の出力端には、Ｎチヤネル形のMOSトランジス
タQ7のゲートが接続されるとともに、Ｎチヤネ
ル形のMOSトランジスタQ8を介してＰチヤネル
形のMOSトランジスタQ9のゲートが接続され
る。上記MOSトランジスタQ8のゲートには電源
Vccが供給される端子１８3が接続され、上記MO
トランジスタQ9とQ7は、高圧電源Vppが印加さ
れる端子１９4と接地点Vss間に直列接続される。
上記MOSトランジスタQ9のゲートと高圧電源
Vppが印加される端子１９5との間には、Ｐチヤ
ネル形のMOSトランジスタQ10が挿接され、この
MOSトランジスタQ10のゲートには、MOSトラ
ンジスタQ9とQ7との接続点が接続される。また、
上記MOSトランジスタQ9とQ7との接続点には、
Ｎチヤネル形のMOトランジスタQ11のゲートが
接続される。このMOSトランジスタQ11の一端
は、高圧電源Vppが印加される端子１９6に接続
され、他端はメモリセル２４，２４，…に接続さ
れて成る。
して説明する。なお、ここでは説明の便宜上、高
圧の印加されるＮチヤネル形およびＰチヤネル形
MOSトランジスタに、LDD構造を用いた
EPROMの周辺回路（書き込み回路）を例に取つ
て説明する。第２図は、上記書き込み回路の構成
を示すもので、ドレインあるいはソースの少なく
とも一方に○印を付した記号を有するMOSトラ
ンジスタが上記LDD構造のMOSトランジスタで
ある。書き込み制御信号が供給されるイン
バータ１６の出力端には、インバータ１７の入力
端が接続される。このインバータ１７の出力端に
は、Ｎチヤネル形のMOSトランジスタQ1を介し
て、Ｐチヤネル形のMOSトランジスタQ2のゲー
トが接続される。上記MOSトランジスタQ1のゲ
ートには電源Vccが供給される端子１８1が接続
されて導通設定される。また、上記MOSトラン
ジスタQ2の一端には、高圧電源Vppが供給され
る端子１９1が接続され、他端には、ゲートが上
記インバータ１７の出力端に接続されるMOSト
ランジスタQ3を介して接地点Vssが接続される。
上記MOSトランジスタQ2のゲートと高圧電源
Vppが供給される端子１９2との間には、Ｐチヤ
ネル形のMOSトランジスタQ4が挿接され、この
MOSトランジスタQ4のゲートには、上記MOSト
ランジスタQ2とQ3との接続点が接続される。そ
して、上記インバータ１６，１７、およびMOS
トランジスタQ1〜Q4によつて書き込み制御回路
２０が構成される。上記MOSトランジスタQ2と
Q3との接続点から得られる書き込み制御回路２
０の出力は、切換回路２１を構成するＮチヤネル
形のMOSトランジスタQ5のゲートに供給され
る。上記MOSトランジスタQ5の一端には、高圧
電源Vppが供給される端子１９3が接続され、他
端にはゲートに書き込み制御信号が供給さ
れるＮチヤネル形のMOSトランジスタQ6の一端
が共通接続される。このMOSトランジスタQ6の
他端には電源Vccが供給される端子１８2が接続
され、上記MOSトラジスタQ5とQ6との接続点か
ら得られる切換回路２０の出力は、Ｘデコーダ２
２およびＹデコーダ２３に供給される。上記Ｘデ
コーダ２２およびＹデコーダ２３はそれぞれ、電
源Vcc，Vssによつて動作されるもので、Ｘデコ
ーダ２２の出力がフローテイングゲート構造を有
するMOSトランジスタQM，QM，…のゲートに
供給される。また、Ｙデコーダ２３の出力は、上
記フローテイングゲート形MOSトランジスタ
QM，QM，…を選択するための選択用のＮチヤ
ネル形MOSトランジスタQs，Qs，…のゲートに
供給される。上記フローテイングゲート形MOS
トランジスタQMと選択用MOSトランジスタQs
とによつてメモリセル２４が構成され、このメモ
リセル２４，２４，…へデータ入力回路25から書
き込み信号が供給されるようになつている。上記
データ入力回路２５は、イバータ２６と、MOS
トランジスタQ7〜Q11とから構成されている。す
なわち、データが供給されるインバータ２６
の出力端には、Ｎチヤネル形のMOSトランジス
タQ7のゲートが接続されるとともに、Ｎチヤネ
ル形のMOSトランジスタQ8を介してＰチヤネル
形のMOSトランジスタQ9のゲートが接続され
る。上記MOSトランジスタQ8のゲートには電源
Vccが供給される端子１８3が接続され、上記MO
トランジスタQ9とQ7は、高圧電源Vppが印加さ
れる端子１９4と接地点Vss間に直列接続される。
上記MOSトランジスタQ9のゲートと高圧電源
Vppが印加される端子１９5との間には、Ｐチヤ
ネル形のMOSトランジスタQ10が挿接され、この
MOSトランジスタQ10のゲートには、MOSトラ
ンジスタQ9とQ7との接続点が接続される。また、
上記MOSトランジスタQ9とQ7との接続点には、
Ｎチヤネル形のMOトランジスタQ11のゲートが
接続される。このMOSトランジスタQ11の一端
は、高圧電源Vppが印加される端子１９6に接続
され、他端はメモリセル２４，２４，…に接続さ
れて成る。
上記のような構成において、書き込み制御信号
PGMは、データの書き込み時“０”、読み出し時
は“１”となる。また、データは書き込み時
“０”、非書き込み時“１”となる。
PGMは、データの書き込み時“０”、読み出し時
は“１”となる。また、データは書き込み時
“０”、非書き込み時“１”となる。
今、データの読み出し時であるとすると、書き
込み制御信号は“１”となる。従つて、
MOSトランジスタQ3はオン状態、Q2はオフ状態
となる。これによつて、MOSトランジスタQ5は
オフ状態、Q4はオン状態となる。一方、書き込
み制御信号の“１”レベルによつてMOSト
ランジスタQ6はオン状態となるので、切換回路
２１によつて電源Vccが選択され、この切換回路
２１の出力がＸ，Ｙデコーダ２２，２３に供給さ
れる。そして、上記Ｘ，Ｙデコーダ２２，２３の
出力により１つのメモリセル２４が選択されて読
み出しが行なわれる。
込み制御信号は“１”となる。従つて、
MOSトランジスタQ3はオン状態、Q2はオフ状態
となる。これによつて、MOSトランジスタQ5は
オフ状態、Q4はオン状態となる。一方、書き込
み制御信号の“１”レベルによつてMOSト
ランジスタQ6はオン状態となるので、切換回路
２１によつて電源Vccが選択され、この切換回路
２１の出力がＸ，Ｙデコーダ２２，２３に供給さ
れる。そして、上記Ｘ，Ｙデコーダ２２，２３の
出力により１つのメモリセル２４が選択されて読
み出しが行なわれる。
一方、データの書き込み時は、書き込み制御信
号は“０”となり、MOSトランジスタQ2が
オン状態、Q3はオフ状態となる。これによつて、
MOSトランジスタQ5はオン状態、Q4はオフ状態
となる。この時、書き込み制御信号の“０”
レベルにより、MOSトランジスタQ6はオフ状態
となつているので、切換回路２１により高圧電源
Vppが選択され、この切換回路２１の出力がＸ，
Ｙデコータ２２，２３に供給される。このＸ，Ｙ
デコーダ２２，２３によりメモリセル２４が選択
される。この時、データが“０”であると、
MOSトランジスタQ7がオン状態、Q9がオフ状態
となる。これによつて、MOSトランジスタQ11は
オフ状態、Q10はオン状態となる。従つて、選択
されたメモリセル２４へはゲートのみに高電圧が
印加され、“１”が書き込まれる。また、データ
Dinが“１”であると、MOSトランジスタQ9は
オン状態、Q7はオフ状態となる。これによつて、
MOSトランジスタQ11がオン状態、Q10はオフ状
態となる。従つて、選択されたメモリセル２４の
ドレイン、ゲート間に高電圧Vppが印加され、こ
のメモリセル２４に“０”が書き込まれる。この
時、高圧電源Vppが供給される端子１９1〜１９6
にサージ電圧が印加されると、前述したように、
高耐圧トランジスタのゲート破壊が発生する。こ
の場合、一般にＰチヤネル形MOSトランジスタ
よりＮチヤネル形MOSトランジスタの方が雪崩
破壊電圧が低いため、Ｎチヤネル形MOSトラン
ジスタのゲート絶縁膜が先に破壊される。このよ
うなゲート絶縁膜の破壊を防止するため、第３図
に示すように、前記第２図に示した書き込み回路
２７の高圧電源Vppを供給するための端子１９と
接地点Vss間に、保護トランジスタQ12を設けて
いる。この保護トランジスタQ12は、上記書き込
み回路２７と同一のチツプ（半導体基板）２８上
に形成すれば、書き込み回路２７と同じ工程で形
成できる。そして、上記保護トランジスタQ12を
用いて、高圧電源端子１９に印加されたサージ電
圧によつて発生した電荷をすみやかに接地点Vss
に導き、高圧電源端子１９に長時間にわたつて高
電圧が印加されないようにしている。
号は“０”となり、MOSトランジスタQ2が
オン状態、Q3はオフ状態となる。これによつて、
MOSトランジスタQ5はオン状態、Q4はオフ状態
となる。この時、書き込み制御信号の“０”
レベルにより、MOSトランジスタQ6はオフ状態
となつているので、切換回路２１により高圧電源
Vppが選択され、この切換回路２１の出力がＸ，
Ｙデコータ２２，２３に供給される。このＸ，Ｙ
デコーダ２２，２３によりメモリセル２４が選択
される。この時、データが“０”であると、
MOSトランジスタQ7がオン状態、Q9がオフ状態
となる。これによつて、MOSトランジスタQ11は
オフ状態、Q10はオン状態となる。従つて、選択
されたメモリセル２４へはゲートのみに高電圧が
印加され、“１”が書き込まれる。また、データ
Dinが“１”であると、MOSトランジスタQ9は
オン状態、Q7はオフ状態となる。これによつて、
MOSトランジスタQ11がオン状態、Q10はオフ状
態となる。従つて、選択されたメモリセル２４の
ドレイン、ゲート間に高電圧Vppが印加され、こ
のメモリセル２４に“０”が書き込まれる。この
時、高圧電源Vppが供給される端子１９1〜１９6
にサージ電圧が印加されると、前述したように、
高耐圧トランジスタのゲート破壊が発生する。こ
の場合、一般にＰチヤネル形MOSトランジスタ
よりＮチヤネル形MOSトランジスタの方が雪崩
破壊電圧が低いため、Ｎチヤネル形MOSトラン
ジスタのゲート絶縁膜が先に破壊される。このよ
うなゲート絶縁膜の破壊を防止するため、第３図
に示すように、前記第２図に示した書き込み回路
２７の高圧電源Vppを供給するための端子１９と
接地点Vss間に、保護トランジスタQ12を設けて
いる。この保護トランジスタQ12は、上記書き込
み回路２７と同一のチツプ（半導体基板）２８上
に形成すれば、書き込み回路２７と同じ工程で形
成できる。そして、上記保護トランジスタQ12を
用いて、高圧電源端子１９に印加されたサージ電
圧によつて発生した電荷をすみやかに接地点Vss
に導き、高圧電源端子１９に長時間にわたつて高
電圧が印加されないようにしている。
第４図は、上記保護トランジスタQ12の構成例
を示している。Ｐ形の半導体基板１１の一表面領
域内には、ソースＳ、ドレインＤとしてのN+形
不純物領域１２1，１２2が所定間隔に離間して形
成される。上記N+形不純物領域１２1，１２2間
には、N+形不純物領域１２2に接した状態でN-
形の不純物領域１３が形成される。上記不純物領
域１２1，１３間の基板１１上には、ゲート絶縁
膜１４を介してゲート電極１５が形成されて成
る。そして、上記ドレインＤとしてのN+形拡散
領域１２2には高圧電源Vppが印加される端子１
９が接続され、ゲート電極１５およびソースＳと
してのN+形不純物領域１２1には接地点Vssがそ
れぞれ接続されて成る。
を示している。Ｐ形の半導体基板１１の一表面領
域内には、ソースＳ、ドレインＤとしてのN+形
不純物領域１２1，１２2が所定間隔に離間して形
成される。上記N+形不純物領域１２1，１２2間
には、N+形不純物領域１２2に接した状態でN-
形の不純物領域１３が形成される。上記不純物領
域１２1，１３間の基板１１上には、ゲート絶縁
膜１４を介してゲート電極１５が形成されて成
る。そして、上記ドレインＤとしてのN+形拡散
領域１２2には高圧電源Vppが印加される端子１
９が接続され、ゲート電極１５およびソースＳと
してのN+形不純物領域１２1には接地点Vssがそ
れぞれ接続されて成る。
上記のような構成において、高圧電源端子１９
にサージ電圧が印加されると、半導体基板１１の
表面とN-形不純物領域１３との界面Ｂで雪崩破
壊が生じ、電子−正孔対が発生する。電圧関係か
ら電子はドレインＤ側に吸収され（矢印２９で示
す）、正孔は基板方向に流れ（矢印３０で示す）、
いわゆる基板電流が生成される。この基板電流に
より、ソースＳ（N+形不純物領域１２1）近傍の
Ｐ形半導体基板１１は順方向にバイアスされる。
これによつて、N+形不純物領域１２2（ドレイン
Ｄ）をコレクタ、N+形不純物領域１２1（ソース
Ｓ）をエミツタ、およびＰ形の半導体基板１１を
ベースとする寄生バイポーラトランジスタQBが
オン状態となる。この場合、ソースＳが接地され
ており、寄生バイポーラトランジスタQBのオン
抵抗は非常に小さいので、電圧電源端子１９に印
加されたサージ電圧は、すみやかに放電される。
従つて、LDD形MOSトランジスタのサージ耐圧
を高めることができる。
にサージ電圧が印加されると、半導体基板１１の
表面とN-形不純物領域１３との界面Ｂで雪崩破
壊が生じ、電子−正孔対が発生する。電圧関係か
ら電子はドレインＤ側に吸収され（矢印２９で示
す）、正孔は基板方向に流れ（矢印３０で示す）、
いわゆる基板電流が生成される。この基板電流に
より、ソースＳ（N+形不純物領域１２1）近傍の
Ｐ形半導体基板１１は順方向にバイアスされる。
これによつて、N+形不純物領域１２2（ドレイン
Ｄ）をコレクタ、N+形不純物領域１２1（ソース
Ｓ）をエミツタ、およびＰ形の半導体基板１１を
ベースとする寄生バイポーラトランジスタQBが
オン状態となる。この場合、ソースＳが接地され
ており、寄生バイポーラトランジスタQBのオン
抵抗は非常に小さいので、電圧電源端子１９に印
加されたサージ電圧は、すみやかに放電される。
従つて、LDD形MOSトランジスタのサージ耐圧
を高めることができる。
なお、この発明は上記実施例に限定されるもの
ではなく、雪崩破壊電圧がLDD構造のMOSトラ
ンジスタとほぼ同じであれば、他の不純物領域間
に形成される寄生バイポーラトランジスタによつ
て保護トランジスタを形成できる。第５図は、フ
イールド酸化膜３１によつて分離された隣接する
MOSトランジスタのソースＳ、ドレインＤのそ
れぞれの一方と半導体基板１１とによつて寄生バ
イポーラトランジスタQBを形成したものであ
る。第５図において、寄生バイポーラトランジス
タQBは、ソースＳとしてのN+形不純物領域３２
がエミツタ、ドレインＤとしてのN+形不純物領
域３３がコレクタ、Ｐ形半導体基板１１がベース
となる。このような構成においても上記実施例と
同様な動作を行ない、同じ効果が得られる。ま
た、アルミフイールドトランジスタやポリシリコ
ンフイールドトランジスタでも同様な効果を期待
できる。
ではなく、雪崩破壊電圧がLDD構造のMOSトラ
ンジスタとほぼ同じであれば、他の不純物領域間
に形成される寄生バイポーラトランジスタによつ
て保護トランジスタを形成できる。第５図は、フ
イールド酸化膜３１によつて分離された隣接する
MOSトランジスタのソースＳ、ドレインＤのそ
れぞれの一方と半導体基板１１とによつて寄生バ
イポーラトランジスタQBを形成したものであ
る。第５図において、寄生バイポーラトランジス
タQBは、ソースＳとしてのN+形不純物領域３２
がエミツタ、ドレインＤとしてのN+形不純物領
域３３がコレクタ、Ｐ形半導体基板１１がベース
となる。このような構成においても上記実施例と
同様な動作を行ない、同じ効果が得られる。ま
た、アルミフイールドトランジスタやポリシリコ
ンフイールドトランジスタでも同様な効果を期待
できる。
第６図は、この発明の他の実施例を示すもの
で、Ｎ形の半導体基板３４上にＰ形のウエル領域
３５を形成した、CMOS構成の回路に保護トラ
ンジスタを形成する場合の構成を示している。Ｐ
形のウエル領域３５に形成されたN+形の不純物
領域３６には、高圧電源Vppが印加される端子１
９が接続されるとともに、このウエル領域３５に
形成されたP+形の不純物領域３７，３７には、
接地点Vssが接続されて成る。この場合は、N+
形不純物領域３６が寄生バイポーラトランジスタ
QBのエミツタ、ウエル領域がベース、半導体基
板３４がコレクタとなる。なお、Rwはベース抵
抗（ウエル領域３５の抵抗）である。このような
構成においても上記各実施例と同様な効果が得ら
れるのはもちろである。また、もしＮチヤネル形
MOSトランジスタよりもＰチヤネル形MOSトラ
ンジスタの方が先に破壊される場合は、前記第６
図におけるＮ形をＰ形に、Ｐ形をＮ形に変えて、
半導体基板（Ｎ形）をコレクタ、ウエル領域（Ｐ
形）をベース、P+形不純物領域をエミツタとす
る寄生バイポーラトランジスタを形成すれば良
い。
で、Ｎ形の半導体基板３４上にＰ形のウエル領域
３５を形成した、CMOS構成の回路に保護トラ
ンジスタを形成する場合の構成を示している。Ｐ
形のウエル領域３５に形成されたN+形の不純物
領域３６には、高圧電源Vppが印加される端子１
９が接続されるとともに、このウエル領域３５に
形成されたP+形の不純物領域３７，３７には、
接地点Vssが接続されて成る。この場合は、N+
形不純物領域３６が寄生バイポーラトランジスタ
QBのエミツタ、ウエル領域がベース、半導体基
板３４がコレクタとなる。なお、Rwはベース抵
抗（ウエル領域３５の抵抗）である。このような
構成においても上記各実施例と同様な効果が得ら
れるのはもちろである。また、もしＮチヤネル形
MOSトランジスタよりもＰチヤネル形MOSトラ
ンジスタの方が先に破壊される場合は、前記第６
図におけるＮ形をＰ形に、Ｐ形をＮ形に変えて、
半導体基板（Ｎ形）をコレクタ、ウエル領域（Ｐ
形）をベース、P+形不純物領域をエミツタとす
る寄生バイポーラトランジスタを形成すれば良
い。
第７図は、前記第５図に示したトランジスタに
アルミゲートを形成し、アルミフイールドトラン
ジスタを構成して保護トランジスタとし、そのチ
ヤンネル幅に対する静電耐圧を測定した特性図で
ある。なおチヤネル長Ｌ＝4μmである。ここで
は、アルミゲートを接地し、200pFのコンデンサ
を所定の電圧で充電し、このコンデンサの電荷を
サージとして高圧電源端子に印加している。チヤ
ネルＷ＝0μmは保護トランジスタを設けない場合
で、静電耐圧は、100〜550Vに渡つて広く分布し
ている。一方、保護トランジスタを設け、チヤネ
ル幅Ｗを広くするに従つて、静電耐圧が上昇し、
例えば300Vの耐圧を得るためには、チヤネル幅
Ｗが250μm以上のものを設ければ良い。
アルミゲートを形成し、アルミフイールドトラン
ジスタを構成して保護トランジスタとし、そのチ
ヤンネル幅に対する静電耐圧を測定した特性図で
ある。なおチヤネル長Ｌ＝4μmである。ここで
は、アルミゲートを接地し、200pFのコンデンサ
を所定の電圧で充電し、このコンデンサの電荷を
サージとして高圧電源端子に印加している。チヤ
ネルＷ＝0μmは保護トランジスタを設けない場合
で、静電耐圧は、100〜550Vに渡つて広く分布し
ている。一方、保護トランジスタを設け、チヤネ
ル幅Ｗを広くするに従つて、静電耐圧が上昇し、
例えば300Vの耐圧を得るためには、チヤネル幅
Ｗが250μm以上のものを設ければ良い。
なお、上記各実施例においては、EPROMにお
けるLDD構造のMOSトランジスタの保護につい
て説明したが、LDD構造は微細化されたデバイ
ス（具体的にはMOSトランジスタのポリシリコ
ンゲート幅が1.5μm以下のもの）において、5V
動作を実現する上で必須の技術になつて来てお
り、本発明はEPROMやE2PROM等の不揮発性
メモリ以外のスタテイツクRAM、ダイナミツク
RAM、およびマイクロプロセツサの電源系やデ
ータ出力系等をサージ電圧から保護するうえで有
効である。また、必要に応じて出力端子と接地点
間に前記保護トランジスタを設けても良い。
けるLDD構造のMOSトランジスタの保護につい
て説明したが、LDD構造は微細化されたデバイ
ス（具体的にはMOSトランジスタのポリシリコ
ンゲート幅が1.5μm以下のもの）において、5V
動作を実現する上で必須の技術になつて来てお
り、本発明はEPROMやE2PROM等の不揮発性
メモリ以外のスタテイツクRAM、ダイナミツク
RAM、およびマイクロプロセツサの電源系やデ
ータ出力系等をサージ電圧から保護するうえで有
効である。また、必要に応じて出力端子と接地点
間に前記保護トランジスタを設けても良い。
以上説明したようにこの発明によれば、LDD
形MOSトランジスタのサージ耐圧を高めること
ができる半導体装置が得られる。
形MOSトランジスタのサージ耐圧を高めること
ができる半導体装置が得られる。
第１図は従来の半導体装置を説明するための構
成図、第２図および第３図はそれぞれこの発明の
一実施例に係る半導体装置を説明するための回路
図、第４図は上記第３図における保護トランジス
タの構成を説明するための図、第５図および第６
図はそれぞれこの発明の他の実施例を説明するた
めの構成図、第７図は保護トランジスタのチヤネ
ル幅と静電耐圧との関係を説明するための特性図
である。 １９……高圧電源端子、Vpp……高圧電源、
Vss……接地点、Q12……保護トランジスタ、QB
……寄生バイポーラトランジスタ。
成図、第２図および第３図はそれぞれこの発明の
一実施例に係る半導体装置を説明するための回路
図、第４図は上記第３図における保護トランジス
タの構成を説明するための図、第５図および第６
図はそれぞれこの発明の他の実施例を説明するた
めの構成図、第７図は保護トランジスタのチヤネ
ル幅と静電耐圧との関係を説明するための特性図
である。 １９……高圧電源端子、Vpp……高圧電源、
Vss……接地点、Q12……保護トランジスタ、QB
……寄生バイポーラトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ LDD構造のMOSトランジスタによつて構成
される回路の電源端子あるいは出力端子と接地点
との間に設けられており、第１導電形の半導体基
板と、この半導体基板の一表面領域内に形成され
接地点に接続される第２導電形の第１不純物領域
と、この不純物領域と所定間隔に離間して形成さ
れ高圧電源端子に接続される第２導電形の第２不
純物領域と、この第２不純物領域に接して形成さ
れ第２導電形で上記第１、第２不純物領域より低
濃度の第３不純物領域と、上記第１、第３不純物
領域間の上記半導体基板上に絶縁膜を介して形成
され接地点に接続されるゲート電極とから構成さ
れ、上記第１不純物領域をエミツタ、半導体基板
をベース、第２不純物領域をコレクタとして形成
される寄生バイポーラトランジスタからなる保護
トランジスタを具備し、サージ電圧の印加により
発生された電荷を接地点に導くことを特徴とする
半導体装置。 ２ LDD構造のMOSトランジスタによつて構成
される回路の電源端子あるいは出力端子と接地点
との間に設けられており、第１導電形の半導体基
板と、この半導体基板上に形成されるフイールド
酸化膜と、上記半導体基板の一表面領域内に形成
され上記フイールド酸化膜によつて分離されそれ
ぞれ接地点および高圧電源端子に接続される第２
導電形の第１、第２不純物領域とから構成され、
上記第１不純物領域をエミツタ、上記半導体基板
をベース、上記第２不純物領域をコレクタとして
形成される寄生バイポーラトランジスタからなる
保護トランジスタを具備し、サージ電圧の印加に
より発生された電荷を接地点に導くことを特徴と
する半導体装置。 ３ LDD構造のMOSトランジスタによつて構成
される回路の電源端子あるいは出力端子と接地点
との間に設けられており、第１導電形の半導体基
板と、この半導体基板上に形成される第２導電形
のウエル領域と、このウエル領域内に形成され、
高圧電源端子に接続される第１導電形の第１不純
物領域と、上記ウエル領域内に形成され、このウ
エル領域より高濃度の第２導電形で接地点に接続
される第２不純物領域とから構成され、上記第１
不純物領域をエミツタ、上記ウエル領域をベー
ス、上記半導体基板をコレクタとして形成される
寄生バイポーラトランジスタからなる保護トラン
ジスタを具備し、サージ電圧の印加により発生さ
れた電荷を接地点に導くことを特徴とする半導体
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59063686A JPS60207383A (ja) | 1984-03-31 | 1984-03-31 | 半導体装置 |
| EP85103819A EP0161446A3 (en) | 1984-03-31 | 1985-03-29 | Semiconductor integrated circuit comprising a protective transistor and a mos transistor with an ldd structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59063686A JPS60207383A (ja) | 1984-03-31 | 1984-03-31 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60207383A JPS60207383A (ja) | 1985-10-18 |
| JPH0464186B2 true JPH0464186B2 (ja) | 1992-10-14 |
Family
ID=13236500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59063686A Granted JPS60207383A (ja) | 1984-03-31 | 1984-03-31 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0161446A3 (ja) |
| JP (1) | JPS60207383A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5257095A (en) * | 1985-12-04 | 1993-10-26 | Advanced Micro Devices, Inc. | Common geometry high voltage tolerant long channel and high speed short channel field effect transistors |
| JP2679046B2 (ja) * | 1987-05-22 | 1997-11-19 | ソニー株式会社 | メモリ装置 |
| JPH07105446B2 (ja) * | 1988-01-11 | 1995-11-13 | 株式会社東芝 | Ｍｏｓ型半導体装置の入力保護回路 |
| WO1991001570A1 (en) * | 1989-07-18 | 1991-02-07 | Seiko Instruments Inc. | Semiconductor device |
| US5345103A (en) * | 1989-07-18 | 1994-09-06 | Seiko Instruments Inc. | Gate controlled avalanche bipolar transistor |
| JP2624878B2 (ja) * | 1990-07-06 | 1997-06-25 | 株式会社東芝 | 半導体装置 |
| US5208475A (en) * | 1991-01-30 | 1993-05-04 | National Semiconductor Corporation | Electrostatic discharge protection device and a method for simultaneously forming MOS devices with both lightly doped and non lightly doped source and drain regions |
| US5246872A (en) * | 1991-01-30 | 1993-09-21 | National Semiconductor Corporation | Electrostatic discharge protection device and a method for simultaneously forming MOS devices with both lightly doped and non lightly doped source and drain regions |
| US5428498A (en) * | 1992-09-28 | 1995-06-27 | Xerox Corporation | Office environment level electrostatic discharge protection |
| KR100402672B1 (ko) * | 1995-10-31 | 2004-06-04 | 텍사스 인스트루먼츠 인코포레이티드 | CMOS/BiCMOS기술에서ESD방지를위한집적화된횡형구조 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57112076A (en) * | 1980-11-19 | 1982-07-12 | Ates Componenti Elettron | Mos integrated circuit |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3512058A (en) * | 1968-04-10 | 1970-05-12 | Rca Corp | High voltage transient protection for an insulated gate field effect transistor |
| US3739238A (en) * | 1969-09-24 | 1973-06-12 | Tokyo Shibaura Electric Co | Semiconductor device with a field effect transistor |
| JPS526470U (ja) * | 1975-06-30 | 1977-01-18 | ||
| JPS52105783A (en) * | 1976-03-03 | 1977-09-05 | Hitachi Ltd | Semicondcutor unit |
| NL8100347A (nl) * | 1981-01-26 | 1982-08-16 | Philips Nv | Halfgeleiderinrichting met een beveiligingsinrichting. |
| US4602267A (en) * | 1981-02-17 | 1986-07-22 | Fujitsu Limited | Protection element for semiconductor device |
-
1984
- 1984-03-31 JP JP59063686A patent/JPS60207383A/ja active Granted
-
1985
- 1985-03-29 EP EP85103819A patent/EP0161446A3/en not_active Withdrawn
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57112076A (en) * | 1980-11-19 | 1982-07-12 | Ates Componenti Elettron | Mos integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0161446A2 (en) | 1985-11-21 |
| JPS60207383A (ja) | 1985-10-18 |
| EP0161446A3 (en) | 1986-11-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |