JPS59224172A - 半導体回路装置における破壊防止回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体回路装置における半導体素子技術に
適用して特に有効な技術に関するもので、たとえば、電
界効果型半導体素子の保護に利用しテ有効な技術に関す
るものである。

〔背景技術〕

電界効果型半導体素子からなる集積回路においては、回
路の動作時あるいはハンドリング時等に異常電圧が素子
に印加されて素子が破壊されてしまうことがある。この
場合の素子の破壊の主なるものは、ゲート電極と半導体
基板との間の絶縁膜の破壊と、ソースおよびドレイン領
域と基板との間のＰＮ接合の破壊である。

このような電界効果型の半導体集積回路における素子の
静電破壊防止回路として第１図に示すような回路が提案
されている。

この回路は、入力信号用端子１と電界効果型半導体素子
３との間に抵抗２を設け、また、入力信号用端子１と回
路の接地点との間にクランプ用ＭＯ８ＦＥＴ４を設け、
このＭＯ８ＦＥＴ４のゲートをソースに接続させである
。これによって、入力信号用端子１に急峻で非常に高い
異常電圧が印加されたときに、抵抗２とクランプ用ＭＯ
８ＦＥＴ４とからなる時定数回路によって、急峻な異常
電圧を緩和し、半導体素子３のゲーｒに印加される電圧
のピーク値を下げてやる。また、ゲート破壊電圧以上の
電圧が入力信号用端子１に印加された場合に、半導体素
子３が破壊される前にクランプ用ＭＯ８ＦＥＴ４のドレ
インと基板との間のＰＮ接合のブレークダウンによ＃）
電流を流してやって素子の破壊を防止している。

しかしながら、本発明者が検討したところによると上記
のような回路においても、しばしば保護すべき電界効果
型半導体素子３の破壊が発生することが分かった。つま
り、この回路では、最初に異常電圧が印加された時に、
電界効果型半導体素子３の破壊が防止されたとしても、
クランプ用ＭＯ８ＦＥＴ４が破壊された状態が発生し、
再度の異常電圧が印加されたときに保護すべき電界効果
型半導体素子３が破壊されることがあり、そのため完全
な破壊防止対策とはなら々かったのである。

この原因は、本発明者が明らかにしたところによると先
ず第１にクランプ用ＭＯ８ＦＥＴ４がドレインと基板と
の間のＰＮ接合の降伏現象を利用して異常電圧が印加さ
れたときにクランプ用ＭＯ８ＦＥＴ４に電流を流すよう
にしているため、ＭＯＳＦＥＴ４が接合破壊を起こしや
すいこと。まだ、第２には第２図に示す電界効果型半導
体素子の断面図からも分かるように、ドレイン６に大き
な電圧が印加されるとドレイン領域近傍において、大き
なエネルギーをもつ電子および正孔（いわゆるホットキ
ャリア）が発生されるとともに、ゲート７がドレイン６
のＰＮ接合の上部に位置する構造となっているために、
ドレイン６とゲート７との電位関係により高エネルギー
の電子あるいは正孔の一方、あるいは両方が絶縁膜８に
入り込み、絶縁膜の特性劣化を起こし、場合によっては
破壊に至ることである。

そのため、保護用素子としてＭＯＳＦＥＴを用いた第１
図のような破壊防止回路では保護用素子（ＭＯＳＦＥＴ
４）自身の接合破壊あるいはゲート破壊を起こしやすく
、その結果充分な破壊防止対策となり得ないという問題
点があることが本発明者によって明らかにされた。

〔発明の目的〕

回路の動作時やハンドリング時に異常な電圧が繰り返し
半導体素子に印加されても素子が破壊されないようにし
た破壊防止回路を提供することを１つの目的とする。

また、本発明の１つの目的は、保護素子自体が破壊しな
いような破壊防止回路を提供することにある。

本発明の一つの目的は、保護動作による周辺素子の劣化
を防止した破壊防止回路全提供することにある。

本発明の一つの目的μ寄生サイリスク効果の発生の少な
い破壊防止回路を提供することにある。

本発明の一つの目的は、集積回路技術に適合した信頼性
向上技術を提供することにある・本発明の前記ならびに
そのほかの目的と新規な特挙は、本明細書の記述および
添附図面からあきらかになるヤあろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわちこの発明は、保砕すべき半導体素子の異常な電
圧が印加されるおそれのある端子と回路の接地点との間
にバイポーラ型半導体素子を設け、保護すべき半導体素
子の正常印加電圧よりも高い電圧全検知して破壊電圧よ
シも低い電圧のうちに上記バイポーラ型半導体素子を動
作させることにより、保護すべき半導体素子に異常な電
圧が印加されないようにして素子の破壊を防止できるよ
うにし、これによって上記目的を達成するものである。

以下図面を用いてこの発明を具体的に説明する。

１′実施例・１〕 第３図は本発明に係る半導体素子の破壊防止回路を半導
体集積回路の入力信号用端子に適用した場合の一実施例
を示す。

この実施例では、入力信号用端子１と保護すべき半導体
素子３との間に抵抗２が設けられているとともに、入力
信号用端子１と県路の接地点との間に、ＮＰＮバイポー
ラ型半導体素子１０と、直列抵抗１１と１２　とからな
る抵抗分割回路が並列に接続されている。そして、抵抗
１１と１２　との接続ノードｎ１に上記バイポーラ型半
導体素子１０のベースが接続され、入力電圧を抵抗２．
１１と１２の抵抗比で分割したような電圧が半導体素子
１００ベースに印加されるようにされている。

つまり、このとき、ＮＰＮバイポーラ型半導体素子１０
０ベース電位ｖＢＡは、入力信号用端子１に印加される
入力電圧”ｉｎ、抵抗２．１１と１２の抵抗値’ｃＲ□
、Ｒ１，Ｒ２とすると、ＶＢＡ＝Ｖ、ｎ・Ｒ２／（Ｒｏ
＋Ｒ１＋Ｒ２）と表わされる。

ここで、半導体素子１０が動作開始（オン）される電圧
をＶ。ｎ（約０．７Ｖ）、また、電界効果型−半導体素
子３が通常の動作を行なう電圧をＶ　ゲ１ −ト耐圧のような素子破壊電圧’ｅＶＢ　（数十ボルト
）とすると、入力電圧ＶｉｎがＶｃ　よシも小さい範囲
でベース電位ｖＢＡがＶ。ｎ　よシも大きくならないよ
うにするとともに、入力電圧■ｉｎがＶ。よりも大きく
かつ■３よシも小さい範囲すなわちＶｏくｖｉｎく■８
において、ベース電位ｖＢＡが動作開始電圧Ｖ　よりも
大きくなるように抵抗２、ｎ １１と１２　の抵抗値を決定してやる。すなわちｖｃ１
１Ｒ２／（Ｒｏ＋Ｒ１＋Ｒ２）くｖ。ｎくｖＢ−Ｒ２／
（Ｒｏ十Ｒ１＋Ｒ２）となるようにＲ８，Ｒ，とＲ２の
値を決めてやる。

このようＫすると、入力信号用端子１に通常動作電圧Ｖ
。以上の異常な電圧が印加された場合、抵抗１１と１２
の接続ノードｎ１のレベルがバイポーラ型半導体素子１
０の動作開始電圧Ｖ。ｎよりも大きくされるようになる
。これによって、バイポーラ型半導体素子１０がオンさ
れるので、このバイポーラ型半導体素子１０を通して電
荷を逃がすことができる。その結果、保護すべき半導体
素子３のゲート端子には、ゲート耐圧以上の破壊電圧が
印加されなくなってゲート破壊やドレインのＰＮ接合の
破壊が防止される。

また、この実施例の回路においては、入力信号用端子１
と半導体素子３との間に設けられた抵抗２と半導体素子
１０のベース・コレクタ間の寄生容量とにより時定数回
路が構成されるため、急峻な異常電圧のピーク値を抑え
る作用が働き、半導体素子３が破壊されにくくなる。

上記のように、この実施例の破壊防止回路においては、
入力信号用端子１に異常電圧が印加されたとき、保護用
のバイポーラ型半導体素子１ｏがトランジスタとして動
作されるので、電界効果型半導体素子３の破壊を防止で
きるとともに、保護用の半導体素子１０自身の破壊も同
時に防止することができる。

しかも、半導体素子３に通常の動作を行なわせる電圧Ｖ
。が入力信号用端子１に印加されたときは、保護用半導
体素子１ｏが動作しないので、半導体素子３のゲートに
は電圧■　がそのまま印加され、通常の動作が行なわれ
る。

なお、ここで、抵抗１１および１２全通して流れるリー
ク電流を小さくするためには、抵抗１１と１２の抵抗値
Ｒ１，Ｒ２を１０７Ω”以上に設定することが望ましく
、そのためには、上記抵抗１１と１２を例えば不純物濃
度の小さな多結晶または非晶質シリコンによって形成す
ることが望ましい。

次に、第７図は本発明に係る破壊防止回路を構成する半
導体素子１０および抵抗１１と１２とからなる抵抗分割
回路を半導体基板９上に形成する場合の構造の一実施例
を示すものである。この実施例では、特に制限されない
が、シリコンのようなＮ型半導体基板９上に導電型の異
なるＰ型ウェル領域１８が形成され、このウェル領域１
８内に基板９と同じ導電型であるＮ＋領域１９が拡散に
より形成されている。これによって、Ｎ＋領域全コレク
タとし、Ｐ型ウェル領域をベースとし、半導体基板９を
エミッタとする縦型のＮＰＮバイポーラ型半導体素子１
０が構成される。また、基板表面上にはシリコン酸化膜
のような絶縁膜８が形成され、この絶縁膜８上に不純物
濃度の低い多結晶または非晶質シリコン層からなる抵抗
１１と１２が形成されている。そして、この抵抗１１の
一端が上記Ｎ＋領領域９に接触され、抵抗１２の一端が
上記Ｐ型ウェル領域１８外の基板表面上にＮ＋拡散領域
２１を介して接触され、さらに抵抗１１と１２の接続部
がＰ型中エル領域１８表面上のＰ＋拡散領域２２を介し
てＰ型ウェル領域１８に接触されている。

そして、上記Ｎ＋領領域９に接触された抵抗１１の一端
に入力信号用端子１が抵抗２を介して接続されるととも
に、半導体基板９上の他の位置に形成された電界効果型
半導体素子３のゲートと上記抵抗１１の一端とが、絶Ｒ
膜８上に形成された配線２３によって接続され、これに
よって、第３図の実施例に示すような回路が構成される
。

〔実施例・２〕 本発明の他の実施例を第５図に示す。この実施例は出力
信号用端子１３に異常電圧が印加された場合に、電界効
果型半導体素子３の破壊を防止するようにしだものであ
る。

第１図に示した破壊防止回路では抵抗２とクランプ用Ｍ
Ｏ８ＦＥＴ４とにより、異常電圧が電界効果型半導体素
子３に印加されるのを防止しているので、上記実施例の
破壊防止回路をそのまま出力端子側に適用すると、出力
信号用端子１３と電界効果型半導体素子３との間に直列
に抵抗２が接続された構成とな゛す、出力電圧の立上が
りが遅くなるという問題が生ずる。

そこで、第５図に示す実施例では抵抗２を除いた破壊防
止回路よ出力信号用端子１３に接続させた。このように
しても、前記実施例と同様に半導体素子１０をトランジ
スタとして動作させることができるので抵抗２が無くと
も、半導体素子３に印加される異常電圧を下げることが
でき、半導体素子３の保護を行なうことができる。

ただし、この場合には、破壊電圧ＶＢとしてＰＮ接合の
降伏電圧を選択し、抵抗１１と１２の抵抗値を決定すれ
ば良い。

〔実施例・３〕 第６図は本発明の更に他の実施例を示す。

この実施例は、ＥＰＲＯＭを構成するＦＡＭＯ８やＮＭ
Ｏ８のような不揮発性記憶素子１４において、負荷抵抗
１５を介してデータ線に接続されるドレイン側端子１６
に、通常の書込み電圧よりも高い異常電圧が印加された
場合における記憶素子１４の破壊を防止するため、前記
実施例と同じ構成の破壊防止回路を設けたものである。

この場合、破壊防止回路は、複数個の記憶素子１４がマ
トリックス状に配設されてなるメモリアレイ内のデータ
線ごとに設けてやればよい。

このように、ＥＰＲＯＭにおいてデータ線ごとに実施例
のような破壊防止回路を設けてやると、異常な書込み電
圧が印加された場合の記憶素子１４の破壊を防止できる
とともに、メモリアレイ周辺のデコーダ等の周辺回路が
相補型の電界効果型半導体素子（いわゆる０ＭＯ８）に
よって構成されているような場合には、ＣＭＯ８回路特
有のラッチアップ現象の発生を抑えることができる。

つまり、ＥＰＲＯＭを構成するＦＡＭＯ８−？ＮＭＯ８
では、高エネルギーの電子を発生させてフローティング
ゲート等に電荷を注入してそのしきい値電圧を変えてや
ることによりデータの書込みを行なう。そのため、通常
のＭＯＳＦＥＴよりもホットキャリアが多く発生される
ので、異常な書込み電圧が印加されて多数のホントキャ
リアが発生されると、とれによって寄生サイリスタが導
通状態にさせられてラッチアンプ現象が発生するおそれ
がある。し、かじ、上記実施例においては、記憶素子１
４に印加される異常電圧が低ぐ抑えられるので、ホット
キャリアの発生も抑制されラッチアップを起こしにくく
なるという効果がある。

なお、上記実施例の破壊防止回路ではいずれも保護用の
半導体素子１０としてＮ　Ｐ’　Ｎバイポーラ型半導体
素子が使用されているが、この発明はこれに限定される
ものではない。

〔効果〕

保護すべき半導体素子の異常な電圧が印加されるおそれ
のある端子と回路の接地点のような一方の電源電圧端子
との間に、保護用のバイポーラ型半導体素子を設け、保
護すべき半導体素子の正常印加電圧よりも高い電圧を検
知して破壊電圧よりも低い電圧で上記保護用のバイポー
ラ型半導体素子を動作させるようにしたので、保護すべ
き半導体素子に異常な電圧が印加されないようになると
ともに、保護用の半導体素子自身も破壊されるおそれが
なくなるという効果がある。

ゲートＧｎｄＪＭ！子間にバイポーラ型スイッチ素子を
接続することによって、入力信号用端子１に通常動作電
圧Ｖ。以上の異常な電圧が印加された場合、抵抗１１と
１２の接続ノードｎ１のレベルがバイポーラ型半導体素
子１０の動作開始電圧Ｖ。ｎよりも大きくされるように
なる。これによって、バイポーラ型半導体素子１ｏがオ
ンされるので、このバイポーラ型半導体素子１０を通し
て電荷を逃がすことができる。その結果、保護すべき半
導体素子３のゲート端子には、ゲート耐圧以上の破壊電
圧が印加されなくなってゲート破壊やドレインのＰＮ接
合の破壊が防止されるという効果がある。

また、入力信号用端子１と半導体素子３との間に設けら
れた抵抗２と半導体素子１ｏのベース・コレクタ間の寄
生容量とにより時定数回路が構成されるため、急峻な異
常電圧のピーク値を抑える作用が働き、半導体素子３が
破壊されにりくする。

保護すべきＦＥＴのゲー）Ｇｑ４端子間にバイポーラ型
スイッチ素子を接続することによって、入力信号用端子
１綽異常電圧が印加されたとき、保護用のバイポーラ型
半導体素子１ｏがトランジスタとして動作されるので、
電界効果型半導体素子３の破壊を防止できるとともに、
保護用の半導体素子１０自身の破壊も同時に防止するこ
とができる。

抵抗２を除いた破壊防止回路を出力信号用端子１３に接
続させた構造とすると、前記実施例と同様に半導体素子
１０をトランジスタとして動作させることができるので
抵抗２が無くとも、半導体素子３に印加される異常電圧
を下冒ることができ、半導体素子３の保護を行なうこと
ができるという効果がある。を設けたものである。この
場合、破壊防止回路は、複数個の記憶素子１４がマトリ
ックス状に配設されてなるメモリアレイ内のデータ線ご
とに設けてやればよい。

ＥＰＲＯＭにおいて六−２線ごとにバイポーラ型の破壊
防止回路を設けてやると、異常な書込み電圧が印加され
た場合の記憶素子１４の破壊を防止できるとともに、メ
モリアレイ周辺のデコーダ等の周辺回路が相補型の電界
効果型半導体素子（いわゆるＣＭＯ８）によって構成さ
れているような場合には、ＣＭＯ８回路特有のラッチア
ップ現象の発生を抑えることができるという効果がある
。

つまり、ＥＰＲＯＭを構成するＦＡＭＯ８やＮＭＯ８で
は４高エネルギーの電子を発生させてフローティングゲ
ート等に電荷を注入してそのしきい値電圧を変えてやる
ことによりデータの書込みを行なう。そのため、通常の
ＭＯＳＦＥＴよりもホットキャリアが多く発生されるの
で、異常な書込み電圧が印加されて多数のホットキャリ
アが発生されると、これによって寄生サイリスクが導通
状態にさせられてラッチアンプ現象が発生するセそれが
ある。しかし、上記構成においては、記憶素子１４に印
加される異常電圧が低く抑えられるので、ホットキャリ
アの発生も抑制されラッチアップを起こしにくくなると
いう効果がある。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

たとえば、複数の素子を組合せて本発明と同様の保護動
作を行なうバイポーラ素子を構成してもよい。

〔利用分野〕

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＭＯ８ＦＥＴ’！ｒ
用いた半導体集積回路に適用した場合について説明した
が、それに限定されるものではなく、たとえば、バイポ
ーラＩＣ等へも適用できる。本発明は、少なくとも、過
大入力によって、外部端子と電気的に接続された素子ま
たは接合等が破壊されることをバイポーラ型保護素子に
より防止しようとするもの全てに適用される。

【図面の簡単な説明】

第１図は静電破壊防止回路の一例を示す回路図。 第２図は電界効果型半導体素子の構造を示す半導体基板
の断面図。 第３図は本発明に係る破壊防止回路の一実施例を示す回
路図。 第４図は本発明の破壊防止回路の動作範囲を示す説明図
。 第５図は本発明の他の実施例を示す回路図。 第６図は本発明の更に他の実施例を示す回路図。 第７図は第３図の実施例の回路の構成例を示す基板の断
面構造図である。 １・・・入力信号用端子、３・・・半導体素子（電界効
果型半導体素子）、９・・半導体基板、１０・・・保護
用半導体素子（バイポーラ型半導体素子）、１４・・・
半導体素子（記憶素子）。 第　　１　　図 第　　２　　図 第　　３　　図 第　　４　　図 第　　５　　図 第　　６　　図

Claims (1)

【特許請求の範囲】
1. １、保護すべき半導体素子の異常な電圧が印加されるお
   それのある端子と回路の一方の電源電圧端子との間に接
   続されたバイポーラ型半導体素子と、上記半導体素子の
   正常印加電圧よシも高い電圧を検知して上記バイポーラ
   型半導体素子を動作させる電圧を発生する回路手段とを
   備えてなることを特徴とする半導体回路装置における破
   壊防止回路。