JPS6151431B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、絶縁ゲート形電界効果トランジス
タ（以下「MOSFET」という。）のような絶縁ゲ
ート形電界効果半導体素子を基本素子とする集積
回路装置に係り、特にその入力保護回路の改良に
関するものである。

第１図は従来の装置の構造を示す断面図で、１
は高比抵抗のｐ形半導体基板、２，３および４は
ｐ形半導体基板１の第１の主面部に選択的に形成
されそれぞれ抵抗体、ソース領域およびドレイン
領域を構成する低比抵抗のｎ形半導体領域、５は
半導体基板１の表面上にソース領域３とドレイン
領域４とにわたつて形成されたゲート酸化膜、６
はゲート酸化膜５の上に形成され多結晶シリコン
またはアルミニウムからなるゲート電極、７はソ
ース領域３、ドレイン領域４、ゲート酸化膜５お
よびゲート電極６の部分で構成される
MOSFET、８は抵抗体２に接続された外部から
の入力端子、９は抵抗体２とゲート電極６とを結
ぶ導体、１０はソース端子、１１はドレイン端
子、１２はｐ形半導体基板１の第２の主面からと
り出された導体である。

第２図は第１図に示した装置の等価回路図で、
１３はｎ形半導体の抵抗体領域２とｐ形半導体基
板とのpn接合ダイオード、１４はMOSFET７の
入力容量を示す。この抵抗体２、ダイオード１３
および入力容量１４で構成される回路は入力保護
回路で、以下この従来の入力保護回路の動作を説
明する。

MOSFET７は第１図の構造図から判るよう
に、ゲート電極６、薄いゲート酸化膜５および半
導体基板１の三層構造から成つているが、ゲート
酸化膜５には通常1000Å程度の薄いものが用いら
れるので、ゲート電極６に急しゆんで大振幅の信
号（多くは雑音）が印加されるとゲート酸化膜５
が破壊されて、MOSFETとしては永久破壊の状
態になる。特に集積回路装置の外部から信号を受
け入れる、いわゆる入力段のMOSFETにはこの
ような危険が大きい。以上のような永久破壊の発
生を防止するための構成が第１図に示すようなも
のであつた。

いま、入力端子８に大振幅のパルス電圧が印加
されたとする。このとき、第１にはpn接合ダイ
オード１３の降伏電圧が製造条件にもよるが、通
常30V程度であることから、それ以上の振幅のパ
ルス電圧がpn接合ダイオード１３によつてクラ
ンプされ、MOSFET７のゲート電極６にはそれ
以上の電圧がかからない。一方、ゲート酸化膜３
の破壊電圧は70V程度であるので、pn接合ダイオ
ード１３の存在によつてゲート酸化膜５の永久破
壊が防止されるわけである。第２に、急しゆんな
立上りをもつたパルス電圧が入力端子８に印加さ
れた場合、抵抗体２と容量１４との時定数で、急
しゆんなパルスを鈍化させ、ゲート酸化膜５の永
久破壊を防止する作用も含んでいる。

以上はスタテイツク回路についての説明であつ
て、基板１からとり出された基板導体１２は接地
電位に保たれたまゝで何等支障がない。しかし、
入力端子８に第３図に示すような接地電位より低
くなるような信号が入力すると、ダイオード１３
が順方向にバイアスされることとなり基板１に電
子が注入される。従つて、このような従来の入力
保護回路をダイナミツク回路に適用した場合、ダ
イナミツクに記憶している電位にこの注入電子が
作用して誤動作をおこすおそれがある。

第４図はこのダイナミツク回路の一例として、
１個のMOSFETとMOS形コンデンサとからなる
メモリセルの構成を示す断面図である。こゝで１
０１は高比抵抗ｐ形半導体基板、１０３および１
０４は低抵抗のｎ形半導体領域で、それぞれソー
ス領域およびドレイン領域を形成している。１０
５はゲート酸化膜、１０６はゲート電極で、１０
７はこれらで構成されるMOSFET、１０９はゲ
ート電極１０６から引出された導線でワード線と
呼ばれる。１１１はドレイン領域１０４から引出
された電極線でビツト線と呼ばれる。１１５，１
１６はそれぞれMOS形コンデンサ１１７を構成
するゲート酸化膜およびゲート電極で、１１８は
コンデンサ１１７のゲート電極１１６からとり出
された導線で通常はこのメモリ装置で用いられる
最高の電圧（例えば12V）が印加される。いま、
導線１１８を介してゲート電極１１６に12Vが印
加されると、コンデンサ１１７のゲート酸化膜１
１５の直下のｐ形半導体基板１０１の主面部に電
子が誘起され、それがMOSFET１０７のソース
領域１０３につながり、ソース領域１０３とコン
デンサゲート電極１１６との間にMOS形コンデ
ンサが形成されることになる。従つて、このメモ
リセルの等価回路は第５図に示すようになる。

このメモリセルに高電位情報（情報“１”に対
応）を書き込むには、まず、ビツト線１１１を高
電位にし、次にワード線１０９を高電位にする
と、MOSFET１０７が導通状態になり、ビツト
線１１１の高電位をMOSFET１０７のソース領
域１０３に伝達し、MOSコンデンサ１１７を高
電位に充電する。この状態は電子が非常に少ない
状態になつている。次いで、ワード線１０９が低
電位にもどり、MOSFET１０７が非導通になる
と、ビツト線１１１とMOSFET１０７のソース
領域１０３とが電気的に絶縁され、高電位に充電
されたMOS形コンデンサ１１７は高電位に充電
されたまゝにとどまる。これがメモリ情報の記憶
保持状態である。

さて、このような回路において、基板電極１１
２を従来例のように接地電位に保持していたので
は、第１図に示したような入力保護回路が設けら
れていたとしても（第４図には図示せず。）、第３
図に示すような接地電位より低い電位になる入力
信号が入力すると、不都合を生じる。すなわち、
前述のように入力電位が接地電位より負となり基
板１０１に注入された電子は、第４図に波形矢印
Ａで示すように、メモリセルのMOS形コンデン
サ１１７の近傍まで達する場合がある。この電子
はｐ形半導体基板１０１内では少数担体であるの
で、通常は注入源からさほど離れない間に正孔と
再結合して消滅するのであるが、場合によつては
上述のようにメモリセル近くにまで到達するもの
がある。この電子が、電子密度の極度に小さい
MOSコンデンサ１１７の高電位充電部に把えら
れたとすると、MOSコンデンサ１１７の充電電
圧は低下し、情報“１”を記憶していたメモリセ
ルの内容が情報“０”として読み出されるという
不都合があつた。

そこで、ダイナミツク回路では基板電極に接地
電位より負の電圧、例えば−5Vを印加してお
き、第３図に示したような負の部分（通常−1V
程度）を有する入力信号があつても電子の注入を
生せず、誤動作をしないようにするのが普通であ
つた。従つて、従来のダイナミツク回路の入力保
護回路を用いた場合、上述のような基板電極に接
地電位よりも負の電圧を印加するための電源を必
要とし、回路構成が厄介であり、不経済でもあつ
た。

この発明は上述のような点に鑑みてなされたも
ので、集積回路の基板内に形成された縦形のpnp
接合構造体を入力保護回路に用いることによつ
て、基板を接地電位にしても、入力信号の逆電圧
のときの基板へのキヤリア注入の発生しないよう
な半導体集積回路装置を提供することを目的とす
る。

第６図はこの発明の一実施例を示す断面図で、
第１図に示した従来例と同一部分は同一符号で示
し、その部分は説明を省略する。図において、１
９はｐ形半導体基板１の第１の主面部に形成され
たｎ形半導体領域、２０はこのｎ形半導体領域１
９の表面部に形成された低抵抗のｐ形半導体領域
で、このｐ形半導体領域２０をエミツタｎ形半導
体領域１９をベース、ｐ形半導体基板１をコレク
タとするバイポーラ・トランジスタ２１が構成さ
れている。入力端子８はこのエミツタを構成する
ｐ形半導体領域２０へ接続され、MOSFET７の
ゲート電極６への導体９はｐ形半導体領域２０か
ら出ており、入力信号は入力端子８から上記ｐ形
半導体領域２０の有する抵抗を経て供給される。
２２はベースを構成するｎ形半導体領域１９から
引出されクランプ用電圧を供給する電圧供給端子
である。

第７図はこの実施例の等価回路図で、ｐ形半導
体領域２０を抵抗として示してある。以下、図に
ついて、この実施例の動作を説明する。いま、電
圧供給端子２２を通じてベース１９に例えば5V
の電圧を印加し、導体１２を通じてコレクタ１を
接地電位にしてあるものとする。この状態で入力
端子８に第３図に示したような波形の入力信号が
供給された場合を考える。入力信号レベルがベー
ス電位（上記5V）以下のときはエミツタ２０と
ベース１９との間の接合が逆バイアスされて、コ
レクタ側のｐ形半導体基板１への電子が注入され
ることはない。この状態は入力信号レベルがｐ形
半導体基板１の接地電位以下になつても同様であ
る。この回路は入力信号レベルがベース電位
（こゝでは5V）を超えるとトランジスタ２１は導
通して本来の入力保護機能を果すのであるが、こ
の際エミツタ２０からベース１９へ正孔の注入が
生じる。この正孔の多くはベース領域１９内で電
子と再結合してベース電流として電圧供給端子２
２から取り出されるが、再結合しなかつたものは
ベース・コレクタ間の接合に印加されている電圧
（5V）によつて加速されてコレクタを構成するｐ
形半導体基板１へ第６図に矢印Ｂで示すように流
入する。この際、ベース領域１９からコレクタ領
域（基板）１に至る抵抗値が大きいと、この正孔
電流によつてｐ形半導体基板１に正の電圧が生じ
るが、この抵抗値はベース領域１９の面積を大き
くすることによつて、ほとんど無視できるほど小
さくできるので、実際上観測されるほどの正電圧
の発生には至らない。また、入力信号はベース電
位によつてクランプされるので、それ以上の電圧
はMOSFET７のゲート電極６にはかゝらず、本
来の入力保護機能を果す。そして、前述のように
入力信号が負になつてもｐ形半導体基板には電子
を注入しないので、ダイナミツク回路に用いて誤
動作を起すおそれもない。

この実施例においては入力端子８とゲート電極
６への導体９とをｐ形半導体領域２０の互いに異
る位置から引き出したが、これを短絡もしくは、
同一位置から引き出すようにしてもよいことは理
解できよう。

第８図はこの発明の他の実施例を示す断面図
で、この実施例は第６図に示した実施例の入力回
路に電流制限抵抗を設けたものである。２３はｐ
形半導体基板１の主面上に形成された厚い酸化
膜、２４はその上に形成された抵抗体、２５は抵
抗体２４とバイポーラトランジスタ２１のエミツ
タを構成するｐ形半導体領域２０とを結ぶ導体で
あり、入力端子８は抵抗体２４に接続されてい
る。酸化膜２３と抵抗体２４とはMOSFET７と
同じ製造工程で作られるのが望ましい。この抵抗
体２４によつて、入力信号の振幅が大きいとき、
バイポーラトランジスタ２１のエミツタ・ベース
間に流れるクランプ電流を制限し、過大電流によ
る接合の熱破壊の発生を防止できる。その他の効
果は第６図の実施例と同等である。

なお、上例では半導体基板をｐ形としたが、ｎ
形であつても他の各部分の導電形を逆にすれば、
この発明は適用できる。

以上詳述したように、この発明では半導体基板
内にこの基板をコレクタとする縦形のバイポーラ
トランジスタを構成し、信号入力回路にそのエミ
ツタを接続し、そのベースへ与える電圧によつて
過大入力をクランプするようにしたので、入力信
号が逆極性のときにはトランジスタはしや断され
て、半導体基板ヘキヤリアが注入されることがな
く、ダイナミツク回路の集積回路に用いても基板
へ注入されるキヤリアによる従来の誤動作が基板
を接地電位に保つたまゝ回避できる。

【図面の簡単な説明】

第１図は従来装置の構成を示す断面図、第２図
はその等価回路図、第３図は入力信号の一例を示
す波形図、第４図はダイナミツク回路の一例の構
成を示す断面図、第５図はその等価回路図、第６
図はこの発明の一実施例を示す断面図、第７図は
その等価回路図、第８図はこの発明の他の実施例
を示す断面図である。 図において、１は半導体基板、７はMOSFET
（絶縁ゲート形電界効果半導体素子）、８は信号入
力端子、１９はｎ形半導体領域（第２の導電形領
域）、２０はｐ形半導体領域（第１の導電形領
域）、２２は電圧供給用端子、２３は絶縁膜、２
４は抵抗体（半導体層）である。なお、図中同一
符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 １ 第１の導電形の半導体基板に形成され絶縁ゲ
   ート形電界効果半導体素子を基本素子とするもの
   において、上記半導体基板の主面部の一部に形成
   された第２の導電形領域、この第２の導電形領域
   の表面部の一部に形成された第１の導電形領域、
   この第１の導電形領域に接続された信号入力端
   子、上記第１の導電形領域と上記絶縁ゲート形電
   界効果半導体素子の絶縁ゲートとを接続する導
   体、及び上記信号入力端子への入力信号をクラン
   プすべきレベルに対応する電圧を上記第２の導電
   形領域に供給する電圧供給用端子を備えたことを
   特徴とする半導体集積回路装置。 ２ 信号入力端子を抵抗体を介して第１の導電形
   領域へ接続したことを特徴とする特許請求の範囲
   第１項記載の半導体集積回路装置。 ３ 抵抗体が半導体基板上に絶縁膜を介して形成
   された半導体層であることを特徴とする特許請求
   の範囲第２項記載の半導体集積回路装置。