JPH01112590A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH01112590A JPH01112590A JP62269654A JP26965487A JPH01112590A JP H01112590 A JPH01112590 A JP H01112590A JP 62269654 A JP62269654 A JP 62269654A JP 26965487 A JP26965487 A JP 26965487A JP H01112590 A JPH01112590 A JP H01112590A
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- Japan
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- bit line
- sub
- sense
- transistor
- bit
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 230000000295 complement effect Effects 0.000 claims description 2
- 230000015654 memory Effects 0.000 abstract description 15
- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体記憶装置に関するものである。
従来の技術
〜第゛２図は従来のＤＲＡＭのメモリセルアレイ構を示
す図である。ビット線対１０１と１０２゜１０３と１０
４はそれぞれセンスアンプ１０５゜１０６に接続されて
いる。ここで、第２図中に示すメモリセ＃１０７ないし
１０８はワード線１０９に接続されており、各メモリセ
ルは第３図に示すように信号電荷蓄積用コンデンサ２０
１がゲート電極をワード線１０９に接続した読みだし用
ＭＯＳトランジスタ２ｏ２を介してビット線２０３ Ｋ
接続されている。
す図である。ビット線対１０１と１０２゜１０３と１０
４はそれぞれセンスアンプ１０５゜１０６に接続されて
いる。ここで、第２図中に示すメモリセ＃１０７ないし
１０８はワード線１０９に接続されており、各メモリセ
ルは第３図に示すように信号電荷蓄積用コンデンサ２０
１がゲート電極をワード線１０９に接続した読みだし用
ＭＯＳトランジスタ２ｏ２を介してビット線２０３ Ｋ
接続されている。
メモリセル１０７からデータを読み出す場合の動作を説
明する。まず、ワード線１０９が選択され、メモリセ／
ｌ／１０７内の読みだし用ＭＯＳトランジスタが導通し
信号電荷がビット線１ｏ１に読み出され、その結果、ビ
ット線１０１とビット線１０２間に微小な電位差を生じ
、これをセンスアンプ１０６で増幅し、デコーダ１１０
により指定されたＭＯＳ）ランジスタ１１１，１１２を
介してデータ線１１３，１１４に信号電圧が読み出され
る。
明する。まず、ワード線１０９が選択され、メモリセ／
ｌ／１０７内の読みだし用ＭＯＳトランジスタが導通し
信号電荷がビット線１ｏ１に読み出され、その結果、ビ
ット線１０１とビット線１０２間に微小な電位差を生じ
、これをセンスアンプ１０６で増幅し、デコーダ１１０
により指定されたＭＯＳ）ランジスタ１１１，１１２を
介してデータ線１１３，１１４に信号電圧が読み出され
る。
発明が解決しようとする問題点
以上のような従来の構成をとる場合、半導体記憶装置の
記憶容量が増大するにつれ、１つのビット線に接続され
るメモリ七ルの数は増大し、そのため、ビット線容量の
増大を招き、結果的にメモリ全体の動作余裕を低下させ
てしまう。そこで、ビット線を分割する必要があるわけ
であるが、従ンプとコラムデコーダを設け、サブアレイ
間で独立にデコードを行う。このような構成を採用した
場合センスアンプとコラムデコーダを各サブアレイに設
ける必要があるためチップサイズが大きくなるという問
題がある。
記憶容量が増大するにつれ、１つのビット線に接続され
るメモリ七ルの数は増大し、そのため、ビット線容量の
増大を招き、結果的にメモリ全体の動作余裕を低下させ
てしまう。そこで、ビット線を分割する必要があるわけ
であるが、従ンプとコラムデコーダを設け、サブアレイ
間で独立にデコードを行う。このような構成を採用した
場合センスアンプとコラムデコーダを各サブアレイに設
ける必要があるためチップサイズが大きくなるという問
題がある。
問題点を解決するだめの手段
本発明の半導体記憶装置は、ゲート電極にビット線を接
続したセンス用トランジスタと、このセンス用トランジ
スタのドレイン電極を副ビット線に接続する読み出しト
ランジスタと、前記ビット線と対をなす第２のビット線
をゲー）ｔ４ｆｆｉに接続した′第２のセンス用トラン
ジスタと、この第２のセンス用トランジスタのドレイン
電極を前記副ヒツト線と対をなす第２の副ビット線に接
続する第２の読みだしトランジスタと、前記副ビット線
対上に出力された相補型出力を増幅するセンスアンプと
、第１の副ビット線と第２のビット線を接続する書き込
みトランジスタと、第２の副ビット線と第１のビット線
を接続する第２の書き込みトランジスタを備えるもので
ある。
続したセンス用トランジスタと、このセンス用トランジ
スタのドレイン電極を副ビット線に接続する読み出しト
ランジスタと、前記ビット線と対をなす第２のビット線
をゲー）ｔ４ｆｆｉに接続した′第２のセンス用トラン
ジスタと、この第２のセンス用トランジスタのドレイン
電極を前記副ヒツト線と対をなす第２の副ビット線に接
続する第２の読みだしトランジスタと、前記副ビット線
対上に出力された相補型出力を増幅するセンスアンプと
、第１の副ビット線と第２のビット線を接続する書き込
みトランジスタと、第２の副ビット線と第１のビット線
を接続する第２の書き込みトランジスタを備えるもので
ある。
作 用
ビット線対上の電位差をセンス用トランジスタで検出し
、その信号を読み出しトランジスタを介して副ビット線
に接続することによシひとっのビット線に接続されるメ
モリ七ルの数を少なくし、ビット線容量の低減をはかり
ながら、ビット線の分割数が増加してもセンスアンプ、
コラムデコーダの数は増加しないのでチップ面積の増加
を防ぐことができ、さらに書き込みトランジスタを通し
てビット線に正帰環がかかるので高速の読み出しが可能
になるものである。
、その信号を読み出しトランジスタを介して副ビット線
に接続することによシひとっのビット線に接続されるメ
モリ七ルの数を少なくし、ビット線容量の低減をはかり
ながら、ビット線の分割数が増加してもセンスアンプ、
コラムデコーダの数は増加しないのでチップ面積の増加
を防ぐことができ、さらに書き込みトランジスタを通し
てビット線に正帰環がかかるので高速の読み出しが可能
になるものである。
実施例
以下、本発明の実施例を図面を参照して説明する。
第１図は本発明の実施例を示している。第１図において
ビット線１ないし８は各々センス用トランジスタタない
し１６のゲートに接続され、センス用トランジスタ９な
いし１６のドレイン電極は各々読みだしトランジスタ１
７ないし２４を介して副ビット線２５ないし２８に接続
されている。
ビット線１ないし８は各々センス用トランジスタタない
し１６のゲートに接続され、センス用トランジスタ９な
いし１６のドレイン電極は各々読みだしトランジスタ１
７ないし２４を介して副ビット線２５ないし２８に接続
されている。
副ビット線２５と２６はセンスアンプ２９に、副ビット
線２７と２８はセンスアンプ３ｏに接続されている。セ
ンスアンプ２９ないし３０の出力はコラムスイッチ３１
ないし３４を介してデータ線３５．３６に接続され、コ
ラムスイッチ３１ないし３４のゲート電極はデコーダ３
７から出力されるデコード信号３８．３９に接続されて
いる。さらに、ビット線１ないし８は各々書き込みトラ
ンジスタ４０ないし４７を介して副ピット線２６ないし
２８に接続されている。
線２７と２８はセンスアンプ３ｏに接続されている。セ
ンスアンプ２９ないし３０の出力はコラムスイッチ３１
ないし３４を介してデータ線３５．３６に接続され、コ
ラムスイッチ３１ないし３４のゲート電極はデコーダ３
７から出力されるデコード信号３８．３９に接続されて
いる。さらに、ビット線１ないし８は各々書き込みトラ
ンジスタ４０ないし４７を介して副ピット線２６ないし
２８に接続されている。
次に、第１図に示したこの発明の実施例の動作の概′略
について説明する まず、副ビット線２６ないし２８と、ビット線１ないし
８をｖｃｏ／２にプリチャージしておく。
について説明する まず、副ビット線２６ないし２８と、ビット線１ないし
８をｖｃｏ／２にプリチャージしておく。
たとえばメモリセ）ｖ４８の情報を読み出す場合、まず
、ワード線４９が選択され、メモリセ）ｖ４８内のスイ
ッチングトランジスタが導通し、信号電荷がビット線１
に読み出され、その結果ビット線１の電位と１ビツト線
２の電位の間に微小な電位差が生じる。
、ワード線４９が選択され、メモリセ）ｖ４８内のスイ
ッチングトランジスタが導通し、信号電荷がビット線１
に読み出され、その結果ビット線１の電位と１ビツト線
２の電位の間に微小な電位差が生じる。
次に、読みだし信号線６０を選択すると読みだシトラン
ジスタ１７と読みだしトランジスタ１８ ゛が
導通し劇ピッ）Ｍ２Ｓの電荷は読みだしトランジスタ１
７とセンス用トランジスタ９を通して流れ、副ビット線
２６の電荷は読みだしトランジスタ１８とセンス用トラ
ンジスタ１ｏを通して流れる。このとき、ビット線１の
電位とビット線２の電位の間に電位差があるためにセン
ス用トランジヌタ９とセンス用トランジスタ１ｏを流れ
る電荷量に差が生じる。
ジスタ１７と読みだしトランジスタ１８ ゛が
導通し劇ピッ）Ｍ２Ｓの電荷は読みだしトランジスタ１
７とセンス用トランジスタ９を通して流れ、副ビット線
２６の電荷は読みだしトランジスタ１８とセンス用トラ
ンジスタ１ｏを通して流れる。このとき、ビット線１の
電位とビット線２の電位の間に電位差があるためにセン
ス用トランジヌタ９とセンス用トランジスタ１ｏを流れ
る電荷量に差が生じる。
その結果、副ビット線２６と副ビット線２６の間に電位
差が生じる。この電位差をセンスアンプ２９によって増
幅する。副ビット線２５と副ビット線２６の間の電位差
がある程度増幅されたところで書き込み信号線６１を選
択し書き込みトランジスタ４０．４１を導通にすると副
ビット線２５とビット線、副ビット線２６とビット線１
が接続され、ビット線１とビット線２の電位差はさらに
大きくなシ、副ビット線２５と副ピット線２６の電位差
は急激に増幅される。また、それと同時にメモリセル４
８にもとのデータが再書き込みされる。
差が生じる。この電位差をセンスアンプ２９によって増
幅する。副ビット線２５と副ビット線２６の間の電位差
がある程度増幅されたところで書き込み信号線６１を選
択し書き込みトランジスタ４０．４１を導通にすると副
ビット線２５とビット線、副ビット線２６とビット線１
が接続され、ビット線１とビット線２の電位差はさらに
大きくなシ、副ビット線２５と副ピット線２６の電位差
は急激に増幅される。また、それと同時にメモリセル４
８にもとのデータが再書き込みされる。
以上のように、６個のトランジスタを設けるだけでビッ
ト線対を分割することができるのでビット線の分割に伴
うチップ面積の増加を防ぎながらビット線の容量を低減
することができ、さらにビット線には、書き込み用トラ
ンジスタを通して正帰還がかかるので高速の読み出しが
可能になる。
ト線対を分割することができるのでビット線の分割に伴
うチップ面積の増加を防ぎながらビット線の容量を低減
することができ、さらにビット線には、書き込み用トラ
ンジスタを通して正帰還がかかるので高速の読み出しが
可能になる。
発明の効果
本発明によれば、ビット線を多数に分割することができ
るため、ひとつのビット線に接続されるメモリセルの数
を少なくすることができ、その結果、ビット線容量の低
減が可能である。また、ビット線を分割したためのチッ
プ面積の増加を小さく抑え、ビット線に正帰還をかける
ことにより高速の読み出しを可能にする。
るため、ひとつのビット線に接続されるメモリセルの数
を少なくすることができ、その結果、ビット線容量の低
減が可能である。また、ビット線を分割したためのチッ
プ面積の増加を小さく抑え、ビット線に正帰還をかける
ことにより高速の読み出しを可能にする。
第１図は本発明の実施例における半導体記憶装置の構成
図、第２図は従来における半導体記憶装置の構成図、第
３図は第２図中に示したメモリセルの実際の構成を示す
回路図である。 １〜８・・・・・・ビット線、９〜１６・・・・・・セ
ンス用トランジスタ、１７〜２４・・団・読みだしトラ
ンジスタ、２６〜２８・・・・・・副ビット線、２９．
３０・・団・センスアンプ、４ｏ〜４７・・・・・・書
き込みトランジスタ。
図、第２図は従来における半導体記憶装置の構成図、第
３図は第２図中に示したメモリセルの実際の構成を示す
回路図である。 １〜８・・・・・・ビット線、９〜１６・・・・・・セ
ンス用トランジスタ、１７〜２４・・団・読みだしトラ
ンジスタ、２６〜２８・・・・・・副ビット線、２９．
３０・・団・センスアンプ、４ｏ〜４７・・・・・・書
き込みトランジスタ。
Claims (1)
- ゲート電極に第１のビット線を接続した第１のセンス用
トランジスタと、このセンス用トランジスタのドレイン
電極を第１の副ビット線に接続する読みだしトランジス
タと、前記ビット線と対をなす第２のビット線をゲート
電極に接続した第２のセンス用トランジスタと、この第
２のセンス用トランジスタのドレイン電極を前記副ビッ
ト線と対をなす第２の副ビット線に接続する第２の読み
だしトランジスタと、前記第１、第２の副ビット線上に
出力された相補型出力を増幅するセンスアンプと、前記
第１の副ビット線と前記第２のビット線を接続する第１
の書き込みトランジスタと、前記第２の副ビット線と前
記第１のビット線を接続する第２の書き込みトランジス
タを備えてなる半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62269654A JPH01112590A (ja) | 1987-10-26 | 1987-10-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62269654A JPH01112590A (ja) | 1987-10-26 | 1987-10-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01112590A true JPH01112590A (ja) | 1989-05-01 |
Family
ID=17475364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62269654A Pending JPH01112590A (ja) | 1987-10-26 | 1987-10-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01112590A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08335389A (ja) * | 1995-06-08 | 1996-12-17 | Nec Corp | 半導体記憶装置 |
| US6915251B2 (en) | 1998-01-29 | 2005-07-05 | Artisan Components, Inc. | Memories having reduced bitline voltage offsets |
| JP2012119048A (ja) * | 2010-09-29 | 2012-06-21 | Semiconductor Energy Lab Co Ltd | 半導体メモリ装置およびその駆動方法 |
| JP2013084319A (ja) * | 2011-10-06 | 2013-05-09 | Semiconductor Energy Lab Co Ltd | 半導体メモリ装置およびその駆動方法 |
-
1987
- 1987-10-26 JP JP62269654A patent/JPH01112590A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08335389A (ja) * | 1995-06-08 | 1996-12-17 | Nec Corp | 半導体記憶装置 |
| US6915251B2 (en) | 1998-01-29 | 2005-07-05 | Artisan Components, Inc. | Memories having reduced bitline voltage offsets |
| US6944582B2 (en) | 1998-01-29 | 2005-09-13 | Artisan Components, Inc. | Methods for reducing bitline voltage offsets in memory devices |
| JP2012119048A (ja) * | 2010-09-29 | 2012-06-21 | Semiconductor Energy Lab Co Ltd | 半導体メモリ装置およびその駆動方法 |
| US9384816B2 (en) | 2010-09-29 | 2016-07-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device and method for driving the same |
| US9825042B2 (en) | 2010-09-29 | 2017-11-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device and method for driving the same |
| JP2013084319A (ja) * | 2011-10-06 | 2013-05-09 | Semiconductor Energy Lab Co Ltd | 半導体メモリ装置およびその駆動方法 |
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