JP2006172683A - 半導体記憶装置 - Google Patents

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Abstract

【課題】 特にＤＲＡＭの微細化に有益となる半導体記憶装置を提供する。
【解決手段】 外部からライトコマンドＷＲＴが入力され、ビット線ＢＬＴ，ＢＬＢの電圧がＶＤＬ，ＶＳＳとなり、メモリセルトランジスタを介してキャパシタの蓄積ノードＳＮにそのメモリセルトランジスタのしきい値電圧（ＬＶＴ：低しきい値電圧、ＭＶＴ：中しきい値電圧、ＨＶＴ：高しきい値電圧）に応じた電圧が書き込まれ、その後、キャパシタのプレート側に接続されたプレート線ＰＬが電圧ＶＰＬから電圧ＶＰＨに駆動され、カップリングによって蓄積ノードＳＮの電圧が上昇した段階で、ビット線ＢＬＴを電圧ＶＤＬから電圧ＶＤＰに下げ、蓄積ノードＳＮに過剰に書き込まれた電圧をメモリセルトランジスタのしきい値電圧の大きさに応じて低下させ、しきい値電圧のばらつきに起因した蓄積ノードＳＮの電圧のばらつきを低減する。
【選択図】 図６

Description

本発明は、ダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）などの半導体記憶装置に関し、特にプレート電極を駆動してメモリセルへの書き込み電荷量を増加する半導体記憶装置に適用して有効な技術に関するものである。
本発明者が検討したところによれば、ＤＲＡＭの微細化技術に関しては、以下のようなものが考えられる。
ＤＲＡＭのメモリセルを微細化し高集積化するためには、限られたメモリセル底面積の中で大きな容量を実現するキャパシタおよび、微細トランジスタが必要である。メモリセルトランジスタを微細化する際に大きな問題となるのが、ゲート酸化膜の薄膜化である。ＭＯＳトランジスタのゲート長を短縮する際には、短チャネル効果を抑制するために、ゲート酸化膜を薄膜化する必要がある。
しかしながら、ＤＲＡＭにおいては、メモリセルにＮチャネルＭＯＳトランジスタを用いており、蓄積ノードへの‘Ｈ’側の最大書込み電圧が、メモリセルトランジスタのゲートに印加されるワード線‘Ｈ’側の電圧ＶＰＰからしきい値電圧ＶＴ分下がったＶＰＰ−ＶＴとなること、およびデータ保持特性を維持するためにしきい値電圧ＶＴを低減することは許されないことから、ワード線電圧を容易には低減できない。したがって、ロジック製品に用いられるＭＯＳトランジスタと比較すると、メモリセルトランジスタのゲート酸化膜は厚くなるため、微細化が困難である。
このような問題に対して、例えば特許文献１には、メモリセルのプレート電極を駆動して、メモリセルへの書込み電圧を高めるＤＲＡＭが示されている。本方式では、ワード線の‘Ｈ’側の電圧を低減して、これによって‘Ｈ’側データの書き込みが不十分になる問題を、プレート電極を駆動することにより補っている。このようにすると、メモリセルトランジスタのゲート酸化膜を薄膜化できるため、メモリセルを微細化することが可能になる。
特開平１１−２６００５４号公報
ところで、前記のようなＤＲＡＭの微細化技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
例えば、前述した特許文献１の技術には、次のような問題があることが判明した。メモリセルに用いる微細トランジスタは、しきい値電圧ＶＴのばらつきが大きく、大容量のＤＲＡＭにおいては、ばらつきの範囲は１Ｖ近くになる。このようにメモリセルのしきい値電圧ばらつきが大きい場合にプレート駆動を行うと、メモリセルに書き込まれる電圧が大きなばらつきを持つ。すなわち、しきい値電圧が大きいセルに対して十分に電圧を書き込もうとして、プレートの振幅を大きくすると、しきい値電圧が小さいセルでは過剰に高い電圧が書き込まれてしまい、メモリセルトランジスタの信頼性が低下する。
この問題を図２０，図２１を用いて説明する。図２０は、本発明の前提として検討とした技術の半導体記憶装置において、プレートを駆動するＤＲＡＭメモリアレーの一部の構成例を示す回路図である。図２１は、図２０の半導体記憶装置において、その動作の一例を示す動作波形図である。
図２０に示すＤＲＡＭメモリアレーは、例えば、メインワード線ＭＷＬＢやサブワードドライバ選択線ＦＸによって駆動されるワード線ＷＬ０と、ビット線ＢＬＴ，ＢＬＢと、ワード線ＷＬ０とビット線ＢＬＴの交点に設けられたメモリセルと、ビット線ＢＬＴ，ＢＬＢ間に設けられたセンスアンプＳＡなどを含んでいる。メモリセルは、メモリセルトランジスタとキャパシタＣｓを含んでおり、キャパシタＣｓの一端（メモリセルトランジスタ側）は蓄積ノードＳＮであり、他端はプレート線ＰＬである。
センスアンプＳＡは、センスアンプ分離信号ＳＨＲ０，ＳＨＲ１によって駆動されるトランスファーゲートＴＧＣと、列選択線ＹＳによってビット線ＢＬＴ，ＢＬＢとローカルＩＯ線対（ＬＩＯ線対）を接続する読み出し・書き込みポートＩＯＰと、プリチャージ信号ＢＬＥＱの活性化によってビット線ＢＬＴ，ＢＬＢのプリチャージを行うプリチャージ回路ＰＣＣと、Ｐ側共通ソース線ＣＳＰおよびＮ側共通ソース線ＣＳＮの駆動によってビット線ＢＬＴ，ＢＬＢの電圧差を増幅するクロスカップル・アンプＣＣとを含んでいる。なお、ここでは一部の構成を示しているが、実際のＤＲＡＭメモリアレーには、多数のメモリセルやセンスアンプＳＡ等が含まれる。
このような構成に対し、例えば図２１のような動作が行われる。まず、チップ外部からバンク活性化コマンドＡＣＴが入力されると、アドレスで指定されたセンスアンプＳＡにおいてセンスアンプ分離信号ＳＨＲの片側ＳＨＲ１とプリチャージ信号ＢＬＥＱが非活性化される。行デコーダにおいて、メインワード線ＭＷＬＢがＶＫＫに下がり、アレー制御回路においてサブワードドライバ選択線ＦＸが活性化されると、選択されたワード線ＷＬ０がＶＫＫからＶＰＰに活性化される。ここで、ＶＫＫは負電源発生回路により発生されたワード線の低レベル側の電源電圧であり、ＶＰＰは高レベル側の電源電圧である。
そして、ワード線ＷＬ０によって選択されたメモリセルにおいては、メモリセルトランジスタが導通し、ビット線ＢＬＴ上に信号が読み出される。図２１では、メモリセルに接地電圧ＶＳＳが書き込まれており、‘Ｌ’の信号が発生した例を示している。その後、センスアンプＳＡにおいてＰ側共通ソース線ＣＳＰがＶＤＬに、Ｎ側共通ソース線ＣＳＮが接地電圧ＶＳＳに駆動され、ビット線ＢＬＴ，ＢＬＢ上の信号が増幅される。この状態で、メモリチップは、リードコマンドＲＤまたはライトコマンドＷＲＴを受け付けることができる。図２１では、ライトコマンドＷＲＴが入力された場合を示している。
これによって、選択されたアドレスの列選択線ＹＳが活性化され、ＬＩＯ線対から、ライトデータが書き込まれる。ここではビット線ＢＬＴが‘Ｈ’に駆動される反転書込み時の波形を示している。
その後、選択メモリセルのプレート線ＰＬの電圧がＶＰＨからＶＰＬへと立ち下げられる。メモリセルトランジスタはＮチャネルＭＯＳトランジスタなので、しきい値電圧をＶＴとすると、蓄積ノードＳＮへ書きこむことができる最大の電圧はＶＰＰ−ＶＴとなる。このＤＲＡＭメモリアレーでは、ワード線の‘Ｈ’レベルＶＰＰを電源電圧ＶＤＤ（たとえば１．８Ｖ）程度まで下げている。また、メモリセルトランジスタは、微細なトランジスタを用いており、個数も多いため、しきい値電圧ＶＴのばらつきが１Ｖ近くと非常に大きくなる。例えば設計中心値を０．７Ｖとした場合、しきい値電圧ＶＴの最小値は０．２Ｖ、最大値は１．２Ｖになる。
そうすると、ビット線電圧ＶＤＬを例えば１．３Ｖとした場合、しきい値電圧が低いメモリセル（ＬＶＴ−ｃｅｌｌ）では、ＶＰＰ−ＶＴ＝１．６Ｖなのでメモリセルトランジスタがオンしており、蓄積ノードＳＮにＶＤＬ＝１．３Ｖが書き込まれるが、しきい値電圧が中程度のメモリセル（ＭＶＴ−ｃｅｌｌ）、高いメモリセル（ＨＶＴ−ｃｅｌｌ）では増幅の途中でカットオフ状態となり、それぞれ１．１Ｖ、０．６Ｖまでしか書き込まれない。すなわち、書き込み時における蓄積ノードＳＮの電圧は、メモリセルトランジスタのしきい値電圧ＶＴに対応して０．６Ｖから１．３Ｖまでのばらつきを持つ。
この状態で、プリチャージコマンドＰＲＣが入力された後に、選択メモリセルのプレート線ＰＬの電圧をＶＰＬからＶＰＨに復帰させると、蓄積ノードＳＮの電圧は、キャパシタＣｓからのカップリングを受け、ΔＰＬ＝ＶＰＨ−ＶＰＬ分だけ上昇する。‘Ｈ’が書き込まれたメモリセルでは、メモリセルトランジスタがカットオフするかコンダクタンスが非常に小さい状態であるために、ΔＰＬの電圧上昇分が保持されるが、‘Ｌ’が書き込まれたメモリセルでは、メモリセルトランジスタが十分にオン状態であるために、すぐに接地電圧ＶＳＳに復帰する。したがって、蓄積電荷量をΔＰＬだけ増加することができる。
ΔＰＬを、最もしきい値電圧の高いメモリセル（ＨＶＴ−ｃｅｌｌ）の書込み電圧がＶＤＬまで上昇するように例えば０．７Ｖに設定すると、全てのメモリセルが１．３Ｖ以上に書込まれるため、次のサイクルでの読み出し信号量やリテンション時間のマージンを広げることができる。しかしながら、しきい値電圧の低いセル（ＬＶＴ−ｃｅｌｌ）では、もともとＶＤＬ＝１．３Ｖまで書き込めていたので、さらに電圧がΔＰＬ分だけ上昇すると２．０Ｖにまで高くなる。このままワード線を非活性化すると、待機時にメモリセルトランジスタに高い電圧が印加されたままとなるため、デバイスの信頼性が低下し、メモリセルトランジスタの微細化が困難となる。
そこで、本発明の目的は、このような問題等を鑑み、特にＤＲＡＭの微細化に有益となる半導体記憶装置を提供することである。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明による半導体記憶装置は、それぞれＭＯＳトランジスタとキャパシタを含み、このＭＯＳトランジスタのゲートが選択端子とされ、ソースおよびドレインの一方が入出力端子とされ、ソースおよびドレインの他方がキャパシタの蓄積ノードに接続される複数のメモリセルと、複数のメモリセルの選択端子にそれぞれ接続される複数のワード線と、複数のメモリセルの入出力端子にそれぞれ接続される相補ビット線と、相補ビット線の一端に接続され、相補ビット線の電圧差を増幅しラッチを行うセンスアンプとを備えており、更に、複数のワード線の中のいずれかのワード線が活性化された後、センスアンプが活性化され、相補ビット線のうちの一方のビット線が第１の電圧に増幅され、他方のビット線が第１の電圧よりも低い第２の電圧に増幅された段階で、第１の電圧に増幅されたビット線を、第１の時間にて第１の電圧よりも低い第３の電圧に下げ、その後に前記いずれかのワード線を非活性化する手段を有するものとなっている。
すなわち、ＤＲＡＭメモリセルにおいて、ＭＯＳトランジスタ（メモリセルトランジスタ）のしきい値電圧のばらつき等によって、書き込み（再書き込みを含む）電荷量のばらつきが生じる場合があるが、この書き込み電荷量のばらつきを、ワード線を非活性化する前の書き込みの終盤部分で、過剰な書き込み電荷を放電させることで低減する。これによって、過剰な書き込み電荷に伴い発生する、素子の耐久性、耐圧およびリーク等の信頼性の問題を解決することができ、半導体記憶装置の微細化が可能になる。
ここで、前記センスアンプは、いわゆるクロスカップル型アンプとすることができ、この場合、前述したような手段は、このクロスカップル型アンプのＰ側共通ソース端子を、第１の電圧からこれよりも低い第４の電圧に下げることで実現することができる。また、前記第１の時間は、前記半導体記憶装置にプリチャージコマンドが入力された時間よりも遅い時間とすることができる。すなわち、ワード線が非活性化する直前の短い時間で、蓄積ノードへの過剰な書き込む電荷を放電し、書き込み電荷の調整を行う。
なお、前述した手段は、いわゆるセンスアンプのオーバードライブと組み合わせて用いることもできる。この場合、ワードが活性化された後、Ｐ側共通ソース線を第１の電圧よりも高い第５の電圧に駆動し、その後、第１の電圧に駆動し、更にその後、第４の電圧に駆動することになる。
また、本発明による半導体記憶装置は、それぞれＭＯＳトランジスタとキャパシタを含み、このＭＯＳトランジスタのゲートが選択端子とされ、ソースおよびドレインの一方が入出力端子とされ、ソースおよびドレインの他方がキャパシタの蓄積ノードに接続される複数のメモリセルと、複数のメモリセルの選択端子にそれぞれ接続される複数のワード線と、複数のメモリセルの入出力端子にそれぞれ接続される相補ビット線と、複数のメモリセルのキャパシタにて、蓄積ノードの反対側の端子にそれぞれ接続される複数のプレート線と、相補ビット線の一端に接続され、相補ビット線の電圧差を増幅しラッチを行うセンスアンプとを備えており、更に、複数のワード線の中のいずれかのワード線が活性化された後、センスアンプが活性化され、相補ビット線の中の一方のビット線が第１の電圧に増幅され、他方のビット線が第１の電圧よりも低い第２の電圧に増幅された段階で、前記いずれかのワード線に対応するプレート線を、第２の時間にて第６の電圧からこれよりも高い第７の電圧に駆動する手段と、第１の電圧に増幅されたビット線を、第１の時間にて第１の電圧よりも低い第３の電圧に下げ、その後に前記いずれかのワード線を非活性化する手段とを有するものとなっている。
すなわち、特に、プレート線を駆動するプレート駆動方式のＤＲＡＭメモリセルの場合に、これまでに述べたような過剰な書き込み電荷が発生し易い。このような過剰な書き込み電荷は、微細化においてデバイスの信頼性を損なう要因となるが、前述したような手段を設けることによって、このような問題を解決することができる。
本発明による半導体記憶装置は、それぞれＭＯＳトランジスタとキャパシタを含み、このＭＯＳトランジスタのゲートが選択端子とされ、ソースおよびドレインの一方が入出力端子とされ、ソースおよびドレインの他方がキャパシタの蓄積ノードに接続される複数のメモリセルと、複数のメモリセルの前記選択端子にそれぞれ接続される複数のワード線と、複数のメモリセルの入出力端子にそれぞれ接続される相補ビット線と、相補ビット線の一端に接続され、相補ビット線の電圧差を増幅しラッチを行うセンスアンプと、センスアンプに接続されるＰ側共通ソース線およびＮ側共通ソース線と、Ｐ側共通ソース線を駆動する第１、第２および第３のドライバとを備えており、前記センスアンプは、クロスカップル型のアンプとなっており、前記第１のドライバは、第１の電源電圧に接続され、前記第２のドライバは、第４の電源電圧に接続され、前記第３のドライバは、第５の電源電圧に接続されるものとなっている。
ここで、前記第４の電源電圧は、前記第１の電源電圧の半分よりも低い電圧とすることができる。すなわち、第１の電源電圧は、例えば相補ビット線の‘Ｈ’側の書き込み電圧ＶＤＬであり、第４の電源電圧は、前述した過剰な書き込み電荷の放電を行う際に用いられるが、実用上、この電圧をＶＤＬ／２よりも低い値とすることで、‘Ｈ’側のビット線の電圧を高速に下げ、蓄積ノードに存在する過剰な書き込み電荷を高速に放電するとよい。なお、実際上は、クロスカップル型アンプのＰチャネル型ＭＯＳトランジスタのしきい値電圧の影響で、このしきい値電圧以下にはビット線の電圧が下がらないたま、第４の電源電圧は、接地電圧ＶＳＳ（０Ｖ）などとしても問題はない。また、前記第５の電源電圧は、例えば、センスアンプのオーバードライブ用の電圧となっている。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、半導体記憶装置の微細化が実現可能となる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
図１は、本発明の一実施の形態による半導体記憶装置において、そのチップ構成の一例を示す平面図であり、（ａ）は、チップ全体の構成例、（ｂ）は、（ａ）におけるメモリブロックの構成例を示すものである。
図１に示す半導体記憶装置は、プレート駆動方式のＤＲＡＭとなっている。そのメモリチップＣＨＩＰ全体の構成は、例えば図１（ａ）に示すように、制御回路ＣＮＴＬと、入出力回路ＤＱＣと、メモリブロックＢＬＫとに大きく分けられる。制御回路ＣＮＴＬには、クロック、アドレス、制御信号がメモリチップＣＨＩＰ外から入力され、メモリチップＣＨＩＰの動作モードの決定やアドレスのプリデコード等が行われる。入出力回路ＤＱＣは、入出力バッファ等を備え、メモリチップＣＨＩＰ外部からライトデータが入力され、メモリチップＣＨＩＰ外部へリードデータを出力する。
メモリブロックＢＬＫには、例えば図１（ｂ）に示すように、複数のアレー状に配置されたメモリアレーＡＲＹが配置され、その周囲にはセンスアンプ列ＳＡＡ、サブワードドライバ列ＳＷＤＡ、プレートドライバ列ＰＬＤＡ、クロスエリアＸＰが配置される。また、メモリブロックＢＬＫの外周には、センスアンプ列ＳＡＡと平行に列デコーダＹＤＥＣおよびメインアンプ列ＭＡＡが配置され、サブワードドライバ列ＳＷＤＡと平行に行デコーダＸＤＥＣ並びにアレー制御回路ＡＣＣが配置される。
図２は、図１の半導体記憶装置において、そのメモリアレーとセンスアンプ列の構成の一例を示す回路図である。図２に示すように、メモリアレーＡＲＹは、複数のメモリセルＭＣから構成されている。メモリセルＭＣは、ＤＲＡＭメモリセルとなっており、１個のＭＯＳトランジスタ（メモリセルトランジスタ）および１個のキャパシタＣｓで構成され、ＭＯＳトランジスタの一方のソース又はドレインが、ビット線ＢＬＴ又はビット線ＢＬＢに接続され、他方のソース又はドレインが、蓄積ノードＳＮに接続され、ゲートが、ワード線ＷＬに接続されている。
キャパシタＣｓの一方の端子は、蓄積ノードＳＮに接続され、他方の端子は、ワード線ＷＬと並行に配線されたプレート線ＰＬに接続される。なお、ビット線ＢＬＴとビット線ＢＬＢは、ビット線対（相補ビット線）ＢＬＴ／Ｂとして機能する。
ここで、通常のＤＲＡＭと異なり、プレート線ＰＬを１本のワード線ＷＬ毎に分割してワード線ＷＬと並行に配線し、ワード線ＷＬが活性化されたメモリセルＭＣのプレート線ＰＬのみを駆動する構成にするとよい。これによって、プレート線ＰＬの駆動に伴う他の非選択状態のメモリセルＭＣへのディスターブを低減しながら、蓄積ノードＳＮの電圧を増加できる効果が得られる。また、メモリアレーＡＲＹには、前述したメモリセルＭＣと同様の構成のダミーメモリセルＤＭＣが含まれている。ダミーメモリセルＤＭＣは、ダミーワード線ＤＷＬおよびダミープレート線ＤＰＬに接続され、読み出し時の参照信号発生に用いられる。
図３は、図１の半導体記憶装置において、そのセンスアンプ列とサブワードドライバ列とプレートドライバ列の詳細な配置関係の一例を示す平面図である。図３に示すように、センスアンプ列ＳＡＡ内のセンスアンプＳＡは、メモリアレーＡＲＹに対して上下に交互配置され、上下のメモリアレーＡＲＹ内のビット線対ＢＬＴ／Ｂに共通接続される。
同様に、サブワードドライバ列ＳＷＤＡ内のサブワードドライバＳＷＤとプレートドライバ列ＰＬＤＡ内のプレートドライバＰＬＤも、それぞれ、メモリアレーＡＲＹに対して左右に交互配置され、左右のメモリアレーＡＲＹ内のワード線ＷＬとプレート線ＰＬに共通接続される。このように配置することにより、サブワードドライバ列ＳＷＤＡ内およびプレートドライバ列ＰＬＤＡ内において、サブワードドライバＳＷＤ間及びプレートドライバＰＬＤ間のピッチを、メモリアレーＡＲＹ内のワード線ＷＬ間およびプレート線ＰＬ間のピッチの２倍に広げることができる。したがって、微細化が容易となる。
図４は、図２の半導体記憶装置において、そのセンスアンプ列の詳細な構成の一例を示す回路図である。図４に示すように、センスアンプ列ＳＡＡには複数のセンスアンプＳＡが配置され、各センスアンプＳＡは、隣接する両側のメモリアレーＡＲＹのビット線対ＢＬＴ／Ｂに共通接続されている。そして、各センスアンプＳＡ内には、トランスファーゲートＴＧＣと、プリチャージ回路ＰＣＣと、クロスカップル・アンプＣＣと、読み出し・書き込みポートＩＯＰとが含まれている。
トランスファーゲートＴＧＣは、センスアンプ分離信号（ＳＨＲ信号）が活性化された時にセンスアンプＳＡとメモリアレーＡＲＹ間を接続する回路である。プリチャージ回路ＰＣＣは、ビット線プリチャージ信号（ＢＬＥＱ信号）が活性化された時に対となるビット線ＢＬＴ，ＢＬＢ間をイコライズし、ビット線プリチャージレベルＶＢＬＲにプリチャージする。ビット線プリチャージレベルＶＢＬＲは、通常、ビット線振幅の電圧ＶＤＬ（チップ外部からの電源電圧ＶＣＣと同レベルかまたはそれを降圧したレベル）の中点ＶＤＬ／２に設定される。
クロスカップル・アンプＣＣは、ビット線ＢＬＴ，ＢＬＢ上にメモリセルＭＣおよびダミーメモリセルＤＭＣからの微小な読出し信号が発生した後に、Ｐ側共通ソース線ＣＳＰを電圧ＶＤＬに駆動し、Ｎ側共通ソース線ＣＳＮを接地電圧ＶＳＳに駆動して、ビット線ＢＬＴとビット線ＢＬＢのうちの電圧の高い方を電圧ＶＤＬに、低い方を接地電圧ＶＳＳに増幅し、増幅された電圧をラッチする回路である。読み出し・書き込みポートＩＯＰは、列選択線ＹＳが活性化されたときにローカルＩＯ線（ＬＩＯ線）ＬＩＯＴ／Ｂとビット線対ＢＬＴ／Ｂを接続する回路である。なお、ＬＩＯ線ＬＩＯＴ／Ｂは、非選択センスアンプ列ＳＡＡでの電流消費を防止するために、待機時にはプリチャージレベルに保持される。
図５は、図１の半導体記憶装置において、そのクロスエリアの構成の一例を示す回路図である。クロスエリアＸＰは、ＳＨＲ信号ドライバＳＨＤと、ＬＩＯ線プリチャージ回路ＲＥＱと、リードライトゲートＲＧＣと、ＣＳ線ドライバＣＳＤと、ＣＳ線プリチャージ回路ＳＥＱと、ＢＬＥＱ信号ドライバＥＱＤと、ＦＸ線ドライバＦＸＤと、ＰＸ線ドライバＰＸＤとを含んでいる。
ＳＨＲ信号ドライバＳＨＤは、ＳＨＲ信号の相補信号ＳＨＲＢが入力され、その反転信号を出力する。ＬＩＯ線プリチャージ回路ＲＥＱは、リードライトイネーブル信号ＲＷＥが非活性状態のＶＳＳレベルのときに、ＬＩＯ線ＬＩＯＴ／Ｂを電圧ＶＰＣにプリチャージする。リードライトゲートＲＧＣは、リードライトイネーブル信号ＲＷＥが活性状態の電圧ＶＣＬ（外部ＶＣＣレベルと同じかまたはそれを降圧したレベルで周辺回路用電源電圧として用いられる）のときにＬＩＯ線ＬＩＯＴ／ＢとメインＩＯ線ＭＩＯＴ／Ｂとを接続する回路である。
ＣＳ線ドライバＣＳＤは、Ｎ側センスアンプイネーブル信号ＳＡＮが活性状態のときに、Ｎ側共通ソース線ＣＳＮを接地電圧ＶＳＳに駆動し、第１のＰ側センスアンプイネーブル信号ＳＡＰ１Ｂが活性状態（ＶＳＳレベル）のときに、Ｐ側共通ソース線ＣＳＰを電圧ＶＤＬ（ビット線の‘Ｈ’レベル）に駆動し、第２のＰ側センスアンプイネーブル信号ＳＡＰ２が活性状態（ＶＣＬレベル）のときに、Ｐ側共通ソース線ＣＳＰを電圧ＶＳＰに駆動する回路である。
なお、ここでは、Ｐ側共通ソース線ＣＳＰを電圧ＶＤＬに駆動する回路としてＰチャネルＭＯＳトランジスタを、電圧ＶＳＰに駆動する回路としてＮチャネルＭＯＳトランジスタを用いている。電圧ＶＳＰに駆動する回路は、後述するが、書き込み時の‘Ｈ’側のビット線電圧を一時下げるためのものなのでＮチャネルＭＯＳトランジスタとしている。これによって、高速にビット線電圧を下げることが可能になる。ただし、これをＰチャネルＭＯＳトランジスタで構成することも可能である。
このように、本発明においては、ＣＳ線ドライバＣＳＤ内に、センスアンプＳＡが活性化状態におけるＰ側共通ソース線ＣＳＰのレベルを、電圧ＶＤＬと電圧ＶＳＰの２種類に設定可能な機能を備えたことを特徴としている。この際に、ＣＳ線ドライバＣＳＤをクロスエリアＸＰに配置すると、センスアンプＳＡの面積が増加しないという利点がある。
ＣＳ線プリチャージ回路ＳＥＱは、ＢＬＥＱ信号が活性化されたときにＰ側，Ｎ側共通ソース線ＣＳＰ，ＣＳＮをＶＤＬ／２にプリチャージする回路である。ＢＬＥＱ信号ドライバＥＱＤは、プリチャージ信号ＢＬＥＱの相補信号ＢＬＥＱＢが入力され、その反転信号を出力する。ＦＸ線ドライバＦＸＤは、信号ＦＸＢが入力され、その相補信号をサブワードドライバ選択線ＦＸ（ＦＸ線）に出力する。
ＰＸ線ドライバＰＸＤは、電圧ＶＣＬ振幅のプレートタイミング信号ＰＸＳが入力され、プレート制御線（ＰＸ線）に電圧を出力する。ＰＸ線は、プレート線ＰＬを駆動するための配線である。プレートタイミング信号ＰＸＳが非活性の場合、ＰＸ線には、通常時のプレート電圧ＶＰＨが出力される。一方、プレートタイミング信号ＰＸＳが活性化された場合、ＰＸ線には、プレート電圧ＶＰＬが出力される。なお、ＰＸ線ドライバＰＸＤをクロスエリアＸＰに配置することにより、ＰＸ線の遅延を低減することが可能である。
つぎに、これまでに説明したような半導体記憶装置の動作について説明する。図６は、図１の半導体記憶装置において、その動作の一例を示す動作波形図である。
図６に示すように、メモリチップ外部からバンク活性化コマンドＡＣＴが入力されると、まず、アドレスで指定されたセンスアンプ列ＳＡＡにおいてＳＨＲ信号の片側とＢＬＥＱ信号が非活性化される。また、活性化状態でＶＰＰレベルであったダミーセルＤＭＣのダミーワード線ＤＷＬ１が非活性化され、ＶＫＫレベルに復帰する。ここでＶＫＫは、負電源発生回路により発生されたワード線の低レベル側の電源電圧である。このように、非活性化時のワード線レベルを接地電圧ＶＳＳよりも低くすることにより、メモリセルトランジスタのしきい値電圧を低く設定することができ、ワード線の‘Ｈ’側のレベルＶＰＰを低減することができる。
その後、行デコーダＸＤＥＣにおいてメインワード線ＭＷＬＢが電圧ＶＫＫに下がり、アレー制御回路ＡＣＣにおいてＦＸ線が活性化されると、選択されたワード線ＷＬ０が電圧ＶＰＰに活性化される。ワード線ＷＬ０によって選択されたメモリセルＭＣにおいては、メモリセルトランジスタが導通し、ビット線ＢＬＴ上に信号が読み出される。図６では、メモリセルＭＣに予め接地電圧ＶＳＳが書き込まれており、‘Ｌ’の信号が発生した例を示している。また、ワード線ＷＬ０の活性化と同時にダミーワード線ＤＷＬ１も活性化され、プリチャージ電圧ＶＢＬＲが書き込まれていたダミーメモリセルＤＭＣからビット線ＢＬＢ上に参照信号が発生する。
なお、この際に、選択されたメモリセルＭＣのプレート線ＰＬ０と、それに対応するダミーメモリセルＤＭＣのプレート線ＤＰＬ１が電圧ＶＰＨから電圧ＶＰＬへと立ち下げられる。このように、プレート線ＰＬ０を駆動すると、選択されたメモリセルＭＣの蓄積ノードＳＮとダミーメモリセルＤＭＣのダミー蓄積ノードＤＳＮは、キャパシタＣｓを介したカップリングによって電圧レベルが下がるため、それぞれの蓄積電荷が高速にビット線ＢＬＴ，ＢＬＢ上に読み出される。ここで、電圧ＶＰＨは、電圧ＶＤＬと接地電圧ＶＳＳのほぼ中間の電圧にしておくと、待機時にメモリセルの容量絶縁膜に印加される電圧が小さくなるので、信頼性が高くなる。
その後、センスアンプＳＡにおいて、Ｐ側共通ソース線ＣＳＰを電圧ＶＤＬに、Ｎ側共通ソース線ＣＳＮを接地電圧ＶＳＳに駆動し、ビット線ＢＬＴ，ＢＬＢ上の電圧差を増幅する。この状態で、メモリチップはリードコマンドＲＤまたはライトコマンドＷＲＴを受け付けることができる。図６ではライトコマンドＷＲＴが入力された場合を示している。そして、選択されたアドレスの列選択線ＹＳが活性化され、ＬＩＯ線ＬＩＯＴ／Ｂから、ライトデータが書き込まれる。ここでは、ビット線ＢＬＴが‘Ｈ’に駆動される反転書込み時の波形を示している。
メモリセルトランジスタは、ＮチャネルＭＯＳトランジスタなので、しきい値電圧をＶＴとすると、蓄積ノードＳＮへ書きこむことができる最大の電圧はＶＰＰ−ＶＴとなる。本発明のメモリチップでは、メモリセルトランジスタのゲート酸化膜を薄膜化するために、ワード線の‘Ｈ’レベル電圧ＶＰＰを、電源電圧ＶＤＤ（たとえば１．８Ｖ）程度まで下げている。また、メモリセルトランジスタは微細なトランジスタを用いており、個数も多いため、しきい値電圧ＶＴのばらつきが１Ｖ近くと非常に大きく、例えば設計中心値を０．７Ｖとした場合、最小値は０．２Ｖ、最大値は１．２Ｖになる。
そうすると、ビット線電圧ＶＤＬを一例として１．３Ｖとした場合、しきい値電圧ＶＴが低いメモリセル（ＬＶＴ−ｃｅｌｌ）ではＶＰＰ−ＶＴ＝１．６Ｖなのでメモリセルトランジスタがオンしており、蓄積ノードＳＮにＶＤＬ＝１．３Ｖを書き込むことができる。一方、しきい値電圧ＶＴが中程度のメモリセル（ＭＶＴ−ｃｅｌｌ）、しきい値電圧ＶＴが高いメモリセル（ＨＶＴ−ｃｅｌｌ）では、増幅の途中でカットオフ状態となり、それぞれ１．１Ｖ、０．６Ｖまでしか書き込まれない。すなわち、書込み時の蓄積ノードＳＮの電圧は、メモリセルトランジスタのしきい値電圧ＶＴに対応して０．６Ｖから１．３Ｖまでのばらつきを持つ。
この状態で、プリチャージコマンドＰＲＣが入力されたときに、選択されたメモリセルＭＣのプレート線ＰＬ０とダミーメモリセルＤＭＣのダミープレート線ＤＰＬ１を電圧ＶＰＬから電圧ＶＰＨに復帰させると、それぞれの蓄積ノードＳＮ，ＤＳＮの電圧は、キャパシタＣｓからのカップリングを受け、ΔＰＬ＝ＶＰＨ−ＶＰＬ分だけ上昇する。この際に、‘Ｈ’が書き込まれたメモリセルＭＣでは、メモリセルトランジスタがカットオフするかコンダクタンスが高い状態であるために、ΔＰＬの電圧上昇分が保持されるが、‘Ｌ’が書き込まれたメモリセルＭＣではメモリセルトランジスタが十分にオン状態であるために、すぐに接地電圧ＶＳＳに復帰する。したがって、メモリセルＭＣの蓄積ノードＳＮの蓄積電荷量をΔＰＬだけ増加することができる。
ここで、ΔＰＬを、最もしきい値電圧ＶＴの高いメモリセル（ＨＶＴ−ｃｅｌｌ）の書込み電圧がＶＤＬまで上昇するように例えば０．７Ｖに設定すると、全てのメモリセルＭＣが１．３Ｖ以上に書き込まれるため、次のサイクルでの読み出し信号量やリテンション時間のマージンを広げることができる。しかしながら、しきい値電圧ＶＴの低いメモリセル（ＬＶＴ−ｃｅｌｌ）では、もともとＶＤＬ＝１．３Ｖまで書き込まれていたので、さらに電圧がΔＰＬ分だけ上昇すると２．０Ｖにまで高くなる。このままワード線を非活性化すると、待機時にメモリセルトランジスタに高い電圧が印加されたままとなり、デバイスの信頼性が低下する。
そこで、本発明では次のような方法でしきい値電圧ＶＴの低いメモリセルＭＣだけを選択的に放電し、ワード線非活性時の蓄積ノードＳＮへの書込み電圧を揃えることで、デバイスの信頼性を高める。すなわち、例えばプリチャージコマンドＰＲＣの入力に次いでプレート線ＰＬを駆動した後のタイミングで、図５で述べたＣＳ線ドライバＣＳＤによってＰ側共通ソース線ＣＳＰを電圧ＶＳＰまで下げることにより、‘Ｈ’側のビット線電圧をＶＤＰ（例えば０．７Ｖ）まで下げる。
そうすると、しきい値電圧ＶＴの低いメモリセルＭＣにおけるメモリセルトランジスタでは、実効ゲート電圧ＶＧＳ−ＶＴが（１．８−０．７）−０．２＝０．９Ｖとなり、強くオンするため、蓄積ノードＳＮの電荷が急速に放電される。一方、しきい値電圧ＶＴが中程度のメモリセルでは、ＶＧＳ−ＶＴが０．４Ｖとなり、弱くオンするため放電は緩やかであり、しきい値電圧ＶＴが高いメモリセルでは、ＶＧＳ−ＶＴが負であるためカットオフの状態が保たれる。
したがって、図６に示すように、しきい値電圧ＶＴの低いメモリセル（ＬＶＴ−ｃｅｌｌ）では、過剰に書き込まれた電荷の放電によって上がりすぎた電圧が下がり、しきい値電圧の中程度のメモリセル（ＭＶＴ−ｃｅｌｌ）および高いメモリセル（ＨＶＴ−ｃｅｌｌ）では、電圧がほぼ保たれるため、しきい値電圧ＶＴのばらつきよりも書込み電圧のばらつきが小さくなる。そして、このような放電動作の終了後は、ワード線ＷＬ０をたち下げ、ＢＬＥＱ信号およびＳＨＲ信号を再び活性化させて、ビット線対ＢＬＴ／Ｂをプリチャージする。
以上のように、本発明の構成および動作を用いると、プレート駆動によってメモリセルに書き込まれる電荷量を増加し、リテンション特性や動作速度を改善すると共に、過剰な書き込み電荷の放電を行う調整手法によって、しきい値電圧のばらつきが大きい場合でも書き込み電荷量のばらつきを低減することができる。これによって、メモリセルトランジスタに高電圧が長時間印加されることを防ぐことが可能になるため、デバイスの信頼性が向上する。また、ワード線電圧を低減することができるため、メモリセルトランジスタのゲート酸化膜を薄膜化でき、微細化が可能となる。そして、ＤＲＡＭチップの大容量化または、チップサイズの低減による製造コストの低減を実現することができる。
ところで、これまでの説明においては、ＣＳ線ドライバＣＳＤ内に、センスアンプＳＡが活性化状態におけるＰ側共通ソース線ＣＳＰのレベルを、電圧ＶＤＬと電圧ＶＳＰの２種類に設定する例を示したが、加えて図７のように、オーバードライブセンス方式を組み合わせることも可能である。図７は、図５のクロスエリアにおいて、その構成を変形した一例を示す回路図である。
図７に示すクロスエリアＸＰは、前述したプレート駆動方式とオーバードライブセンス方式を組み合わせて用いる際の回路構成例となっており、図５に示した回路と比較して、ＣＳ線ドライバＣＳＤの構成が異なっている。すなわち、図７に示すＣＳ線ドライバＣＳＤでは、初期のＰ側センスアンプイネーブル信号ＳＡＰ０Ｂが活性状態のときに、Ｐ側共通ソース線ＣＳＰを一時的にオーバードライブ電圧ＶＯＤへ駆動するためのＰＭＯＳトランジスタが追加されている。電圧ＶＯＤは、最終的なビット線の‘Ｈ’レベル電圧ＶＤＬよりも高い電圧であり、センスアンプＳＡの増幅動作を高速化するためのものである。なお、このようにしてドライバの種類を増やしても、ＣＳ線ドライバＣＳＤをクロスエリアＸＰに配置しているため、センスアンプの面積が増加せず、微細化が可能になるという利点がある。
図８は、図７のクロスエリアにおいて、ＣＳ線ドライバで使用する電圧の発生方式の一例を示す概略図である。オーバードライブ電圧ＶＯＤは、最終的なビット線の‘Ｈ’レベル電圧ＶＤＬよりも高い電圧であるため、例えば図８に示すように、メモリチップＣＨＩＰ外部から供給される外部電源電圧ＶＤＤをそのまま用いることができる。ビット線の‘Ｈ’レベル電圧ＶＤＬは、外部電源電圧ＶＤＤを降圧回路ＤＣ１で降圧して発生する。電圧ＶＳＰは、その値として、図６で述べた放電動作時のビット線電圧ＶＤＰよりも、クロスカップル・アンプＣＣにおけるＰＭＯＳトランジスタのしきい値電圧分だけ低くする必要がある。このため、降圧回路ＤＣ２を用いてビット線電圧の半分ＶＤＬ／２よりも低い値へ降圧するか、または接地電圧ＶＳＳをそのまま用いることが望ましい。
このように、プレート駆動方式とオーバードライブセンス方式を組み合わせた場合は、例えば図９に示すような動作となる。図９は、図１の半導体記憶装置において、図７のクロスエリアを用いた場合の動作の一例を示す波形図である。図９に示す動作波形は、前述した図６の動作波形と異なり、センスアンプＳＡによる増幅の初期にＰ側共通ソース線ＣＳＰを一時的にオーバードライブ電圧ＶＯＤで駆動している。そして、ビット線対ＢＬＴ／Ｂが十分に増幅された後、Ｐ側共通ソース線ＣＳＰは電圧ＶＤＬに駆動される。このような駆動を行うと、読み出し動作時および再書き込み動作時にビット線の増幅動作が高速化される。これ以降の動作は図６と同様である。
図１０は、図６における動作を回路シミュレーションで再現したものであり、（ａ）は、その動作における主要部の波形図、（ｂ）は、その動作におけるしきい値電圧と書き込み電圧の関係を示すグラフである。図１０（ａ）では、図６で説明したように、ワード線ＷＬを１．８Ｖに活性化し、プレート線ＰＬを０．７Ｖ下げた状態で、ビット線ＢＬＴ，ＢＬＢ上に信号が発生している。ここで、ビット線ＢＬＴ，ＢＬＢの信号増幅を開始し、次いで反転書き込みを行うと、しきい値電圧ＶＴの違いによって蓄積ノードＳＮへの書き込み電圧のばらつきが発生する。
その後、プレート線ＰＬの電圧を上昇させると、‘Ｈ’が書き込まれたメモリセルＭＣにおける蓄積ノードＳＮの電圧は上昇するが、‘Ｌ’側のダミーメモリセルＤＭＣにおけるダミー蓄積ノードＤＳＮの電圧は、一旦上昇後、即座に接地電圧ＶＳＳに復帰する。‘Ｈ’が書き込まれたメモリセルＭＣにおいては、ＤＣで示した期間、ビット線ＢＬＴの電圧を下げることで、過剰に書き込まれた電荷を放電させる。これによって、最終的な書き込み電圧のばらつきが低減されている。
図１０（ｂ）に示すグラフは、横軸にメモリセルトランジスタのしきい値電圧ＶＴを示し、縦軸に、蓄積ノードＳＮにおける、プレート駆動直後の期間での電圧ＶＰと放電動作を７ｎｓ行いワード線を非活性化した直後の期間での電圧ＶＳを示している。しきい値電圧ＶＴのばらつき範囲を０．２〜１．２Ｖと仮定すると、図１０（ｂ）に示すように、プレート駆動直後の期間での蓄積ノードＳＮの最大電圧ＶＰは２．０Ｖ近くになり、ばらつきΔＶＰは０．８０Ｖになる。すなわち、放電動作なしでは、０．８０Ｖ分の過剰電圧がメモリセルトランジスタに印加される。
一方、放電動作を行った場合、最終的な蓄積ノードＳＮの電圧は、電圧ＶＳまで放電されるため、ＶＴ＝０．７Ｖ付近で最大値１．３Ｖをとるが、ばらつきはΔＶＳ＝０．３４Ｖとなり、メモリセルトランジスタに印加される過剰電圧が４３％まで抑制されている。これによって、メモリセルトランジスタの信頼性が向上し、微細化が容易となる。
図１１および図１２は、図１の半導体記憶装置において、図６を変形した動作の一例を示す動作波形図である。図１１に示す動作は、図６に示した動作に対して、プレート線ＰＬを電圧ＶＰＬから電圧ＶＰＨへ上昇させる動作と、Ｐ側共通ソース線ＣＳＰの電圧ＶＳＰへの駆動とを同時に行った場合を示している。図６においては、プレート線ＰＬの電圧を上昇させた直後に短時間ながら、蓄積ノードＳＮの電圧が上昇し、メモリセルトランジスタに高電圧が印加される。
一方、図１１に示す動作では、プレート線ＰＬの駆動による蓄積ノードＳＮの電圧上昇と、しきい値電圧ＶＴが低いメモリセルからの過剰電荷の放電が同時に起こるために、蓄積ノードＳＮにピーク電圧が発生しない。したがって、メモリセルトランジスタへの高電圧の印加を抑制することが可能となり、デバイスの信頼性をさらに向上させることができ、微細化が容易となる。
また、図１２に示す動作は、図１１の動作に対して、プレート線ＰＬを電圧ＶＰＨから電圧ＶＰＬへ下降させるタイミングを、センスアンプ活性化後まで遅らせた場合を示している。この場合、ビット線対ＢＬＴ／Ｂへの信号読み出し時にプレート線ＰＬが一定電圧のままなので、ワード線活性化後の信号発生はやや遅くなるものの、センスアンプ増幅時の参照電圧としてビット線プリチャージ電圧ＶＢＬＲをそのまま用いることができる。これによって、ダミーメモリセルＤＭＣが不要となり、チップサイズを低減することが可能となる。また、図１２に示す動作は、前述したプレート線ＰＬのタイミング変更に加えて、センスアンプ活性化時にＰ側共通ソース線ＣＳＰを一時的にオーバードライブ電圧ＶＯＤで駆動し、センス動作を高速化した場合を示している。
図１３は、図１の半導体記憶装置において、そのメモリアレーのレイアウトの一例を示す図であり、（ａ）は、トランジスタの活性領域から蓄積ノードまでのレイアウト、（ｂ）は、プレート電極からプレート線までのレイアウトを示すものである。図１４は、図１３のレイアウトにおいて、そのＡ−Ａ’間の断面構成の一例を示す図である。図１３に示すレイアウトは、複数のワード線ＷＬ０〜４と複数の隣接したビット線対ＢＬＴ／Ｂを含み、このビット線対ＢＬＴ／Ｂによって相補動作を行う構成となっている。なお、本レイアウトは、ビット線対ＢＬＴ／Ｂが１本のワード線と交差しており、二交点メモリアレーと呼ばれている。
図１３（ａ）に示すレイアウトでは、複数の活性領域ＡＣＴがビット線と平行に形成され、各活性領域ＡＣＴ上には、２本のワード線が延伸している。各活性領域ＡＣＴ内では、この２本のワード線のそれぞれをゲートとする２つメモリセルトランジスタが形成される。この２つのメモリセルトランジスタのソース／ドレインの一端は、共通のビット線コンタクトＢＣによってビット線に接続され、他端は、それぞれ異なる蓄積ノードコンタクトＳＣによって、それぞれ異なる蓄積ノードＳＮに接続される。なお、各蓄積ノードＳＮのビット線方向の横幅は、例えば隣接するワード線２本分に重なる程度の大きさとすることができる。
図１３（ｂ）に示すレイアウトは、図１３（ａ）の複数の蓄積ノードＳＮと１対１で対応する形で複数のプレート電極ＰＬＥが形成され、また、複数のワード線ＷＬ０〜４と１対１で対応する形で複数のプレート線ＰＬ０〜４が形成されている。すなわち、複数のプレート線ＰＬ０〜４と複数のプレート電極ＰＬＥのレイアウトは、図１３（ａ）での複数のワード線ＷＬ０〜４と複数の蓄積ノードＳＮのレイアウトとほぼ同一形状のレイアウトとすることができる。この場合、各プレート電極ＰＬＥのビット線方向の横幅は、隣接するプレート線２本分に重なる程度の大きさとなるため、各プレート電極ＰＬＥは、この重なるいずれかプレート線にプレートコンタクトＰＣを介して接続することができる。
各ＤＲＡＭメモリセルは、図１４に示すように、半導体基板ＰＷ上に形成されたＮチャネルＭＯＳトランジスタ（メモリセルトランジスタ）と、ビット線ＢＬの上部に設けられたスタックキャパシタとを有するものとなっている。図１４においては、絶縁膜ＳｉＯ２によって分離された半導体基板ＰＷ内の活性領域ＡＣＴ上に、２本のワード線ＷＬが配置され、この２本のワード線ＷＬをメモリセルトランジスタのゲートとして、そのソース／ドレインとなるＮ型拡散層領域Ｎが半導体基板ＰＷ内に設けられている。
この２本のワード線ＷＬ間のＮ型拡散層領域Ｎ上には、コンタクトＣＢが配置され、その上部にビット線コンタクトＢＣが配置される。ビット線コンタクトＢＣ上には、ワード線の延伸方向と直交する方向に形成されたビット線ＢＬが配置される。一方、この２本のワード線ＷＬの外側のＮ型拡散層領域Ｎ上には、それぞれ、コンタクトＣＢが配置され、その上部に蓄積ノードコンタクトＳＣが配置される。蓄積ノードコンタクトＳＣの上部には、層間絶縁膜（図示せず）の孔の内壁に形成された凹型（シリンダ形状）の蓄積ノードＳＮが配置され、蓄積ノードＳＮの内側にはプレート電極ＰＬＥが埋め込まれており、これらが容量絶縁膜ＣＩを挟んでキャパシタＣｓを構成する。
プレート電極ＰＬＥの上部には、プレートコンタクトＰＣが配置され、ワード線方向に配線されたプレート線ＰＬと接続される。図１４では、深い孔に形成された蓄積ノードＳＮ電極の内側だけをキャパシタとして用いるタイプのスタックキャパシタを示している。本キャパシタを用いると、蓄積ノードＳＮの上部でプレート電極ＰＬＥが分離できるため、分離プロセスが容易になる利点がある。また、蓄積ノードＳＮ電極の内側のみでなく、内側と外側の両方を使うタイプのキャパシタとすることもできる。但し、この場合は、容量を大きくすることができるが、蓄積ノードＳＮ電極の下部でプレート電極ＰＬＥを分離しなければならないため、分離プロセスが複雑になる問題がある。
なお、図１３（ｂ）では、蓄積ノードＳＮを１個おきにコンタクトをとることにより、ワード線ＷＬ０〜４により選択されるメモリセルをそれぞれ対応したプレート線ＰＬ０〜４に接続している。また、二交点レイアウトでは、前述したように、蓄積ノードＳＮ及びプレート電極ＰＬＥが横長形状になっており、２本分のワード線ＷＬの領域にまたがっている。
したがって、プレート線ＰＬをほぼ直線状に配置し、隣接したプレート線ＰＬに交互にコンタクトを配置することで、容易にワード線ＷＬ毎にプレート線ＰＬを分離することができる利点がある。また、ＭＯＳトランジスタの活性領域ＡＣＴが直線上のパターンとなるため、作製プロセスが容易になる利点がある。このようなことから、微細化が容易に実現可能となり、また、信号が発生するビット線と参照ビット線が同じアレー内に存在するので、ノイズを低減できる利点がある。
図１５は、図１の半導体記憶装置において、図１３とは異なるメモリアレーのレイアウトの一例を示す図であり、（ａ）は、トランジスタの活性領域から蓄積ノードまでのレイアウト、（ｂ）は、プレート電極からプレート線までのレイアウトを示すものである。図１５に示すレイアウトは、疑似二交点メモリアレー（クォーターピッチ・メモリアレー）と呼ばれ、複数のワード線ＷＬ０〜４と複数のビット線を含み、間に一本のビット線を挟んだビット線対ＢＬ／ＢＬＢによって相補動作を行う構成となっている。
図１５（ａ），（ｂ）に示すレイアウトでは、前述した図１３の活性領域ＡＣＴがビット線に対して斜めに形成され、各活性領域ＡＣＴ内の２個の蓄積ノードコンタクトＳＣが、ビット線を挟むように形成される。本レイアウトを用いると、蓄積ノードＳＮの形状をほぼ円形にすることができるため、微細化が進んでもキャパシタ容量を確保することが容易になる利点がある。また、疑似二交点メモリアレーにおいても信号が発生するビット線と参照ビット線が同じメモリアレー内に存在するので、ノイズを低減できる利点がある。
図１６は、図１の半導体記憶装置において、図１３とは異なるメモリアレーのレイアウトの一例を示す図であり、（ａ）は、トランジスタの活性領域から蓄積ノードまでのレイアウト、（ｂ）は、プレート電極からプレート線までのレイアウトを示すものである。図１６に示すレイアウトは、１本のワード線に対してビット線対ＢＬＴ／Ｂの内の一方のみが交差し、一交点メモリアレーと呼ばれる。そして、本レイアウトは、更に、ビット線ＢＬのピッチを狭めた狭ビット線ピッチ型一交点メモリアレーとなっている。
本メモリアレーでは、全てのビット線ＢＬとワード線ＷＬの交点にＤＲＡＭメモリセルが設けられる。対となるビット線ＢＬＴ，ＢＬＢは、互いにセンスアンプを挟んで反対側のメモリアレー内に存在する。図１６（ａ），（ｂ）では、複数の活性領域ＡＣＴが、ビット線ＢＬ方向に連続して形成されており、各活性領域ＡＣＴ上には、多数のワード線ＷＬが延伸する構成となっている。但し、３本のワード線ＷＬのうちの１本は、素子分離用ゲートＩＳＯとして用いられ、必要時に‘Ｌ’レベルに駆動するか、‘Ｌ’レベルの固定電圧に接続される。
ワード線ＷＬを２Ｆ（Ｆ：最小加工寸法）ピッチで配置したときに、ビット線ＢＬのピッチは、２Ｆかそれ以下にすることが可能である。メモリセルサイズは、前述した素子分離用ゲートＩＳＯの存在によって実効的なワード線ＷＬのピッチが３Ｆとなるため、６Ｆ２となる。したがって、２交点メモリアレーのメモリセルサイズである８Ｆ２よりも縮小可能であり、微細化に有益な構成となる。また、本メモリアレーを用いた場合、１本のワード線ＷＬで選択されるメモリセルの蓄積ノードＳＮが直線状に並ぶため、プレート線ＰＬを直線パターンとすることができ、更にプレート線ＰＬのピッチも３Ｆと広くすることができるため、作製プロセスが容易となる利点がある。
図１７は、図１の半導体記憶装置において、図１６とは異なるメモリアレーのレイアウトの一例を示す図であり、（ａ）は、トランジスタの活性領域から蓄積ノードまでのレイアウト、（ｂ）は、プレート電極からプレート線までのレイアウトを示すものである。図１７に示すレイアウトは、広ビット線ピッチ型一交点メモリアレーのレイアウトとなっている。
本メモリアレーでは、全てのビット線ＢＬとワード線ＷＬの交点にＤＲＡＭメモリセルが設けられる。対となるビット線ＢＬＴ，ＢＬＢは、互いにセンスアンプを挟んで反対側のメモリアレー内に存在する。図１６（ａ），（ｂ）では、複数の活性領域ＡＣＴがビット線ＢＬに対して斜めに形成され、各活性領域ＡＣＴ上には、２本のワード線ＷＬが延伸する構成となっている。
ワード線ＷＬを２Ｆピッチで配置したときに、ビット線ＢＬのピッチは、例えば３Ｆとなる。本メモリアレーを用いると、アレーノイズは、二交点メモリアレーよりも大きくなるがメモリセルサイズは６Ｆ２であり、２交点メモリアレーの８Ｆ２よりも縮小可能である。また、ワード線ＷＬのピッチに比べてビット線ＢＬのピッチが広いため、微細化によってもビット線間カップリングノイズを小さくできること、及びセンスアンプのレイアウトが容易になる等の利点がある。
図１８は、図１の半導体記憶装置において、そのサブワードドライバ列とプレートドライバ列の構成の一例を示す回路図である。サブワードドライバ列ＳＷＤＡは、複数のサブワードドライバＳＷＤによって構成され、プレートドライバ列ＰＬＤＡは、複数のプレートドライバＰＬＤによって構成される。また、図１（ｂ）等にも示したように、プレートドライバ列ＰＬＤＡとサブワードドライバ列ＳＷＤＡは、メモリアレーＡＲＹの周辺で互いに隣接して配置される。
サブワードドライバＳＷＤとプレートドライバＰＬＤは、それぞれ、ともに両側に配置されるメモリアレーＡＲＹ内のワード線ＷＬとプレート線ＰＬを駆動する。この際に、１本のワード線ＷＬに１本のプレート線ＰＬを対応させて駆動する。また、図３で説明したように、プレートドライバ列ＰＬＤＡとサブワードドライバ列ＳＷＤＡは、メモリアレーＡＲＹに対して交互配置されているため、メモリアレーＡＲＹ内のワード線ＷＬ（サブワード線）及びプレート線ＰＬは、１本おきに左右のサブワードドライバＳＷＤ及びプレートドライバＰＬＤに接続される。
サブワードドライバＳＷＤは、ＮチャネルＭＯＳトランジスタ２個とＰチャネルＭＯＳトランジスタ１個で構成される。一方のＮチャネルＭＯＳトランジスタは、ゲートにメインワード線ＭＷＬＢが接続され、ドレインにワード線ＷＬが接続され、ソースに電圧ＶＫＫが接続される。他方のＮチャネルＭＯＳトランジスタはゲートに相補ワードドライバ選択線ＦＸＢ、ドレインにワード線ＷＬが接続され、ソースに電圧ＶＫＫが接続される。
ＰチャネルＭＯＳトランジスタは、ゲートにメインワード線ＭＷＬＢが接続され、ドレインにワード線ＷＬが接続され、ソースにサブワードドライバ選択線ＦＸが接続される。図１８のように、一つのサブワードドライバ列ＳＷＤＡ上に４組のサブワードドライバ選択線ＦＸ０〜４が配線され、一本のメインワード線ＭＷＬＢで選択される４個のサブワードドライバＳＷＤのうちいずれか１個を選択して１本のワード線ＷＬが活性化される。
プレートドライバＰＬＤは、ＮチャネルＭＯＳトランジスタ１個とＰチャネルＭＯＳトランジスタ１個で構成される。ＮチャネルＭＯＳトランジスタは、ゲートにワード線ＷＬが接続され、ドレインにプレート線ＰＬが接続され、ソースにプレート制御線ＰＸが接続される。ＰチャネルＭＯＳトランジスタは、ゲートにワード線ＷＬが接続され、ドレインにプレート線ＰＬが接続され、ソースにプレート電圧ＶＰＨの電源線が接続される。
図１９は、図１８のサブワードドライバ列とプレートドライバ列において、その動作波形の一例を示す波形図である。行デコーダＸＤＥＣにおいてメインワード線ＭＷＬＢが電圧ＶＫＫに下がり、アレー制御回路ＡＣＣにおいてＦＸ線が活性化されると、選択されたワード線ＷＬ０が電圧ＶＰＰに活性化される。
ワード線ＷＬ０が非活性状態の電圧ＶＫＫレベルにあるときには、プレート線ＰＬは電圧ＶＰＨに固定される。ワード線ＷＬ０が電圧ＶＰＰに活性化されると、プレート線ＰＬとプレート制御線ＰＸ（ＰＸ線）が接続される。図５のクロスエリアＸＰにおけるＰＸ線ドライバは、プレートタイミング信号ＰＸＳが‘Ｈ’のときにはＰＸ線に電圧ＶＰＨを出力し、プレートタイミング信号ＰＸＳが‘Ｌ’の時にはＰＸ線に電圧ＶＰＬを出力する。このようにＰＸ線の電圧を下降および上昇することにより、プレート線ＰＬの電圧も同様に下降および上昇する。
図２２は本発明をツインセルアレーに適用した場合について、メモリアレーとその両側のセンスアンプ列を示したものである。メモリアレーは複数のメモリセルＭＣからなる。ツインＤＲＡＭセルは２個のＭＯＳトランジスタおよび２個のキャパシタで構成され、２組のＤＲＡＭセルによりメモリセルを構成する。第一のＭＯＳトランジスタの一方のソース又はドレインがビット線ＢＬＴに接続され、他方のソース又はドレインが蓄積ノードＳＮに接続され、ゲートがワード線ＷＬに接続されている。第一のキャパシタの一方の端子は蓄積ノードＳＮに接続され、キャパシタの他方の端子はワード線と並行に配線されたプレート線ＰＬに接続される。第二のＭＯＳトランジスタの一方のソース又はドレインが相補ビット線ＢＬＢに接続され、他方のソース又はドレインが蓄積ノードＳＮＢに接続され、ゲートがワード線ＷＬに接続されている。第二のキャパシタの一方の端子は蓄積ノードＳＮＢに接続され、キャパシタの他方の端子はワード線と並行に配線されたプレート線ＰＬに接続される。
通常のＤＲＡＭと異なり、プレート線をワード線１本毎に分割してワード線と平行に配線し、ワード線が活性化されたメモリセルのプレート線のみを駆動すると、他の非選択状態のメモリセルへのディスターブを低減しながら、蓄積電圧を増加できる効果が得られる。このアレーではプレートを駆動したときに、ビット線ＢＬＴと相補ビット線ＢＬＢが同じだけ、カップリング電圧を受けるため、図２のようにダミーセルを設ける必要がなくなる利点がある。また、ビット線と相補ビット線の両方に信号が発生するため、センスアンプに入力される信号量が増加し、高速動作が可能になる。またはセンスアンプの電源電圧を下げた場合でも、大きな信号量が得られるので、データ保持時間を長くすることが出来、低消費電力化が可能になる。
図２３に図２２に示したツインセルアレーの駆動方法を示す。この例では図６のプレート駆動方式をツインセルアレーに適用した場合を示している。図６との違いは、ダミーセルが不要になることと、ビット線ＢＬＴ、相補ビット線ＢＬＢに相補の信号が出てくることである。
図２３の動作波形を用いて、本発明の一実施の形態によるＤＲＡＭアレーの動作を示す。チップ外部からバンク活性化コマンドＡＣＴが入力されると、アドレスで指定されたセンスアンプ列ＳＡＡにおいてセンスアンプ分離信号ＳＨＲの片側とプリチャージ信号ＢＬＥＱが非活性化される。行デコーダにおいてメインワード線ＭＷＬＢがＶＫＫに下がり、アレー制御回路ＡＣＣにおいてＦＸが活性化されると、選択されたワード線ＷＬ０がＶＰＰに活性化される。ワード線ＷＬ０によって選択されたメモリセルにおいてはセルトランジスタが導通し、ビット線ＢＬＴ、相補ビット線ＢＬＢ上に信号が読み出される。図２３ではＳＮにＶＳＳ、ＳＮＢにＶＤＬが書き込まれていて‘０’の信号が発生した例を示している。また、選択セルのプレート線ＰＬがＶＰＨからＶＰＬへと立ち下げられる。このようにプレート線を駆動すると選択セルのＳＮ、ＳＮＢは、セル容量を介したカップリングでレベルが下がるため、電荷が高速にビット線に読み出される。ここで、ＶＰＨはＶＤＬとＶＳＳのほぼ中間の電圧にしておくと、待機時にメモリセルの容量絶縁膜に印加される電圧が小さくなるので、信頼性が高くなる。
センスアンプにおいてＰ側共通ソース線ＣＳＰをＶＤＬに、Ｎ側共通ソース線ＣＳＮをＶＳＳに駆動すると、ビット線上の信号が増幅される。この状態で、チップはリードコマンドＲＤまたはライトコマンドＷＲＴを受け付けることができる。図ではライトコマンドが入力された場合を示す。選択されたアドレスの列選択線ＹＳが活性化され、ＬＩＯ線対から、ライトデータが書き込まれる。ここではＢＬＴが‘Ｈ’に駆動される反転書込み時の波形を示している。
メモリセルはＮチャネルＭＯＳなので、しきい値をＶＴとすると、ＳＮへ書きこむことができる最大の電圧はＶＰＰ−ＶＴとなる。本発明の一実施の形態によるＤＲＡＭではメモリセルトランジスタのゲート酸化膜を薄膜化するために、ワード線のＨレベルであるＶＰＰを電源電圧ＶＤＤ（たとえば１．８Ｖ）程度まで下げている。また、メモリセルトランジスタは微細なトランジスタを用いており、個数も多いため、しきい値ばらつきが１Ｖ近くと非常に大きく、例えば設計中心値を０．７Ｖとした場合、最小値は０．２Ｖ、最大値は１．２Ｖになる。ビット線電圧ＶＤＬを一例として１．３Ｖとした場合、しきい値が低いセル（ＬＶＴ−ｃｅｌｌ）ではＶＰＰ−ＶＴ＝１．６Ｖなのでセルトランジスタがオンしており、ＳＮにＶＤＬ＝１．３Ｖが書き込まれるが、しきい値が中程度のセル（ＭＶＴ−ｃｅｌｌ）、高いセル（ＨＶＴ−ｃｅｌｌ）では増幅の途中でカットオフ状態となり、それぞれ１．１Ｖ、０．６Ｖまでしか書き込まれない。すなわち、書込み時のＳＮ電圧はセルトランジスタのＶＴに対応して０．６Ｖから１．３Ｖまでのばらつきを持つ。
この状態で、プリチャージコマンドＰＲＣが入力されたときに、選択セルのプレートＰＬをＶＰＬからＶＰＨに復帰させると、ＳＮの電位はキャパシタからのカップリングを受け、ΔＰＬ＝ＶＰＨ−ＶＰＬ分だけ上昇する。上記のように‘Ｈ’が書き込まれたＳＮ側のセルではセルトランジスタがカットオフするために、ΔＰＬの電位上昇分が保持されるが、‘Ｌ’が書き込まれたＳＮＢ側のセルではセルトランジスタがオン状態であるために、すぐにＶＳＳに復帰する。したがって、蓄積電荷量をΔＰＬだけ増加することができる。ΔＰＬを最もしきい値の高いメモリセル（ＨＶＴ−ｃｅｌｌ）の書込み電圧がＶＤＬまで上昇するように例えば０．７Ｖに設定すると、全てのメモリセルが１．３Ｖ以上に書込まれるため、次のサイクルでの読み出し信号量やリテンション時間のマージンを広げることができる。しかしながら、しきい値の低いセル（ＬＶＴ−ｃｅｌｌ）ではもともとＶＤＬ＝１．３Ｖまで書き込まれていたので、さらに電位がΔＰＬ分だけ上昇すると２．０Ｖにまで高くなる。このままワード線を非活性化すると、待機時にメモリセルトランジスタに高い電圧が印加されたままとなり、デバイスの信頼性が低下する。
そこで、ここでは次のような方法でＶＴの低いセルだけを選択的に放電し、ワード線非活性時のＳＮ書込み電圧をそろえて、デバイスの信頼性を高める。すなわち、プレート駆動後、Ｐ側共通ソース線ＣＳＰをＶＳＰまで下げることにより、‘Ｈ’側のビット線電圧をＶＤＰ（例えば０．７Ｖ）まで下げる。すると、しきい値の低いメモリセル（ＬＶＴ−ｃｅｌｌ）では実効ゲート電圧ＶＧＳ−ＶＴが（１．８−０．７）−０．２＝０．９Ｖとなり、強くオンするため、ＳＮの電荷が急速に放電される。一方、しきい値が中程度のセルではＶＧＳ−ＶＴが０．４Ｖと弱くしかオンしないため、放電は緩やかであり、しきい値が高いセルではＶＧＳ−ＶＴが負でカットオフの状態が保たれる。したがって、図に示したように、しきい値の低いセルで上がりすぎた電位が下がり、しきい値の中程度のセルおよび高いセルでは電位がほぼ保たれるため、しきい値ばらつきよりも書込み電圧のばらつきが小さくなる。放電動作が終了後、ワード線をたち下げ、ＢＬＥＱ、ＳＨＲが再び活性化されて、ビット線がプリチャージされる。
このように、図２２および図２３に示したような構成および動作を用いることで、セルトランジスタに高電圧が長時間印加されることを防ぐことができるため、メモリセルトランジスタのゲート酸化膜を薄膜化でき、微細化が可能となる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明の半導体記憶装置は、プレート駆動方式を備えたＤＲＡＭ製品に適用して特に有益な技術であり、これに限らず、マイクロプロセッサやＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）等のロジックチップに内蔵されるオンチップメモリ等に対しても適用可能である。
本発明の一実施の形態による半導体記憶装置において、そのチップ構成の一例を示す平面図であり、（ａ）は、チップ全体の構成例、（ｂ）は、（ａ）におけるメモリブロックの構成例を示すものである。 図１の半導体記憶装置において、そのメモリアレーとセンスアンプ列の構成の一例を示す回路図である。 図１の半導体記憶装置において、そのセンスアンプ列とサブワードドライバ列とプレートドライバ列の詳細な配置関係の一例を示す平面図である。 図２の半導体記憶装置において、そのセンスアンプ列の詳細な構成の一例を示す回路図である。 図１の半導体記憶装置において、そのクロスエリアの構成の一例を示す回路図である。 図１の半導体記憶装置において、その動作の一例を示す動作波形図である。 図５のクロスエリアにおいて、その構成を変形した一例を示す回路図である。 図７のクロスエリアにおいて、ＣＳ線ドライバで使用する電圧の発生方式の一例を示す概略図である。 図１の半導体記憶装置において、図７のクロスエリアを用いた場合の動作の一例を示す波形図である。 図６における動作を回路シミュレーションで再現したものであり、（ａ）は、その動作における主要部の波形図、（ｂ）は、その動作におけるしきい値電圧と書き込み電圧の関係を示すグラフである。 図１の半導体記憶装置において、図６を変形した動作の一例を示す動作波形図である。 図１の半導体記憶装置において、図６を変形した動作の一例を示す動作波形図である。 図１の半導体記憶装置において、そのメモリアレーのレイアウトの一例を示す図であり、（ａ）は、トランジスタの活性領域から蓄積ノードまでのレイアウト、（ｂ）は、プレート電極からプレート線までのレイアウトを示すものである。 図１３のレイアウトにおいて、そのＡ−Ａ’間の断面構成の一例を示す図である。 図１の半導体記憶装置において、図１３とは異なるメモリアレーのレイアウトの一例を示す図であり、（ａ）は、トランジスタの活性領域から蓄積ノードまでのレイアウト、（ｂ）は、プレート電極からプレート線までのレイアウトを示すものである。 図１の半導体記憶装置において、図１３とは異なるメモリアレーのレイアウトの一例を示す図であり、（ａ）は、トランジスタの活性領域から蓄積ノードまでのレイアウト、（ｂ）は、プレート電極からプレート線までのレイアウトを示すものである。 図１の半導体記憶装置において、図１６とは異なるメモリアレーのレイアウトの一例を示す図であり、（ａ）は、トランジスタの活性領域から蓄積ノードまでのレイアウト、（ｂ）は、プレート電極からプレート線までのレイアウトを示すものである。 図１の半導体記憶装置において、そのサブワードドライバ列とプレートドライバ列の構成の一例を示す回路図である。 図１８のサブワードドライバ列とプレートドライバ列において、その動作波形の一例を示す波形図である。 本発明の前提として検討とした技術の半導体記憶装置において、プレートを駆動するＤＲＡＭメモリアレーの一部の構成例を示す回路図である。 図２０の半導体記憶装置において、その動作の一例を示す動作波形図である。 図１の半導体記憶装置において、図２を変形したメモリアレーとセンスアンプ列の構成の一例を示す回路図である。 図１の半導体記憶装置において、図６を変形した動作の一例を示す動作波形図である。
符号の説明
ＣＨＩＰ メモリチップ
ＢＬＫ メモリブロック
ＤＱＣ 入出力回路
ＣＮＴＬ 制御回路
ＡＲＹ メモリアレー
ＭＡＡ メインアンプ列
ＸＤＥＣ 行デコーダ
ＹＤＥＣ 列デコーダ
ＡＣＣ アレー制御回路
ＸＰ クロスエリア
ＳＷＤＡ サブワードドライバ列
ＳＷＤ サブワードドライバ
ＰＬＤＡ プレートドライバ列
ＰＬＤ プレートドライバ
ＳＡＡ センスアンプ列
ＳＡ センスアンプ
ＭＣ メモリセル
ＤＭＣ ダミーメモリセル
ＳＮ 蓄積ノード
ＤＳＮ ダミー蓄積ノード
Ｃｓ キャパシタ
ＢＬ，ＢＬＴ，ＢＬＢ ビット線
ＷＬ，ＷＬ０〜４ ワード線
ＭＷＬＢ メインワード線
ＦＸ サブワードドライバ選択線
ＤＷＬ，ＤＷＬ０，ＤＷＬ１ ダミーワード線
ＰＬ，ＰＬ０〜４ プレート線
ＰＸ プレート制御線
ＰＸＳ プレートタイミング信号
ＤＰＬ，ＤＰＬ０，ＤＰＬ１ ダミープレート線
ＴＧＣ トランスファーゲート
ＩＯＰ 読み出し・書き込みポート
ＹＳ 列選択線
ＣＣ クロスカップル・アンプ
ＰＣＣ プリチャージ回路
ＳＨＲ０，ＳＨＲ１ センスアンプ分離信号
ＬＩＯＴ，ＬＩＯＢ ローカルＩＯ線
ＭＩＯＴ，ＭＩＯＢ メインＩＯ線
ＣＳＰ Ｐ側共通ソース線
ＣＳＮ Ｎ側共通ソース線
ＢＬＥＱ ビット線プリチャージ信号
ＳＨＤ ＳＨＲ信号ドライバ
ＲＥＱ ＬＩＯ線プリチャージ回路
ＲＧＣ リードライトゲート
ＣＳＤ ＣＳ線ドライバ
ＳＥＱ ＣＳ線プリチャージ回路
ＥＱＤ ＢＬＥＱ信号ドライバ
ＦＸＤ ＦＸ線ドライバ
ＰＸＤ ＰＸ線ドライバ
ＡＣＴ 活性領域
ＢＣ ビット線コンタクト
ＳＣ 蓄積ノードコンタクト
ＰＣ プレートコンタクト
ＰＬＥ プレート電極
ＣＩ 容量絶縁膜ＣＩ
ＣＢ コンタクト
Ｎ Ｎ型拡散層領域
ＰＷ 半導体基板
ＳｉＯ２ 絶縁膜
ＩＳＯ 素子分離用ゲート

Claims (23)

  1. それぞれＭＯＳトランジスタとキャパシタを含み、前記ＭＯＳトランジスタのゲートが選択端子とされ、ソースおよびドレインの一方が入出力端子とされ、ソースおよびドレインの他方が前記キャパシタの蓄積ノードに接続される複数のメモリセルと、
    前記複数のメモリセルの前記選択端子にそれぞれ接続される複数のワード線と、
    前記複数のメモリセルの前記入出力端子にそれぞれ接続される相補ビット線と、
    前記相補ビット線の一端に接続され、前記相補ビット線の電圧差を増幅しラッチを行うセンスアンプとを備えた半導体記憶装置であって、
    前記複数のワード線の中のいずれかのワード線が活性化された後、前記センスアンプが活性化され、前記相補ビット線のうちの一方のビット線が第１の電圧に増幅され、他方のビット線が前記第１の電圧よりも低い第２の電圧に増幅された段階で、前記第１の電圧に増幅されたビット線を、第１の時間にて前記第１の電圧よりも低い第３の電圧に下げ、その後に前記いずれかのワード線を非活性化する手段を有することを特徴とする半導体記憶装置。
  2. 請求項１記載の半導体記憶装置において、
    前記センスアンプは、第１および第２のＰチャネル型ＭＯＳトランジスタと、第１および第２のＮチャネル型ＭＯＳトランジスタを含み、
    前記第１のＰチャネル型ＭＯＳトランジスタは、ソースがＰ側共通ソース端子に接続され、ゲートが前記相補ビット線のうちの第２のビット線に接続され、ドレインが前記相補ビット線のうちの第１のビット線に接続されており、
    前記第２のＰチャネル型ＭＯＳトランジスタは、ソースが前記Ｐ側共通ソース端子に接続され、ゲートが前記第１のビット線に接続され、ドレインが前記第２のビット線に接続されており、
    前記第１のＮチャネル型ＭＯＳトランジスタは、ソースがＮ側共通ソース端子に接続され、ゲートが前記第２のビット線に接続され、ドレインが前記第１のビット線に接続されており、
    前記第２のＮチャネル型ＭＯＳトランジスタは、ソースが前記Ｎ側共通ソース端子に接続され、ゲートが前記第１のビット線に接続され、ドレインが前記第２のビット線に接続されており、
    前記複数のワード線の中のいずれかのワード線が活性化された後、前記Ｐ側共通ソース線が前記第１の電圧に駆動され、前記Ｎ側共通ソース線が前記第２の電圧に駆動された段階で、前記Ｐ側共通ソース線を前記第１の時間にて前記第１の電圧よりも低い第４の電圧に駆動し、その後に前記いずれかのワード線を非活性化する手段を有することを特徴とする半導体記憶装置。
  3. 請求項２記載の半導体記憶装置において、
    前記第４の電圧は、前記第３の電圧から前記第１または前記第２のＰチャネル型ＭＯＳトランジスタのしきい値電圧を引いた値よりも低いことを特徴とする半導体記憶装置。
  4. 請求項２記載の半導体記憶装置において、
    前記第１の時間は、前記半導体記憶装置にプリチャージコマンドが入力された時間よりも遅いことを特徴とする半導体記憶装置。
  5. 請求項２記載の半導体記憶装置において、
    前記いずれかのワード線が活性化された後、前記Ｐ側共通ソース線を、前記第１の電圧よりも高い第５の電圧に駆動し、その後、前記第１の電圧に駆動し、更にその後、前記第１の時間にて前記第４の電圧に駆動する手段を有することを特徴とする半導体記憶装置。
  6. 請求項２記載の半導体記憶装置において、
    複数のプレート線を備え、
    前記複数のプレート線は、前記複数のメモリセル内で前記蓄積ノードと反対側の前記キャパシタのノードとなるプレート端子にそれぞれ接続され、
    前記複数のプレート線の中の同一のプレート線には、前記複数のワード線の中の同一のワード線に接続される前記複数のメモリセルの前記プレート端子のみが接続されることを特徴とする半導体記憶装置。
  7. 請求項６記載の半導体記憶装置において、
    前記キャパシタは、前記キャパシタの一方の電極が層間絶縁膜の孔の内壁に形成されたシリンダ形状であることを特徴とする半導体記憶装置。
  8. 請求項６記載の半導体記憶装置において、
    前記相補ビット線は、前記複数のワード線の中の同一のワード線と交差し、互いに隣接して配置されることを特徴とする半導体記憶装置。
  9. 請求項６記載の半導体記憶装置において、
    前記相補ビット線は、前記複数のワード線の中の同一のワード線と交差し、間に１本のビット線を挟んで配置されることを特徴とする半導体記憶装置。
  10. 請求項６記載の半導体記憶装置において、
    前記相補ビット線は、前記センスアンプを中心に互いに反対方向に延伸し、
    前記センスアンプが前記複数のワード線の延伸する方向に複数配置されることで、前記相補ビット線を含む複数のビット線が互いに隣接して配置され、
    前記複数のワード線間のピッチは、前記複数のビット線間のピッチと同じかまたは広いことを特徴とする半導体記憶装置。
  11. 請求項６記載の半導体記憶装置において、
    前記相補ビット線は、前記センスアンプを中心に互いに反対方向に延伸し、
    前記センスアンプが前記複数のワード線の延伸する方向に複数配置されることで、前記相補ビット線を含む複数のビット線が互いに隣接して配置され、
    前記複数のワード線間のピッチは、前記複数のビット線間のピッチよりも狭いことを特徴とする半導体記憶装置。
  12. それぞれＭＯＳトランジスタとキャパシタを含み、前記ＭＯＳトランジスタのゲートが選択端子とされ、ソースおよびドレインの一方が入出力端子とされ、ソースおよびドレインの他方が前記キャパシタの蓄積ノードに接続される複数のメモリセルと、
    前記複数のメモリセルの前記選択端子にそれぞれ接続される複数のワード線と、
    前記複数のメモリセルの前記入出力端子にそれぞれ接続される相補ビット線と、
    前記複数のメモリセルのキャパシタにて、前記蓄積ノードの反対側の端子にそれぞれ接続される複数のプレート線と、
    前記相補ビット線の一端に接続され、前記相補ビット線の電圧差を増幅しラッチを行うセンスアンプとを備えた半導体記憶装置であって、
    前記複数のワード線の中のいずれかのワード線が活性化された後、前記センスアンプが活性化され、前記相補ビット線の中の一方のビット線が第１の電圧に増幅され、他方のビット線が前記第１の電圧よりも低い第２の電圧に増幅された段階で、前記いずれかのワード線に対応するプレート線を、第２の時間にて第６の電圧から前記第６の電圧よりも高い第７の電圧に駆動する手段と、
    前記第１の電圧に増幅されたビット線を、第１の時間にて前記第１の電圧よりも低い第３の電圧に下げ、その後に前記いずれかのワード線を非活性化する手段とを有することを特徴とする半導体記憶装置。
  13. 請求項１２記載の半導体記憶装置において、
    前記第１の時間は、前記第２の時間とほぼ同時であることを特徴とする半導体記憶装置。
  14. 請求項１２記載の半導体記憶装置において、
    前記いずれかのワード線に対応するプレート線は、前記いずれかのワード線が活性化された後で前記センスアンプが活性化される前に、前記第７の電圧から前記第６の電圧に駆動されることを特徴とする半導体記憶装置。
  15. 請求項１２記載の半導体記憶装置において、
    前記いずれかのワード線に対応するプレート線は、前記センスアンプが活性化された後で前記第２の時間よりも前に、前記第７の電圧から前記第６の電圧に駆動されることを特徴とする半導体記憶装置。
  16. それぞれＭＯＳトランジスタとキャパシタを含み、前記ＭＯＳトランジスタのゲートが選択端子とされ、ソースおよびドレインの一方が入出力端子とされ、ソースおよびドレインの他方が前記キャパシタの蓄積ノードに接続される複数のメモリセルと、
    前記複数のメモリセルの前記選択端子にそれぞれ接続される複数のワード線と、
    前記複数のメモリセルの前記入出力端子にそれぞれ接続される相補ビット線と、
    前記相補ビット線の一端に接続され、前記相補ビット線の電圧差を増幅しラッチを行うセンスアンプと、
    前記センスアンプに接続されるＰ側共通ソース線およびＮ側共通ソース線と、
    前記Ｐ側共通ソース線を駆動する第１、第２および第３のドライバとを備え、
    前記センスアンプは、第１および第２のＰチャネル型ＭＯＳトランジスタと、第１および第２のＮチャネル型ＭＯＳトランジスタを含み、
    前記第１のＰチャネル型ＭＯＳトランジスタは、ソースがＰ側共通ソース端子に接続され、ゲートが前記相補ビット線のうちの第２のビット線に接続され、ドレインが前記相補ビット線のうちの第１のビット線に接続されており、
    前記第２のＰチャネル型ＭＯＳトランジスタは、ソースが前記Ｐ側共通ソース端子に接続され、ゲートが前記第１のビット線に接続され、ドレインが前記第２のビット線に接続されており、
    前記第１のＮチャネル型ＭＯＳトランジスタは、ソースがＮ側共通ソース端子に接続され、ゲートが前記第２のビット線に接続され、ドレインが前記第１のビット線に接続されており、
    前記第２のＮチャネル型ＭＯＳトランジスタは、ソースが前記Ｎ側共通ソース端子に接続され、ゲートが前記第１のビット線に接続され、ドレインが前記第２のビット線に接続されており、
    前記第１のドライバは、第１の電源電圧に接続され、前記第２のドライバは、第４の電源電圧に接続され、前記第３のドライバは、第５の電源電圧に接続されることを特徴とする半導体記憶装置。
  17. 請求項１６記載の半導体記憶装置において、
    前記第４の電源電圧は、前記第１の電源電圧の半分よりも低いことを特徴とする半導体記憶装置。
  18. 請求項１６記載の半導体記憶装置において、
    前記第１および前記第４の電源電圧は、それぞれ、外部電源電圧を降圧回路で降圧することでチップ内部で生成され、
    前記第５の電源電圧は、前記外部電源電圧をそのまま用いて生成されることを特徴とする半導体記憶装置。
  19. それぞれＭＯＳトランジスタとキャパシタを含み、前記ＭＯＳトランジスタのゲートが選択端子とされ、ソースおよびドレインの一方が入出力端子とされ、ソースおよびドレインの他方が前記キャパシタの蓄積ノードに接続される複数のメモリセルと、
    前記複数のメモリセルにおける前記蓄積ノードと反対側の前記キャパシタのノードにそれぞれ接続された複数のプレート線と、
    前記複数のメモリセルの前記選択端子にそれぞれ接続される複数のワード線と、
    前記複数のメモリセルの前記入出力端子にそれぞれ接続される相補ビット線と、
    前記相補ビット線の一端に接続され、前記相補ビット線の電圧差を増幅しラッチを行うセンスアンプと、
    前記センスアンプに接続され、前記相補ビット線の高レベル側の電圧を供給するためのＰ側共通ソース線と、
    前記センスアンプに接続され、前記相補ビット線の低レベル側の電圧を供給するためのＮ側共通ソース線と、
    ソースおよびドレインの一方が、前記相補ビット線の高レベル側の書き込み電圧となる第１の電源電圧に接続され、他方が、前記Ｐ側共通ソース線に接続された第３のＭＯＳトランジスタと、
    ソースおよびドレインの一方が、前記第１の電源電圧よりも低い第４の電源電圧に接続され、他方が、前記Ｐ側共通ソース線に接続された第４のＭＯＳトランジスタと、
    前記Ｐ側共通ソース線と前記Ｎ側共通ソース線に接続され、前記Ｐ側共通ソース線と前記Ｎ側共通ソース線を同一の電圧にプリチャージするプリチャージ回路と、
    前記複数のプレート線に接続され、書き込みおよび読み出し動作時に前記複数のプレート線の電圧を所定の値に変動させるプレートドライバとを有することを特徴とする半導体記憶装置。
  20. 請求項１９記載の半導体記憶装置において、
    前記第３のＭＯＳトランジスタは、Ｐチャネル型ＭＯＳトランジスタであり、
    前記第４のＭＯＳトランジスタは、Ｎチャネル型ＭＯＳトランジスタであることを特徴とする半導体記憶装置。
  21. ワード線と、
    ２本のビット線からなり、前記ワード線との間で２つの交点を備える相補ビット線と、
    ＭＯＳトランジスタおよびキャパシタを含み、前記ＭＯＳトランジスタのゲートが前記ワード線に接続され、ソース又はドレインの一方が前記相補ビット線の一方のビット線に接続され、ソース又はドレインの他方が前記キャパシタに接続されたダイナミック型メモリセルと、
    前記相補ビット線の一端側に配置され、前記相補ビット線の電圧差を増幅するラッチ回路からなるセンスアンプと、を備え、
    前記ワード線と前記相補ビット線とが成す２つの交点のいずれにも、前記ダイナミック型メモリセルが設けられ、
    前記２つの交点にそれぞれ設けられたダイナミック型メモリセルにおける前記キャパシタの他端は、同一のプレート線に接続され、
    前記ダイナミック型メモリセルからデータを読み出す際に、前記ワード線が活性化され、前記相補ビット線に相補の信号が発生し、前記プレート線のレベルが、第７の電圧から、前記第７の電圧よりも低い第６の電圧に駆動されることを特徴とする半導体記憶装置。
  22. 請求項２１記載の半導体記憶装置において、
    前記相補ビット線のうち一方のビット線が第１の電圧に増幅され、他方のビット線が前記第１の電圧よりも低い第２の電圧に増幅された後、第２の時間に前記プレート線のレベルが前記第６の電圧から、前記第７の電圧に駆動され、第１の時間において前記第１の電圧に増幅されたビット線が、前記第１の電圧よりも低い第３の電圧に下げられた後、前記ワード線が非活性化されることを特徴とする半導体記憶装置。
  23. 請求項２２記載の半導体記憶装置において、
    前記第１の時間と前記第２の時間がほぼ同時であることを特徴とする半導体記憶装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008059734A (ja) * 2006-08-31 2008-03-13 Hynix Semiconductor Inc 半導体メモリ装置
US7933141B2 (en) 2008-04-04 2011-04-26 Elpida Memory, Inc. Semiconductor memory device
JP2012238852A (ja) * 2011-04-26 2012-12-06 Semiconductor Energy Lab Co Ltd 半導体メモリ装置およびその駆動方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100673901B1 (ko) * 2005-01-28 2007-01-25 주식회사 하이닉스반도체 저전압용 반도체 메모리 장치
US7767992B2 (en) * 2005-08-09 2010-08-03 Ovonyx, Inc. Multi-layer chalcogenide devices
US7375999B2 (en) * 2005-09-29 2008-05-20 Infineon Technologies Ag Low equalized sense-amp for twin cell DRAMs
KR100823706B1 (ko) * 2006-07-21 2008-04-21 삼성전자주식회사 반도체 장치의 신호 라인 구조물 및 이를 제조하는 방법
DE102006035076B4 (de) * 2006-07-28 2010-04-08 Qimonda Ag Integrierter Halbleiterspeicher und Verfahren zum Betreiben eines integrierten Halbleiterspeichers
DE102007012902B3 (de) * 2007-03-19 2008-07-10 Qimonda Ag Kopplungsoptimierte Anschlusskonfiguration von Signalleitungen und Verstärkern
JP2008243238A (ja) * 2007-03-23 2008-10-09 Elpida Memory Inc 分子電池メモリ装置
DE102007023653A1 (de) * 2007-05-22 2008-11-27 Qimonda Ag Halbleiterspeicher und Verfahren zum Betreiben eines Halbleiterspeichers
US7759714B2 (en) * 2007-06-26 2010-07-20 Hitachi, Ltd. Semiconductor device
TW201142869A (en) 2010-02-09 2011-12-01 Samsung Electronics Co Ltd Memory device from which dummy edge memory block is removed
KR101223539B1 (ko) 2010-12-15 2013-01-21 에스케이하이닉스 주식회사 반도체 집적 회로 장치
KR20120126437A (ko) * 2011-05-11 2012-11-21 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20130057855A (ko) * 2011-11-24 2013-06-03 에스케이하이닉스 주식회사 반도체 메모리 장치
JP2014149884A (ja) 2013-01-31 2014-08-21 Micron Technology Inc 半導体装置
US20140219007A1 (en) * 2013-02-07 2014-08-07 Nvidia Corporation Dram with segmented page configuration
JP2014225566A (ja) * 2013-05-16 2014-12-04 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
JP6359332B2 (ja) 2014-05-09 2018-07-18 ルネサスエレクトロニクス株式会社 半導体装置
US20200105336A1 (en) * 2018-09-28 2020-04-02 Omnivision Technologies, Inc. Fast access dram with 2 cell-per-bit, common word line, architecture

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH023161A (ja) * 1988-06-17 1990-01-08 Hitachi Ltd メモリ回路
JPH0334188A (ja) * 1989-06-30 1991-02-14 Hitachi Ltd メモリ回路
JPH08115595A (ja) * 1994-10-14 1996-05-07 Matsushita Electric Ind Co Ltd メモリ装置
JP2002197855A (ja) * 2000-12-25 2002-07-12 Toshiba Corp 半導体記憶装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW235363B (ja) * 1993-01-25 1994-12-01 Hitachi Seisakusyo Kk
US5825609A (en) * 1996-04-23 1998-10-20 International Business Machines Corporation Compound electrode stack capacitor
KR100224702B1 (ko) * 1997-06-17 1999-10-15 윤종용 기준 셀 커패시터로 선형 커패시터를 사용하는 강유전체 메모리소자, 그에 저장된 정보를 읽는 방법 및 그 제조방법
JPH11260054A (ja) 1998-01-08 1999-09-24 Mitsubishi Electric Corp ダイナミック型半導体記憶装置
JP3617615B2 (ja) * 1999-11-08 2005-02-09 シャープ株式会社 強誘電体記憶装置
JP2001308288A (ja) * 2000-04-27 2001-11-02 Sharp Corp 半導体装置の製造方法および半導体装置
US6545923B2 (en) * 2001-05-04 2003-04-08 Samsung Electronics Co., Ltd. Negatively biased word line scheme for a semiconductor memory device
JP2003092364A (ja) * 2001-05-21 2003-03-28 Mitsubishi Electric Corp 半導体記憶装置
JP2004213722A (ja) * 2002-12-27 2004-07-29 Matsushita Electric Ind Co Ltd 半導体記憶装置及び半導体集積回路装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH023161A (ja) * 1988-06-17 1990-01-08 Hitachi Ltd メモリ回路
JPH0334188A (ja) * 1989-06-30 1991-02-14 Hitachi Ltd メモリ回路
JPH08115595A (ja) * 1994-10-14 1996-05-07 Matsushita Electric Ind Co Ltd メモリ装置
JP2002197855A (ja) * 2000-12-25 2002-07-12 Toshiba Corp 半導体記憶装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008059734A (ja) * 2006-08-31 2008-03-13 Hynix Semiconductor Inc 半導体メモリ装置
US7933141B2 (en) 2008-04-04 2011-04-26 Elpida Memory, Inc. Semiconductor memory device
JP2012238852A (ja) * 2011-04-26 2012-12-06 Semiconductor Energy Lab Co Ltd 半導体メモリ装置およびその駆動方法

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