KR20120126437A - 반도체 메모리 장치 - Google Patents

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KR20120126437A
KR20120126437A KR1020110044209A KR20110044209A KR20120126437A KR 20120126437 A KR20120126437 A KR 20120126437A KR 1020110044209 A KR1020110044209 A KR 1020110044209A KR 20110044209 A KR20110044209 A KR 20110044209A KR 20120126437 A KR20120126437 A KR 20120126437A
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윤태식
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에스케이하이닉스 주식회사
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Abstract

본 발명은 선택된 메모리 셀이 연결된 비트 라인과 상보적인 관계를 가지는 비트 라인에 연결된 메모리 셀들 중 하나를 더미 메모리 셀로 선택하여 비트 라인 캐패시턴스를 보상하는 반도체 메모리 장치를 제공한다. 본 발명의 일 실시예에 따른 반도체 메모리 장치는 제1 비트 라인 및 제1 워드 라인에 연결된 선택 메모리 셀, 상기 제1 비트 라인과 상보(complementary) 관계를 가지는 제2 비트 라인 및 제2 워드 라인에 연결된 더미 메모리 셀, 및 상기 제1 및 제2 비트 라인들과 연결되며, 상기 제1 및 제2 워드 라인이 동시에 활성화되어 상기 선택 메모리 셀에 기입된 데이터를 독출하는 감지 증폭기를 포함한다.

Description

반도체 메모리 장치 {Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 캐패시터(capacitor)에 전하를 저장하여 데이터를 기입하는 메모리 셀을 포함하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 데이터를 저장해 두고 필요할 때 읽어볼 수 있는 기억 장치이다. 반도체 메모리 장치는 크게 램(Random Access Memory; RAM)과 롬(Read Only Memory; ROM)으로 나눌 수 있다. 램은 전원이 차단되면 메모리 장치에 저장되어 있던 데이터가 소멸하는 휘발성 메모리 장치(volatile memory device)이고 롬은 전원이 차단되더라도 저장되어 있던 데이터가 소멸하지 않는 비휘발성 메모리 장치(non-volatile memory device)이다.
본 발명이 이루고자 하는 기술적 과제는 메모리 셀에 저장된 전하를 감지하는 과정에서 비트 라인 쌍의 캐패시턴스 불균형에 의하여 발생할 수 있는 감지 페일(fail)을 감소시켜 동작 신뢰성을 향상시킬 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 메모리 제1 비트 라인 및 제1 워드 라인에 연결된 선택 메모리 셀, 상기 제1 비트 라인과 상보(complementary) 관계를 가지는 제2 비트 라인 및 제2 워드 라인에 연결된 더미 메모리 셀, 및 상기 제1 및 제2 비트 라인들과 연결되며, 상기 제1 및 제2 워드 라인이 동시에 활성화되어 상기 선택 메모리 셀에 기입된 데이터를 독출하는 감지 증폭기를 포함한다.
실시예에 따라, 상기 제1 및 제2 비트 라인들은 오픈 비트 라인 구조 또는 폴디드 비트 라인 구조를 가질 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 장치는 메모리 셀에 인접한 더미 셀(dummy cell)을 사용하여 캐패시턴스 값을 보상하여 감지 동작의 정확성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치에 포함되는 메모리 셀 어레이의 구조를 나타내는 회로도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 파형도이다.
도 4는 도 2의 더미 메인 워드 라인 구동기의 일 실시예를 나타내는 도면이다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 더미 서브 워드 라인 구동기를 나타내는 회로도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 회로도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 9a는 본 발명의 일 실시예에 따른 반도체 메모리 장치가 폴디드 비트 라인 구조를 가지는 메모리 셀 어레이를 포함하는 경우, 더미 서브 워드 라인 구동기의 실시예를 나타내는 회로도이다.
도 9b는 도 9a의 서브 워드 라인 구동기를 포함하는 경우, 각각의 서브 워드 라인들이 더미 서브 워드 라인으로 구동되는 방식을 대응시킨 표이다.
도 10a는 본 발명의 일 실시예에 따른 반도체 메모리 장치가 폴디드 비트 라인 구조를 가지는 메모리 셀 어레이를 포함하는 경우, 더미 서브 워드 라인 구동기의 실시예를 나타내는 회로도이다.
도 10b는 도 10a의 서브 워드 라인 구동기를 포함하는 경우, 각각의 서브 워드 라인들이 더미 서브 워드 라인으로 구동되는 방식을 대응시킨 표이다.
도 11은 도 10a 및 도 10b의 더미 서브 워드 라인 구동기를 포함하는 코어 어레이의 일 실시예를 나타내는 회로도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치에 포함되는 메모리 셀 어레이의 구조를 나타내는 회로도이다.
도 1을 참조하면, 메모리 셀 어레이는 비트 라인(BL) 및 비트 라인(BL)과 상보적인(complementary) 비트 라인 바(BLB), 비트 라인 쌍(BL, BLB)과 교차하는 방향으로 연장되는 서브 워드 라인(SWL), 및 더미 서브 워드 라인(DSWL), 서브 워드 라인(SWL)과 비트 라인(BL)에 연결되는 제1 메모리 셀(MC1), 더미 서브 워드 라인(DSWL)과 비트 라인 바(BLB)에 연결되는 제2 메모리 셀(MC2), 및 감지 증폭기(SA)를 포함할 수 있다.
도 1은 오픈 비트 라인(Open bit line) 구조를 가지는 것으로 감지 증폭기(SA)는 비트 라인(BL)과 비트 라인 바(BLB) 사이의 전압 차이를 제1 노드(ND1) 및 제2 노드(ND2)를 통하여 감지하여 출력 신호로 제공할 수 있다.
예를 들어, 제1 메모리 셀(MC1)은 제1 메모리 트랜지스터(MT1) 및 제1 캐패시터(C1)를 포함하며, 제2 메모리 셀(MC2)는 제2 메모리 트랜지스터(MT2) 및 제2 캐패시터(C2)를 포함할 수 있다.
제1 메모리 셀(MC1)은 제1 메모리 트랜지스터(MT1)의 활성화에 응답하여 제1 캐패시터(C1)에 전하를 충전(Charge) 또는 방전(discharge)하는 동작을 수행한다. 제1 캐패시터(C1)에 전하를 충전하여 데이터를 저장하거나, 충전된 전하를 방전하여 데이터를 소거할 수 있다. 제1 캐패시터(C1)에 특정한 양의 전하가 충전되어 있는 경우, 서브 워드 라인(SWL)이 활성화되고, 프리차지 동작을 통하여 승압 전압의 1/2 레벨로 설정된 제1 및 제2 노드들(ND1, ND2)에 기초하여 출력 신호를 전개(develop)한다. 제1 메모리 셀(MC1)에 저장된 데이터를 전개하는 과정에서 활성화되는 제1 메모리 셀(MC1)과 연결된 비트 라인(BL)과 연결된 메모리 셀(MC2)이 활성화되지 않는 비트 라인 바(BLB)에 대한 캐패시턴스가 상이해질 수 있어 비트라인 캐패시턴스에 의한 출력 신호에 오차가 발생할 수 있다. 따라서 본 발명의 실시예들에 따른 반도체 메모리 장치는 특정한 메모리 셀에 저장된 데이터를 독출하는 경우, 동일한 감지 증폭기(SA)에 연결된 메모리 셀을 더미 셀로 선택하여 구동함으로써 비트 라인 각각에 대한 캐패시턴스 오차를 보상할 수 있다.
감지 증폭기(SA)는 제1 및 제2 PMOS 트랜지스터들(MP1, MP2)과 제1 및 제2 NMOS 트랜지스터들(MN1, MN2)을 포함할 수 있다. 제1 PMOS 트랜지스터(MP1)는 제2 노드(ND2)에 연결된 게이트 및 제1 노드(ND1)에 연결된 제1 단자를 포함한다. 제2 PMOS 트랜지스터(MP2)는 제1 노드(ND1)에 연결된 게이트, 제1 PMOS 트랜지스터(MP1)의 제2 단자에 연결된 제1 단자, 및 제2 노드(ND2)에 연결된 제2 단자를 포함한다.
제1 NMOS 트랜지스터(MN1)는 제2 노드(ND2)에 연결된 게이트, 및 제1 노드(ND1)에 연결된 제2 단자를 포함한다. 제2 NMOS 트랜지스터(MN2)는 제1 노드(ND1)에 연결된 게이트, 제2 노드(ND2)에 연결된 제1 단자, 및 제1 NMOS 트랜지스터(MN1)의 제1 단자에 연결된 제2 단자를 포함한다.
다만, 제1 노드(ND1)와 제2 노드(ND2) 사이의 전압 차이는 제1 및 제2 PMOS 트랜지스터들(MP1, MP2)과 제1 및 제2 NMOS 트랜지스터들(MN1, MN2)의 구동 능력(Driving ability)의 차이 또는 각 노드의 물리적인 취약성 때문에 출력 신호가 실제 전압 차이와 상이하게 나타날 수 있으며 비트 라인(BL)과 비트 라인 바(BLB)의 전압 차이를 증폭하는 과정에서 오동작(malfunction)이 발생할 수 있다.
도 1에서는 제1 메모리 셀(MC1)이 선택 메모리 셀로 데이터를 독출하도록 액세스되며, 제1 메모리 셀(MC1)의 데이터를 독출하기 위한 캐패시턴스 보상을 위하여 제2 메모리 셀(MC2)이 더미 메모리 셀로 선택되어 제2 메모리 셀(MC2)과 연결된 워드 라인이 더미 서브 워드 라인(DSWL)으로 나타낼 수 있다. 다만, 이는 예시적인 것으로 제2 메모리 셀(MC2)이 선택 메모리 셀인 경우에는 제1 메모리 셀(MC1)이 더미 메모리 셀로 선택될 수 있다.
오픈 비트 라인 구조를 가지는 반도체 메모리 장치에 있어서, 감지 증폭기(SA)에 연결된 비트 라인(BL)과 이와 상보적인 관계를 가지는 비트 라인 바(BLB)에 포함된 메모리 셀들이 더미 메모리 셀로 선택될 수 있다. 실시예에 따라 감지 증폭기(SA)에 연결된 비트 라인(BL)에 연결된 메모리 셀이 선택된 경우, 비트 라인 바(BLB)에 연결된 메모리 셀이 더미 메모리 셀로 선택되고, 감지 증폭기(SA)에 연결된 비트 라인 바(BLB)에 연결된 메모리 셀이 선택된 경우, 비트 라인(BL)에 연결된 메모리 셀이 더미 메모리 셀로 선택될 수 있다. 따라서, 더미 메모리 셀은 다수의 메모리 셀들 중에서 선택적으로 더미 메모리 셀로 동작하는 것으로, 별도의 구성으로 포함되는 것이 아니며, 제어 방법에 따라 더미 메모리 셀의 위치는 상이해질 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(10a)는 코어 어레이(100a)와 X 홀(200a)을 포함할 수 있다.
코어 어레이(100a)는 복수의 셀 어레이들(CA1, CA2, ..., CA6), 복수의 서브 워드 라인 구동기 어레이들(SWDA1, SWDA1, ..., SWDA9), 및 복수의 감지 증폭기 어레이들(SAA1, SAA2, ..., SAA8)을 포함할 수 있다.
셀 어레이들(CA1, CA2, ..., CA6)은 복수의 메모리 셀들을 포함하며, 매트(MAT)로 나타낼 수 있다. 도 2의 셀 어레이들(CA1, CA2, ..., CA6) 및 감지 증폭기 어레이들(SAA1, SAA2, ..., SAA8)은 도 1에 나타낸 것과 실질적으로 동일한 구성을 가질 수 있다.
서브 워드 라인 구동기 어레이들(SWDA1, SWDA2, ..., SWDA9)은 셀 어레이들(CA)의 서브 워드 라인들과 각각 연결되어 서브 워드 라인을 활성화할 수 있다.
X 홀(200a)은 어드레스 신호(ADDR)에 기초하여 메인 워드 라인 구동 신호(MWLB), 더미 메인 워드 라인 구동 신호(DMWLB), 및 서브 워드 라인 구동 신호(FXB)를 생성하여 제공할 수 있다.
메인 워드 라인 구동 신호(MWLB)는 코어 어레이(100a)에 포함된 복수의 메인 워드 라인들을 활성화한다. 메인 워드 라인 구동 신호(MWLB)에 기초하여 복수의 메인 워드 라인들 중에서 액세스(access)되는 메인 워드 라인이 결정된 경우, 더미 메인 워드 라인 구동 신호(DMWLB)는 감지 증폭기 어레이(SAA)를 사이에 두고 선택 메모리 셀이 연결되는 메인 워드 라인이 포함되는 셀 어레이(CA)와 인접하는 위 또는 아래의 셀 어레이에 포함되는 메인 워드 라인을 더미 메인 워드 라인으로 선택하여 메인 워드 라인과 동시에 구동하도록 생성될 수 있다.
예를 들어, 어드레스 신호(ADDR)에 기초하여 제3 셀 어레이(CA3)에 포함된 제1 메모리 셀(SC1)이 선택 메모리 셀로서, 제1 메모리 셀(SC1)에 포함된 데이터를 독출하는 경우, 제1 메모리 셀(SC1)은 제5 감지 증폭기 어레이(SAA5)에 포함된 감지 증폭기를 통하여 제5 셀 어레이(CA5)에 포함된 비트 라인과 연결될 수 있다. 따라서, 제5 셀 어레이(CA5)에 포함된 더미 메모리 셀들(DC1) 중에서 하나의 셀이 더미 메모리 셀로 선택될 수 있으며, 더미 메인 워드 라인 구동 신호(DMWLB)는 제3 셀 어레이(CA3)와 제5 감지 증폭기 어레이(SAA5)를 통하여 아래로 인접한 제5 셀 어레이(CA5)에 포함된 복수의 메모리 셀들을 활성화시키도록 구동될 수 있다.
예를 들어, 제2 메인 워드 라인 구동 신호(MWLB<1>)가 활성화된 경우, 제3 더미 메인 워드 라인 구동 신호(DMWLB<2>)가 활성화될 수 있다. 다만, 감지 증폭기(SA)의 연결 관계에 따라서 제2 메인 워드 라인 구동 신호(MWLB<1>)가 활성화된 경우, 제1 더미 메인 워드 라인 구동 신호(DMWLB<0>)가 활성화될 수도 있다. 감지 증폭기 어레이(SAA)와 셀 어레이(CA) 사이의 연결 관계는 각 비트 라인의 주소에 따라 상이해질 수 있다. 따라서, X 홀(200a)에 포함된 더미 메인 워드 라인 구동기(210a)는 비트 라인 어드레스 및 메이 워드 라인 구동 신호(MWLB)에 기초하여 더미 메인 워드 라인 구동 신호(DMWLB)를 생성할 수 있다.
다른 실시예에 있어서, 제6 셀 어레이(CA6)에 포함된 제2 메모리 셀(SC2)에 포함된 데이터가 독출되는 경우, 더미 메인 워드 라인 구동 신호(DMWLB)는 제6 감지 증폭기 어레이(SAA6)를 통하여 위로 인접하는 제4 셀 어레이(CA4)에 포함된 제2 더미 메모리 셀들(DC2) 중에 하나를 활성화하도록 생성될 수 있다. 예를 들어, 제3 메인 워드 라인 구동 신호(MWLB<2>)가 활성화된 경우, 제2 더미 메인 워드 라인 구동 신호(DMWLB<1>)가 활성화될 수 있다.
서브 워드 라인 구동 신호(FXB)는 메인 워드 라인에 연결된 복수의 서브 워드 라인들 중에서 하나의 서브 워드 라인을 선택하기 위하여 제공될 수 있다.
오픈 비트 라인 구조를 가지는 메모리 셀 어레이를 구비하는 반도체 메모리 장치(10a)에 있어서, 감지 증폭기(SA)와 셀 어레이(CA)의 연결 관계에 따라 활성화된 메인 워드 라인이 포함되는 셀 어레이의 아래 또는 위의 메인 워드 라인을 더미 메인 워드 라인으로 선택하여 구동할 수 있다.
실시예에 따라 비트 라인 어드레스에 기초하여 메인 워드 라인의 아래 또는 위를 선택할 수 있다. 예를 들어, 비트 라인이 홀수(odd)번 째 비트 라인인 경우와 짝수(even)번 째 비트 라인인 경우에 따라 더미 메인 워드 라인과 메인 워드 라인의 관계가 결정될 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 파형도이다.
도 3을 참조하면, 반도체 메모리 장치(10a)는 클락 신호(CLK)에 동기하여 동작한다.
t1 시점에서, 커맨드 신호에 포함되는 액티브 신호(RACT)에 응답하여 어드레스 신호에 상응하는 R1ACB 신호, R2ACB 신호, 및 LAX34<0> 신호가 생성된다. 예를 들어, R1ACB 신호는 프리 디코딩된(pre-decoded) 어드레스 신호를 메인 워드 라인 구동기(210) 및 서브 워드 라인 구동기(230)에 제공한 이후에 비활성화되며, R2ACB 신호는 메인 워드 라인 구동 신호(MWLB) 및 서브 워드 라인 구동 신호(FXB)를 비활성화시킨다.
액티브 신호(RACT)에 응답하여 더미 메인 워드 라인 구동 신호(DMWLB)는 비활성화된다. 도 3에서 메인 워드 라인 구동 신호(MWLB) 및 더미 메인 워드 라인 구동 신호(DMWLB)는 로우 인에이블 신호(low enable signal)일 수 있다. 즉, 더미 메인 워드 라인의 경우, 메인 워드 라인이 활성화되기 이전까지 프리차지 되었다가 액티브 신호(RACT)에 응답하여 비활성화될 수 있다.
t2 시점에서, 어드레스 신호들에 기초하여 매트 선택 신호(MAT_SEL)가 활성화되어 반도체 메모리 장치에 포함된 기 설정된 메모리 셀들을 포함하는 매트(MAT)를 선택한다. 특정한 매트가 선택됨에 따라 메인 워드 라인 구동 신호(MWLB)도 활성화되어 선택 메모리 셀이 활성화된다. 선택 메모리 셀에 기입된 데이터를 독출하는 과정에서 감지 증폭기(SA)에 연결된 비트 라인 쌍들의 캐패시턴스를 보상하기 위하여 더미 메인 워드 라인 구동 신호(DMWLB)도 활성화된다.
따라서, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 더미 메모리 셀의 보상된 캐패시턴스에 기초하여 선택 메모리 셀에 기입된 데이터를 정확하게 독출할 수 있다.
t3 시점에서 독출 동작이 완료되어 액티브 신호(RACT)가 비활성화된다. 이에 따라서 어드레스 신호에 포함되는 R1ACB 신호, R2ACB 신호, 및 LAX34<0> 신호가 비활성화되고, 매트 선택 신호(MAT_SEL) 및 메인 워드 라인 구동 신호(MWLB)가 비활성화된다.
다만, t4 시점에서도 더미 메인 워드 라인 구동 신호(DMWLB)는 활성화되어 있는데, 더미 메모리 셀 내의 캐패시턴스를 프리차지 레벨로 유지하여 더미 메모리 셀 내의 캐패시터에 충전된 전하량이 선택 메모리 셀의 캐패시터에 저장된 전하량과 상이한 값을 가지게 되어 발생할 수 있는 데이터 독출 오류를 방지한다.
도 4는 도 2의 더미 메인 워드 라인 구동기의 일 실시예를 나타내는 도면이다.
도 4를 참조하면, 더미 메인 워드 라인 구동기(220)는 복수의 지연 로직들을 포함하여 구현될 수 있다.
제1 지연 로직(410)은 매트 선택 신호(MAT_SEL)를 지연시켜, 제2 지연부(430) 및 제1 논리 연산기(450)에 제공한다.
제1 논리 연산기(450)는 제1 지연 로직(410)에 의하여 지연된 매트 선택 신호(MAT_SEL)와 제2 지연부(430)를 통하여 기 설정된 시간만큼 지연되고 제2 인버터(I2)에 의하여 반전된 신호에 대하여 논리곱 연산을 수행하여 래치 회로(460)에 제공한다.
제2 논리 연산기(440)는 액티브 신호(RACT)와, 액티브 신호(RACT)가 제1 지연부(420)에 의하여 기 설정된 시간만큼 지연되고 제1 인버터(I1)에 의하여 반전된 신호에 대하여 논리곱 연산(440)을 수행하여 래치 회로(460)에 제공한다.
래치 회로(460)는 제3 및 제4 논리 연산기들(461, 463)을 포함할 수 있으며, 제1 논리 연산기(450)의 출력 신호에 응답하여 활성화되고, 제2 논리 연산기(440)의 출력 신호에 의하여 비활성화되는 출력 신호를 제3 인버터(I3)에 제공한다.
제3 및 제4 논리 연산기(461, 463)는 크로스-커플(Cross-coupled) 되어 일반적인 R-S 래치의 구성을 가지며, 제4 논리 연산기(463)는 리셋 신호(RSTB)를 수신할 수 있다.
제2 지연 로직(470)은 제3 인버터(I3)의 출력 신호를 기 설정된 시간만큼 지연시켜 더미 메인 워드 라인 구동 신호(DMWLB)를 제공할 수 있다.
따라서, 본 발명의 일 실시예에 따른 더미 메인 워드 라인 구동기(220)는 매트 선택 신호(MAT_SEL) 및 액티브 신호(RACT)에 기초하여 더미 메인 워드 라인 구동 신호(DMWLB)를 생성할 수 있다.
더미 메인 워드 라인 구동기(220)에서 생성되는 더미 메인 워드 라인 구동 신호(DMWLB)의 동작 파형 특성은 도 3을 참조하도록 한다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 도면이다.
도 5를 참조하면, t1 시점에서 액티브 신호(RACT)에 응답하여 프리차지 동작을 수행하는 비트 라인 이퀄라이즈 신호(BLEQ)가 비활성화된다. 비트 라인 이퀄라이즈 신호(BLEQ)에 응답하여 동일한 전압 레벨로 프리차지 되어 있던 비트 라인(BL)과 비트 라인 바(BLB)는 액티브 신호(RACT)에 응답하여 워드 라인(WL) 및 더미 워드 라인(DWL)이 활성화됨에 따라 선택 메모리 셀에 저장되어 있던 데이터에 따라 상이한 전압 레벨로 전개된다. 도 5에서 워드 라인(WL)은 메인 워드 라인(MWL) 및 서브 워드 라인(SWL)을 포함할 수 있으며, 더미 워드 라인(DWL)은 더미 메인 워드 라인(DMWL) 및 더미 서브 워드 라인(DSWL)을 포함할 수 있다.
도 5의 경우, 비트 라인(BL)은 논리 상태 ＇하이＇, 비트 라인 바(BLB)는 논리 상태 ＇로우＇의 전압 레벨을 가지도록 전개된다. 비트 라인 쌍들의 전압 레벨을 감지하여 선택 메모리 셀에 기입되었던 데이터를 독출하는 동작이 완료된 이후, 프리차지 신호(PRCHG)에 응답하여 워드 라인(WL)은 비활성화된다. 다만, 도 3에서 나타난 바와 같이 더미 워드 라인(DWL)은 활성화된 상태를 유지한다.
t3 시점에서, 더미 워드 라인(DWL)이 활성화된 상태에서 비트 라인 이퀄라이즈 신호(BLEQ)가 활성화되는 경우, 비트 라인 쌍(BL, BLB)이 프리차지 되는 것은 물론, 더미 워드 라인(DWL)에 연결된 더미 메모리 셀에 포함된 캐패시터도 비트 라인 쌍(BL, BLB)의 프리차지 레벨과 실질적으로 동일한 전압에 상응하는 전하를 충전하게 된다. 프리차지 동작이 완료되면, t4 시점에서 액티브 신호(RACT)가 다시 활성화되어 반도체 메모리 장치는 독출 동작을 수행할 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 더미 서브 워드 라인 구동기를 나타내는 회로도이다.
도 6을 참조하면, 더미 서브 워드 라인 구동기(600)는 도 2의 서브 워드 라인 구동기 어레이(SWDA)에 포함될 수 있으며, 제5 논리 연산기(610) 및 제3 PMOS 트랜지스터(MP3), 제3 NMOS 트랜지스터(MN3), 및 제4 NMOS 트랜지스터(MP4)를 포함할 수 있다.
제5 논리 연산기(610)는 더미 메인 워드 라인 구동 신호(DMWLB) 및 메인 워드 라인 구동 신호(MWLB)에 대하여 논리합 연산을 수행하여 더미 서브 워드 라인 구동 신호(DSWLB)를 제공할 수 있다. 즉, 더미 서브 워드 라인 구동 신호(DSWLB)는 더미 메인 워드 라인 구동 신호(DMWLB) 및 메인 워드 라인 구동 신호(MWLB) 중 어느 하나의 신호가 활성화된 경우에 활성화될 수 있다.
제3 PMOS 트랜지스터(MP3)는 상보 서브 워드 라인 구동 신호(FX)를 인가받는 제1 단자, 더미 서브 워드 라인 구동 신호(DSWLB)를 인가받는 게이트 및 더미 서브 워드 라인(DSWL)과 연결된 제2 단자를 포함한다. 제3 NMOS 트랜지스터(MN3)는 접지 전압(VSS)과 연결된 제1 단자, 더미 서브 워드 라인 구동 신호(DSWLB)를 인가받는 게이트, 및 더미 서브 워드 라인(DSWL)과 연결된 제2 단자를 포함한다. 제3 PMOS 트랜지스터(MP3) 및 제3 NMOS 트랜지스터(MN3)는 더미 서브 워드 라인 구동 신호(DSWLB)가 활성화된 경우, 상보 서브 워드 라인 구동 신호(FX)를 더미 서브 워드 라인(DSWL)에 제공하고, 더미 서브 워드 라인 구동 신호(DSWLB)가 비활성화된 경우, 더미 서브 워드 라인(DSWL)을 접지 전압(VSS) 레벨로 하강시킬 수 있다.
제4 NMOS 트랜지스터(MN4)는 접지 전압(VSS)과 연결된 제1 단자, 서브 워드 라인 구동 신호(FXB)를 인가받는 게이트, 및 더미 서브 워드 라인(DSWL)과 연결된 제2 단자를 포함하여, 서브 워드 라인 구동 신호(FXB)가 활성화된 경우, 더미 서브 워드 라인(DSWL)을 접지 전압(VSS)으로 끌어내린다.
따라서, 더미 서브 워드 라인(DSWL)은 더미 서브 워드 라인 구동 신호(DSWLB)가 활성화되고, 서브 워드 라인 구동 신호(FXB)에 의하여 특정한 서브 워드 라인이 선택된 경우에 활성화될 수 있다.
오픈 비트 라인 구조를 가지는 메모리 셀 어레이를 포함하는 반도체 메모리 장치의 경우, 도 6에 도시된 것과 실질적으로 동일한 구조를 가지는 더미 서브 워드 라인 구동기(600)를 포함할 수 있다. 즉, 상기한 바와 같이 도 6에서는 더미 서브 워드 라인(DSWL)으로 나타내었으나, 반도체 메모리 장치에서 생성되는 어드레스 신호에 기초할 때, 메모리 셀 어레이에 포함된 복수의 서브 워드 라인들은 더미 서브 워드 라인으로 선택될 수 있으므로 각각의 서브 워드 라인들은 도 6에 나타난 것과 같은 더미 서브 워드 라인 구동기(600)에 의하여 구동될 수 있다.
도 2의 코어 어레이(100a)에 포함된 각각의 서브 워드 라인 구동기 어레이(SWDA)는 적어도 하나의 더미 서브 워드 라인 구동기(600)를 포함할 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 회로도이다.
도 1의 반도체 메모리 장치와 비교하였을 경우, 도 7의 경우는 폴디드 비트 라인(Folded bit line) 구조를 가지는 경우를 도시한 것으로, 비트 라인(BL)과 비트 라인 바(BLB)는 감지 증폭기(SA)를 통하여 서로 연결되며, 따라서, 더미 서브 워드 라인(DSWL)과 서브 워드 라인(SWL)은 동일한 매트에 포함될 수 있으며, 메인 워드 라인(MWL)을 공유할 수도 있다.
비트 라인(BL) 및 서브 워드 라인(SWL)에 연결된 제3 메모리 셀(MC3)은 제3 메모리 트랜지스터(MT3) 및 제3 캐패시터(C3)를 포함하여 서브 워드 라인(SWL)이 활성화된 경우, 비트 라인(BL)을 통하여 제공되는 전압을 제3 캐패시터(C3)에 저장하거나, 서브 워드 라인(SWL)이 활성화된 경우, 제3 캐패시터(C3)에 저장된 전하를 비트 라인(BL)에 제공할 수 있다.
제3 메모리 셀(MC3)이 선택 메모리 셀인 경우, 더미 서브 워드 라인(DSWL) 및 비트 라인 바(BLB)에 연결된 제4 메모리 셀(MC4)은 더미 메모리 셀로서, 제4 캐패시터(C4)에 승압 전압(VPP)의 1/2에 상응하는 전하를 저장하고 있으면서 제3 메모리 셀(MC3)의 데이터를 독출하는 경우, 서브 워드 라인(SWL)과 더미 서브 워드 라인(DSWL)이 동시에 활성화될 수 있다.
제4 메모리 셀(MC4)이 동시에 활성화됨으로써, 비트 라인 바(BLB)에 연결된 어떠한 메모리 셀들도 활성화되지 않아 비트 라인과 연결된 메모리 셀들 사이의 기생 캐패시턴스 등으로 인하여 감지 증폭기(SA) 내에서 제3 메모리 셀(MC3)에 저장된 데이터를 독출하는 경우에 발생할 수 있는 오동작을 최소화할 수 있다.
도 1과 동일한 참조 부호는 실질적으로 동일한 구성 요소를 나타내므로 이에 대한 구체적인 설명은 생략하도록 한다.
도 8은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 8을 참조하면, 반도체 메모리 장치(10b)는 코어 어레이(100b) 및 X 홀(200b)을 포함할 수 있다. 도 2와 비교하였을 경우, 도 8의 코어 어레이(100b)는 제1 감지 증폭기 어레이(SAA1)는 제1 셀 어레이(CA1)에 포함된 메모리 셀들과 연결되며, 제2 감지 증폭기 어레이(SAA2)는 제2 셀 어레이(CA2)에 포함된 메모리 셀들과 연결되고, 제3 감지 증폭기 어레이(SAA3)는 제3 셀 어레이(CA3)에 포함된 메모리 셀들과 연결된다.
다만, 서브 워드 라인 구동 신호(FXB)에 기초할 때, 제1 서브 워드 라인 구동기 어레이(SWDA1)는 제1, 3, 5, 및 7 서브 워드 라인들(SWL0, SWL2, SWL4, SWL6)을 구동할 수 있고, 제2 서브 워드 라인 구동기 어레이(SWDA2)는 제2, 4, 6, 및 8 서브 워드 라인들(SWL1, SWL3, SWL5, SWL7)을 구동할 수 있다. 따라서, 더미 메인 워드 라인 구동기(220)는 서브 워드 라인 구동 신호(FXB)에 따라 더미 메인 워드 라인 구동 신호(DMWLB)를 생성할 수 있다. 따라서, 하나의 메인 워드 라인에 대하여 더미 메인 워드 라인 구동 신호(DMWLB)는 2 비트의 디지털 신호를 가지도록 할당될 수 있다. 각각의 더미 메인 워드 라인 구동 신호(DMWLB)는 홀수 번째의 서브 워드 라인들 및 짝수 번 째의 서브 워드 라인들을 구동할 수 있다. 다만, 이는 예시적인 것으로 더미 메인 워드 라인 구동 신호(DMWLB)에 따른 서브 워드 라인의 구동 방법은 이에 한정되지 않는다.
예를 들어, 제5 서브 워드 라인(SWL4) 및 제1 비트 라인 바(BLB0)에 연결된 제1 선택 메모리 셀(S1)에 저장된 데이터를 독출하는 경우, 제2 감지 증폭기 어레이(SAA2)에 포함된 감지 증폭기는 제1 선택 메모리 셀과 제1 비트 라인(BL0)에 연결된 복수의 메모리 셀들 중에서 하나를 더미 메모리 셀로 선택할 수 있다. 제1 선택 메모리 셀(S1)을 활성화하기 위하여 제1 서브 워드 라인 구동기 어레이(SWDA1)에 포함된 서브 워드 라인 구동기가 메인 워드 라인 구동 신호(MWLB) 및 서브 워드 라인 구동 신호(FXB)에 기초하여 활성화되며, 제2 서브 워드 라인 구동기 어레이(SWDA2)에 포함된 서브 워드 라인 구동기 중 적어도 하나가 더미 메인 워드 라인 구동 신호(DMWLB) 또는 서브 워드 라인 구동 신호(FXB)에 기초하여 활성화될 수 있다.
도 9a는 본 발명의 일 실시예에 따른 반도체 메모리 장치가 폴디드 비트 라인 구조를 가지는 메모리 셀 어레이를 포함하는 경우, 더미 서브 워드 라인 구동기의 실시예를 나타내는 회로도이다.
도 9a를 참조하면, 더미 서브 워드 라인 구동기(900a)는 제4 PMOS 트랜지스터(MP4), 제5 NMOS 트랜지스터(MN5), 및 제6 NMOS 트랜지스터(MN6)를 포함할 수 있다.
제4 PMOS 트랜지스터(MP4) 및 제5 NMOS 트랜지스터(MN5)는 승압 전압(VPP) 및 접지 전압(VSS) 사이에 직렬로 연결되며, 게이트를 통하여 더미 메인 워드 라인 구동 신호(DMWLB)를 입력 받아, 더미 메인 워드 라인 구동 신호(DMWLB)가 논리 상태 ＇로우＇에 상응하도록 활성화된 경우, 더미 서브 워드 라인(DSWL)에 승압 전압(VPP)을 제공하고, 더미 메인 워드 라인 구동 신호(DMWLB)가 논리 상태 ＇하이＇에 상응하도록 비활성화된 경우, 더미 서브 워드 라인(DSWL)에 접지 전압(VSS)을 제공한다.
제6 NMOS 트랜지스터(MN6)는 더미 서브 워드 라인(DSWL)과 접지 전압(VSS) 사이에 연결되며, 더미 메인 워드 라인 구동 신호(DMWLB)에 응답하여 더미 서브 워드 라인(DSWL)의 전압 레벨을 접지 전압(VSS)으로 하강시킬 수 있다.
따라서, 더미 서브 워드 라인 구동기(900a)는 더미 메인 워드 라인 구동 신호(DMWLB)가 논리 상태 ＇로우＇에 상응하도록 활성화된 경우, 더미 서브 워드 라인(DSWL)을 활성화시키고, 더미 메인 워드 라인 구동 신호(DMWLB)가 논리 상태 ＇하이＇에 상응하도록 비활성화된 경우, 더미 서브 워드 라인(DSWL)을 비활성화시킨다.
도 9b는 도 9a의 서브 워드 라인 구동기를 포함하는 경우, 각각의 서브 워드 라인들이 더미 서브 워드 라인으로 구동되는 방식을 대응시킨 표이다.
도 9b를 참조하면, 비트 라인 쌍에 있어서, 제1, 4, 5, 및 8 서브 워드 라인들과 비트 라인 사이에 메모리 셀이 연결되고, 제2, 3, 6, 및 7 서브 워드 라인들과 비트 라인 바 사이에 메모리 셀이 연결된다.
다만, 각각의 서브 워드 라인들과 비트 라인 쌍들 사이의 연결 관계는 메모리 셀 배치 방법에 따라 상이해질 수 있다. 예를 들어, 서브 워드 라인들에 대하여 홀수 서브 워드 라인들은 셀 어레이의 왼쪽에 배치된 서브 워드 라인 구동기 어레이에 의하여 구동되고, 짝수 서브 워드 라인들은 셀 어레이의 오른쪽에 배치된 서브 워드 라인 구동기 어레이에 의하여 구동될 수도 있다.
실시예에 따라, 비트 라인(BL)에 연결된 메모리 셀이 선택 메모리 셀인 경우, 비트 라인 바(BLB)에 연결된 메모리 셀이 더미 메모리 셀이 되어야 한다. 예를 들어, 제4 서브 워드 라인(SWL3)에 연결된 선택 메모리 셀에 대응하여서 비트 라인 바(BLB)에 연결된 제2, 3, 6, 7 서브 워드 라인들(SWL1, SWL2, SWL5, SWL6)이 더미 메모리 셀이 되어야 하므로, 제2 더미 서브 워드 라인(DSWL1)이 활성화되어야 한다.
도 9b에서는 더미 서브 워드 라인들(DSWL0, DSWL1)이 서브 워드 라인들(SWL0~SWL7)과 별도로 표현되었으나, 이는 메모리 셀 어레이 내부에 더미 서브 워드 라인이 서브 워드 라인과 별도로 존재하는 것이 아니라, 복수의 서브 워드 라인들 중에서 더미 서브 워드 라인의 선택을 설명하기 위한 것이다.
제1 더미 서브 워드 라인(DSWL0)은 셀 어레이(CA)의 왼쪽에 배치된 서브 워드 라인 구동기 어레이에 의해 구동될 수 있으며, 제2 더미 서브 워드 라인(DSWL1)은 셀 어레이(CA)의 오른쪽에 배치된 서브 워드 라인 구동기 어레이에 의해 구동될 수 있다.
반대로 비트 라인 바(BLB)에 연결된 메모리 셀이 선택 메모리 셀인 경우, 비트 라인(BL)에 연결된 메모리 셀이 더미 메모리 셀이 되어야 하므로, 제1 더미 서브 워드 라인(DSWL0)이 활성화되어야 한다. 제1 및 제2 서브 워드 라인들(DSWL0, DSWL1)의 활성화는 더미 메인 워드 라인 구동 신호(DMWLB)에 기초하여 결정된다.
즉, 폴디드 비트 라인 구조를 가지는 메모리 셀 어레이의 경우, 선택 메모리 셀이 비트 라인 쌍 중 어느 하나에 연결되었는 지 여부에 따라 더미 메인 워드 라인 구동 신호(DMWLB)의 두 비트의 활성화 상태를 제어할 수 있다.
도 9a 및 도 9b의 경우, 단일 서브 워드 라인 구동기 어레이에는 적어도 하나의 더미 서브 워드 라인 구동기가 포함될 수 있다.
도 10a는 본 발명의 일 실시예에 따른 반도체 메모리 장치가 폴디드 비트 라인 구조를 가지는 메모리 셀 어레이를 포함하는 경우, 더미 서브 워드 라인 구동기의 실시예를 나타내는 회로도이다.
더미 서브 워드 라인 구동기(900b)는 제5 PMOS 트랜지스터(MP5), 제7 NMOS 트랜지스터(MN7), 및 제8 NMOS 트랜지스터(MN8)를 포함할 수 있다.
제5 PMOS 트랜지스터(MP5)는 더미 메인 워드 라인 구동 신호(DMWLB)를 인가받는 게이트, 더미 서브 워드 라인(DSWL)에 연결된 제1 단자 및 상응하는 상보 서브 워드 라인 구동 신호(FX<n>) 보다 2 비트 증가시킨, 즉 상응하는 서브 워드 라인 보다 2개 이후의 서브 워드 라인에 해당하는 상보 서브 워드 라인 구동 신호(FX<n+2>)를 인가받는 제2 단자를 포함할 수 있다. 예를 들어, 더미 서브 워드 라인 구동기(900b)가 제3 서브 워드 라인(SWL2)에 연결된 경우, 제5 PMOS 트랜지스터(MP5)의 제2 단자에는 제5 서브 워드 라인 구동 신호(FX<4>)가 제공될 수 있다.
제7 NMOS 트랜지스터(MN7)는 더미 메인 워드 라인 구동 신호(DMWLB)를 인가받는 게이트, 더미 서브 워드 라인(DSWL)에 연결된 제1 단자, 및 접지 전압(VSS)에 연결된 제2 단자를 포함할 수 있다.
제8 NMOS 트랜지스터(MN8)는 제5 PMOS 트랜지스터(MP5)의 제2 단자와 유사한 방식으로, 상응하는 서브 워드 라인 구동 신호(FXB<n>) 보다 2 비트 증가시킨 서브 워드 라인 구동 신호(FX<n>)에 응답하여 더미 서브 워드 라인(DSWL)을 접지 전압(VSS) 레벨로 하강시킬 수 있다.
더미 서브 워드 라인 구동기(900b)는 더미 메모리 셀이 비트 라인(BL) 또는 비트 라인 바(BLB)에 연결되는 지 여부를 결정하는 더미 메인 워드 라인 구동 신호(DMWLB)에 기초하여 메모리 셀 어레이의 왼쪽 또는 오른쪽에 배치된 서브 워드 라인 구동기 어레이를 활성화시키며, 선택 메모리 셀이 연결된 서브 워드 라인(SWL)과 2 비트를 사이에 두고 활성화 여부를 결정할 수 있다.
예를 들어, 제3 서브 워드 라인(SWL2) 및 비트 라인 바(BLB)에 연결된 선택 메모리 셀에 대하여, 더미 메모리 셀은 비트 라인(BL)에 연결되어야 하므로 제1 더미 메인 워드 라인 구동 신호(DMWLB<0>)가 활성화되며, 또한, 제5 서브 워드 라인(SWL6)이 더미 서브 워드 라인으로 선택된다. 즉, 더미 메인 워드 라인 구동 신호(DMWLB<0>, DMWLB<1>) 및 서브 워드 라인 구동 신호(FXB)에 기초하여 더미 서브 워드 라인(DSWL)이 결정될 수 있다.
도 10b는 도 10a의 서브 워드 라인 구동기를 포함하는 경우, 각각의 서브 워드 라인들이 더미 서브 워드 라인으로 구동되는 방식을 대응시킨 표이다.
도 10b를 참조하면, 복수의 서브 워드 라인들과 비트 라인 쌍들에 대한 메모리 셀들의 배치는 도 9a 및 9b와 실질적으로 동일하다.
다만, 더미 메인 워드 라인 구동 신호(DMWLB)의 한 비트에 대하여 비트 라인(BL) 및 비트 라인 바(BLB)를 모두 구동시킬 수 있는 것으로 도시되었는 데, 이는 도 9b의 더미 서브 워드 라인 구동기(900b)가 더미 메인 워드 라인 구동 신호(DMWLB) 및 서브 워드 라인 구동 신호(FXB)에 기초하여 구동되기 때문이다.
본 발명의 일 실시예에 따른 반도체 메모레 장치가 도 10a 및 10b에 나타낸 것과 같은 더미 서브 워드 라인 구동기(900b)를 포함하는 경우, 메인 워드 라인(MWL)에 연결된 복수의 서브 워드 라인들(SWL)에 대해서 서브 워드 라인 구동기와 더미 서브 워드 라인 구동기가 별도로 연결되어 서브 워드 라인(SWL)의 구동을 제어할 수 있다.
도 11은 도 10a 및 도 10b의 더미 서브 워드 라인 구동기를 포함하는 코어 어레이의 일 실시예를 나타내는 회로도이다.
도 11을 참조하면, 코어 어레이(100b)는 복수의 비트 라인들(BL0, BLB0, BL1, BLB1, BL2, BLB2, BL3, BLB3)과 복수의 서브 워드 라인들(SWL0~SWL7)의 사이에 연결된 메모리 셀들을 포함하는 셀 어레이(CA), 셀 어레이(CA)의 비트 라인 쌍들에 각각 연결된 감지 증폭기들을 포함하는 감지 증폭기 어레이(SAA), 서브 워드 라인들(SWL)에 연결된 서브 워드 라인 구동기(SWD) 및 더미 서브 워드 라인 구동기(DSWD)를 포함할 수 있다.
복수의 서브 워드 라인 구동기들(SWD0, SWD1, SWD2, SWD3)은 메인 워드 라인 구동 신호(MWLB)에 응답하여 서브 워드 라인(SWL)에 상보 서브 워드 라인 구동 신호(FX)를 제공하거나, 서브 워드 라인 구동 신호(FXB)에 응답하여 서브 워드 라인(SWL)의 전압 레벨을 접지 전압(VSS)레벨로 끌어내린다.
더미 서브 워드 라인 구동기들(DSWD0, DSWD1, DSWD2, DSWD3)은 각각의 입력 단자를 통하여 수신하는 신호는 일반적인 서브 워드 라인 구동기와 동일하지만, 선택적으로 더미 서브 워드 라인 구동기로 동작하여야 하기 때문에 논리곱 게이트를 더 포함하여 구현될 수 있다.
예를 들어, 제1 더미 서브 워드 라인 구동기(DSWD0)는 제1 메인 워드 라인 구동 신호(MWLB0) 및 제1 더미 메인 워드 라인 구동 신호(DMWLB<0>)에 대하여 논리곱 연산을 수행한 신호에 응답하여 제1 및 제3 상보 서브 워드 라인 구동 신호(FX<0>, FX<2>)에 대하여 논리곱 연산을 수행한 신호를 제1 서브 워드 라인(SWL0)에 제공한다. 또한, 제1 서브 워드 라인 구동 신호(FXB<0>) 및 제3 더미 메인 워드 라인 구동 신호(DMWLB<0>)에 대하여 논리곱 연산을 수행한 신호에 응답하여 제1 서브 워드 라인(SWL1)의 전압을 접지 전압(VSS)으로 하강시킬 수 있다.
따라서, 더미 서브 워드 라인 구동기들(DSWD0, DSWD1, DSWD2, DSWD3)은 메인 워드 라인 구동 신호 또는 더미 메인 워드 라인 구동 신호의 활성화에 따라 상이한 동작을 수행할 수 있다.
예를 들어 제1 선택 메모리 셀(SMC1)을 구동하는 경우, 제2 메인 워드 라인 구동 신호(MWLB<0>)가 논리 상태 ＇로우＇로 활성화되고, 제5 상보 서브 워드 라인 구동 신호(FX<4>)가 논리 상태 ＇하이＇, 제5 서브 워드 라인 구동 신호(FXB<4>)가 논리 상태 ＇로우＇가 되어 제5 서브 워드 라인(SWL4)을 활성화시킨다. 따라서, 제1 선택 메모리 셀(SMC1)은 제1 서브 워드 라인 구동기(SWD0)에 의하여 구동된다.
제3 더미 서브 워드 라인 구동기(SWD2)는 활성화된 제1 더미 메인 워드 라인 구동 신호(DMWLB<0>) 및 제1 메인 워드 라인 구동 신호(MWLB<0>)에 응답하여 제3 및 제5 서브 워드 라인 구동 신호(FX<2>, FX<4>)에 대하여 논리합 연산을 한 신호를 제3 서브 워드 라인(SWL2)에 제공한다. 따라서 제4 감지 증폭기(SA4)에 연결된 제3 비트 라인 쌍이 활성화되는 경우, 제1 더미 메모리 셀(DMC1)이 제1 선택 메모리 셀(SMC1)과 동시에 활성화되어 비트 라인 캐패시턴스의 불균형을 보정할 수 있다.
따라서, 본 발명의 실시예들에 따른 전류 구동기를 구비하는 반도체 메모리 장치는 선택 메모리 셀에 저장된 데이터를 독출하는 동안, 더미 메모리 셀을 선택하여 동시에 구동함으로써 비트 라인들의 캐패시턴스 불균형을 보상할 수 있어 데이터 독출 신뢰성을 향상시킬 수 있다. 더미 메모리 셀은 별도로 요구되는 것이 아니라 메모리 셀 어레이에 포함되어 있던 구성을 선택적으로 더미 메모리 셀로 구동시키기 때문에 간단한 구성을 통하여 구현할 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
10a, 10b: 반도체 메모리 장치
100a, 100b: 코어 어레이
200a, 200b: X 홀

Claims (15)

  1. 제1 비트 라인 및 제1 워드 라인에 연결된 선택 메모리 셀;
    상기 제1 비트 라인과 상보(complementary) 관계를 가지는 제2 비트 라인 및 제2 워드 라인에 연결된 더미 메모리 셀; 및
    상기 제1 및 제2 비트 라인들과 연결되며, 상기 제1 및 제2 워드 라인이 동시에 활성화되어 상기 선택 메모리 셀에 기입된 데이터를 독출하는 감지 증폭기를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 청구항 1에 있어서,
    상기 더미 메모리 셀은,
    프리차지 커맨드 신호에 응답하여 제1 전압 레벨로 프리차지 되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 청구항 2에 있어서,
    상기 제1 전압 레벨은 상기 제1 및 제2 비트 라인들이 프리차지 되는 전압 레벨과 동일한 것을 특징으로 하는 반도체 메모리 장치.
  4. 청구항 1에 있어서,
    상기 선택 메모리 셀은 상기 기입된 데이터에 상응하는 전하를 저장하는 제1 캐패시터를 포함하며,
    상기 더미 메모리 셀은 상기 제2 비트 라인의 캐패시턴스를 보상하기 위하여 프리차지 되는 제2 캐패시터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 청구항 1에 있어서,
    어드레스 신호에 기초하여 상기 제1 및 제2 워드 라인들을 구동하는 구동부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 청구항 5에 있어서,
    상기 구동부는,
    상기 제1 워드 라인을 구동하는 메인 워드 라인 구동 신호를 생성하는 메인 워드 라인 구동기; 및
    상기 제2 워드 라인을 구동하는 더미 메인 워드 라인 구동 신호를 생성하는 더미 메인 워드 라인 구동기를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 청구항 6에 있어서,
    상기 더미 메인 워드 라인 구동기는,
    상기 어드레스 신호 및 액티브 신호에 기초하여 상기 메인 워드 라인 구동 신호를 제공하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 청구항 6에 있어서,
    상기 어드레스 신호, 메인 워드 라인 구동 신호 및 더미 메인 워드 라인 구동 신호 중 적어도 하나의 신호에 기초하여 상기 제1 및 제2 워드 라인들을 구동하는 서브 워드 라인 구동기를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 청구항 8에 있어서,
    상기 제1 및 제2 비트 라인들은 오픈 비트 라인 구조를 가지는 것을 특징으로 하는 반도체 메모리 장치.
  10. 청구항 9에 있어서,
    상기 서브 워드 라인 구동 회로는,
    상기 더미 메인 워드 라인 구동 신호에 응답하여 상기 제2 워드 라인에 상보(complementary) 서브 워드 라인 구동 신호를 제공하는 인버팅 트랜지스터부; 및
    서브 워드 라인 구동 신호에 응답하여 상기 제2 워드 라인의 전압 레벨을 접지 전압 레벨로 하강시키는 전압 하강부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 청구항 9에 있어서,
    상기 더미 메인 워드 라인 구동 신호는 상기 메인 워드 라인 구동 신호가 구동하는 제1 메인 워드 라인과 인접하는 제2 메인 워드 라인을 활성화하는 신호인 것을 특징으로 하는 반도체 메모리 장치.
  12. 청구항 8에 있어서,
    상기 서브 워드 라인 구동 회로는,
    상기 더미 메인 워드 라인 구동 신호에 응답하여 서브 워드 라인 구동 신호의 해당 비트를 2만큼 쉬프트시켜 쉬프트 서브 워드 라인 구동 신호를 상기 제2 워드 라인에 제공하는 인버팅 트랜지스터부; 및
    상기 쉬프트 서브 워드 라인 구동 신호의 상보 신호에 응답하여 상기 제2 워드 라인 전압을 접지 전압 레벨로 하강시키는 전압 하강부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 청구항 8에 있어서,
    상기 서브 워드 라인 구동 회로는,
    상기 더미 메인 워드 라인 구동 신호에 응답하여 승압 전압을 상기 제2 워드 라인에 제공하는 인버팅 트랜지스터부; 및
    상기 더미 메인 워드 라인 구동 신호에 응답하여 상기 제2 워드 라인 전압을 접지 전압 레벨로 하강시키는 전압 하강부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 청구항 12 및 13 중 어느 한 항에 있어서,
    상기 제1 및 제2 비트 라인들은 폴디드(folded) 비트 라인 구조를 가지는 것을 특징으로 하는 반도체 메모리 장치.
  15. 청구항 14에 있어서,
    상기 더미 메인 워드 라인 구동 신호는 상기 메인 워드 라인 구동 신호 및 상기 서브 워드 라인 구동 신호에 기초하여 생성되는 것을 특징으로 하는 반도체 메모리 장치.
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