KR20000051869A - 오픈 비트라인 디램 셀 어레이 - Google Patents

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Abstract

본 발명은 오픈 비트라인 디램 셀 어레이에 관한 것으로, 종래의 기술에 있어서 오픈 비트라인 구조는 비트라인과 비트라인바 사이에 발생하는 차동-모드 노이즈에 의해 오동작을 일으킬 수 있어 사용이 어려운 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 워드라인과 교차하는 비트라인과 비트라인바를 센스 앰프의 양쪽으로 벌어져 있도록 하고, 상기 복수개의 셀이 연결되어 있는 비트라인과 비트라인바와 워드라인의 소정 위치에 더미 셀을 연결하여 구성한 회로를 제공함으로써, 비트라인과 비트라인바 사이에 발생하는 차동-모드 노이즈(differental-mode noise)를 감쇄시키는 효과가 있다.

Description

오픈 비트라인 디램 셀 어레이{OPEN BIT-LINE DRAM CELL ARRAY}
본 발명은 오픈 비트라인 디램 셀 어레이에 관한 것으로, 특히 디램 셀 어레이 구조에 있어서, 더미 셀(dummy cell)을 이용하여 비트라인과 비트라인바 사이에 발생하는 차동-모드 노이즈(differental-mode noise)를 감쇄시키도록 하는 오픈 비트라인 디램 셀 어레이에 관한 것이다.
오픈 비트라인 구조는 센스 앰프(Sense Amp)의 양쪽으로 비트라인과 비트라인바가 벌어져 있고, 한쪽 비트라인에서 워드라인에 의해 셀이 선택될 때 워드라인과 비트라인의 커플링(coupling)에 의한 노이즈가 그 비트라인에 유입된다.
그러나, 접친 비트라인(Folded bit-line) 구조는 비트라인과 비트라인바가 나란히 있으므로, 선택되는 워드라인과 만나게 된다. 따라서 비트라인에 워드라인에서 승압에 의한 커플링 노이즈가 유입될 때 같은 양이 비트라인바에도 유입되어 공유-모드 노이즈(common-mode noise)는 차동 센스 앰프에 의해 차단된다.
상기에서와 같이 종래의 기술에 있어서 오픈 비트라인 구조는 비트라인과 비트라인바 사이에 발생하는 차동-모드 노이즈에 의해 오동작을 일으킬 수 있어 사용이 어려운 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 더미 셀(dummy cell)을 이용하여 비트라인과 비트라인바 사이에 발생하는 차동-모드 노이즈를 감쇄시키도록 하는 회로를 제공함에 그 목적이 있다.
도 1은 본 발명 오픈 비트라인 디램 셀 어레이의 구성을 보인 예시도.
*** 도면의 주요 부분에 대한 부호의 설명 ***
10 : 센스앰프 C : 커패시터
BL : 비트라인 /BL : 비트라인바
WL : 워드라인 DC1,DC2 : 더미 셀
CE1∼CE6 : 디램 셀
이와 같은 목적을 달성하기 위한 본 발명 오픈 비트라인 디램 셀 어레이의 구성은, 워드라인과 교차하는 비트라인과 비트라인바를 센스 앰프의 양쪽으로 벌어져 있도록 하고, 상기 복수개의 셀이 연결되어 있는 비트라인과 비트라인바와 워드라인의 소정 위치에 더미 셀을 연결하여 구성한 것을 특징으로 한다.
이하, 본 발명에 따른 일실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 1은 본 발명 오픈 비트라인 디램 셀 어레이의 구성을 보인 예시도로서, 이에 도시한 바와 같이 워드라인(WL)과 교차하는 비트라인(BL)과 비트라인바(/BL)를 센스 앰프(10)의 양쪽으로 벌어져 있도록 하고, 제1∼6 셀(CE1∼CE6)이 연결되어 있는 상기 비트라인(BL)과 비트라인바(/BL)와 워드라인(WL)의 소정 위치에 제1,2 더미 셀(DC1)(DC2)을 연결하여 구성한다.
이와 같이 구성한 본 발명의 동작 과정을 첨부한 도면을 참조하여 설명하면 다음과 같다.
도 1에 도시한 바와 같이 비트라인(BL)을 프리차지(Precharge)하는 동안 제1,2 더미 셀(DC1)(DC2)을 온시켜 프리차지 전압을 저장하고, 만일 상기 비트라인(BL)과 교차하는 임의의 워드라인(WL)이 선택되면 비트라인바(/BL)의 제2 더미 셀(DC2)에 연결되어 있는 워드라인을 동시에 선택하여 승압시킨다.
상기 비트라인바(/BL)에는 프리차지 전압으로 저장된 셀 데이터와 연결되므로, 신호의 변화는 없으면서 상기 워드라인(WL)과 비트라인(BL)의 커플링(coupling)에 의한 노이즈를 상기 비트라인(BL)에서와 같은 양을 유입받는다. 이렇게 상기 비트라인(BL)과 비트라인바(/BL)에 유기된 공유모드 노이즈는 차동 센스앰프에 의해 차단된다.
또한, 워드라인과 비트라인바에 더미 셀을 여러개 규칙적으로 배열시킨 후, 프리차지 시 모두 프리차지 전압으로 저장하여 임의의 워드라인이 선택될 때 선택되지 않은 워드라인의 더미 셀만 빼고, 나머지 더미 셀을 온시켜 상기 비트라인과 비트라인바에서 같은 수의 워드라인이 승압되도록 할 수 있다.
이때, 제외되는 더미 셀과 선택된 더미 셀의 주소를 같게하여 비트라인과 비트라인바에서- 커플링 노이즈를 유발하는 커패시터의 위치를 동일하게 한다.
이상에서 설명한 바와 같이 본 발명 오픈 비트라인 디램 셀 어레이는 더미 셀을 이용하여 비트라인과 비트라인바 사이에 발생하는 차동-모드 노이즈(differental-mode noise)를 감쇄시키는 효과가 있다.

Claims (4)

  1. 워드라인과 교차하는 비트라인과 비트라인바를 센스 앰프의 양쪽으로 벌어져 있도록 하고, 상기 복수개의 셀이 연결되어 있는 비트라인과 비트라인바와 워드라인의 소정 위치에 더미 셀을 연결하여 구성한 것을 특징으로 하는 오픈 비트라인 디램 셀 어레이.
  2. 워드라인과 교차하는 비트라인과 비트라인바를 센스 앰프의 양쪽으로 벌어져 있도록 하고, 상기 복수개의 셀이 연결되어 있는 워드라인과 비트라인바에 복수개의 더미 셀을 규칙적으로 배열하여 구성한 것을 특징으로 하는 오픈 비트라인 디램 셀 어레이.
  3. 제2항에 있어서, 상기 비트라인 프리차지 시 더미 셀들을 프리차지 전압으로 저장하여 임의의 워드라인이 선택될 때 선택되지 않은 워드라인의 더미 셀만 빼고, 나머지 더미 셀을 온시켜 상기 비트라인과 비트라인바에서 같은 수의 워드라인이 승압되도록 하는 것을 특징으로 하는 오픈 비트라인 디램 셀 어레이.
  4. 제3항에 있어서, 상기 제외되는 더미 셀과 선택된 더미 셀의 주소를 같게하여 비트라인과 비트라인바에서 커플링 노이즈를 유발하는 커패시터의 위치를 동일하게 하는 것을 특징으로 하는 오픈 비트라인 디램 셀 어레이.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7313036B2 (en) 2005-02-15 2007-12-25 Samsung Electronics Co., Ltd. Memory device having open bit line architecture for improving repairability and method of repairing the same
US8964449B2 (en) 2011-05-11 2015-02-24 Hynix Semiconductor Inc. Semiconductor memory device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5766591A (en) * 1980-10-13 1982-04-22 Mitsubishi Electric Corp Memory circuit
JPS59203298A (ja) * 1983-05-04 1984-11-17 Nec Corp 半導体メモリ
JPS6190391A (ja) * 1984-10-08 1986-05-08 Nec Corp 半導体メモリ
JPS6271090A (ja) * 1985-09-24 1987-04-01 Nec Corp 半導体メモリ
KR19980039606A (ko) * 1996-11-28 1998-08-17 문정환 반도체 메모리 소자의 비트라인과 워드라인간 커플링 노이즈 감소회로

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5766591A (en) * 1980-10-13 1982-04-22 Mitsubishi Electric Corp Memory circuit
JPS59203298A (ja) * 1983-05-04 1984-11-17 Nec Corp 半導体メモリ
JPS6190391A (ja) * 1984-10-08 1986-05-08 Nec Corp 半導体メモリ
JPS6271090A (ja) * 1985-09-24 1987-04-01 Nec Corp 半導体メモリ
KR19980039606A (ko) * 1996-11-28 1998-08-17 문정환 반도체 메모리 소자의 비트라인과 워드라인간 커플링 노이즈 감소회로

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7313036B2 (en) 2005-02-15 2007-12-25 Samsung Electronics Co., Ltd. Memory device having open bit line architecture for improving repairability and method of repairing the same
US8964449B2 (en) 2011-05-11 2015-02-24 Hynix Semiconductor Inc. Semiconductor memory device

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