JPS6271090A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPS6271090A JPS6271090A JP60211534A JP21153485A JPS6271090A JP S6271090 A JPS6271090 A JP S6271090A JP 60211534 A JP60211534 A JP 60211534A JP 21153485 A JP21153485 A JP 21153485A JP S6271090 A JPS6271090 A JP S6271090A
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- JP
- Japan
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- bit line
- line
- bit
- level
- semiconductor memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（座業上の利用分野）
本発明は半導体メモリに関し、特にリファレンスレベル
を発生するためのダミー回路を有する半導体メモリに関
する。
を発生するためのダミー回路を有する半導体メモリに関
する。
（従来の技術）
従来の半導体メモリのなかで、特にビット線のプリチャ
ージンペルを供給電源電圧の半分程度に設定して、メ、
ｉ、 ＋７セルから二値情報をビット線上に読出り１、
と往と同時に、そのビットａと対をなす他方のビット線
上に、ダミー回路によりリファレンスレベルを発午させ
、これらの対をなすビット線間に生じた微１．；１差信
号を接地レベルまたは供給電源電圧レベル（（増幅する
ダイナミック型の半導体メモリとし、ては斉藤他がアイ
・ニス・ニス・シー−シー−ダイジｚスト（Ｉ Ｓ Ｓ
ＣＣｄｉｇｅｓｔ）。
ージンペルを供給電源電圧の半分程度に設定して、メ、
ｉ、 ＋７セルから二値情報をビット線上に読出り１、
と往と同時に、そのビットａと対をなす他方のビット線
上に、ダミー回路によりリファレンスレベルを発午させ
、これらの対をなすビット線間に生じた微１．；１差信
号を接地レベルまたは供給電源電圧レベル（（増幅する
ダイナミック型の半導体メモリとし、ては斉藤他がアイ
・ニス・ニス・シー−シー−ダイジｚスト（Ｉ Ｓ Ｓ
ＣＣｄｉｇｅｓｔ）。
１９８５年、２５２〜２５３頁に発表したものがある。
従来の、との種半導体メモリの一例の回路図を第３図に
示し、さらに、これの動作波形図を第４図に示す。
示し、さらに、これの動作波形図を第４図に示す。
第３図において、センス増幅器８Ａはビット線ＥＯ、Ｅ
ｌのレベルを比較して、この時のレベルがより低い方の
ビット線のレベルを接地レベルまで引き下り、一方、よ
り高い方のピッ［線のレベルを供給電源電圧ＶＣレベル
まで引き上げる機能を持っているものとし、加えて、Ｍ
ＩＳＦＥＴはＮチャネル形ＭＯ８ＦＥＴを用いた場合を
仮定して、以下の説明を行う。
ｌのレベルを比較して、この時のレベルがより低い方の
ビット線のレベルを接地レベルまで引き下り、一方、よ
り高い方のピッ［線のレベルを供給電源電圧ＶＣレベル
まで引き上げる機能を持っているものとし、加えて、Ｍ
ＩＳＦＥＴはＮチャネル形ＭＯ８ＦＥＴを用いた場合を
仮定して、以下の説明を行う。
チップが選択されると、まずリセット信号ＰＯを低レベ
ルとして、ピッ）ｉｌｉｌＢＯ，Ｂｌを分離させる。こ
のときのビット線ＢＯ、ＢｌのプリチャージレベルｖＯ
は供給電源電圧ＶＣのほぼ半分近くにバランスしている
。
ルとして、ピッ）ｉｌｉｌＢＯ，Ｂｌを分離させる。こ
のときのビット線ＢＯ、ＢｌのプリチャージレベルｖＯ
は供給電源電圧ＶＣのほぼ半分近くにバランスしている
。
次に、ワードｆｌＷｏ、ｗｌの一本、例えば、クー
−ワード線 Ｗ１が選択されてピッ）＠Ｂ ｌ上にメモリセルから二
値情報が読出される。このとき、ビ、 ト）［Ｂ１と対
をなす他方のビット緑ｎｏ上に１、クロック信号ＰＯＯ
，ＰＯＪ、によりセンス増幅器８Ａへのリファレンスレ
ベルを発生させでいる。すなわち、クロック信号ｐｏｏ
、ｐｏｌのレベルをチ。
−ワード線 Ｗ１が選択されてピッ）＠Ｂ ｌ上にメモリセルから二
値情報が読出される。このとき、ビ、 ト）［Ｂ１と対
をなす他方のビット緑ｎｏ上に１、クロック信号ＰＯＯ
，ＰＯＪ、によりセンス増幅器８Ａへのリファレンスレ
ベルを発生させでいる。すなわち、クロック信号ｐｏｏ
、ｐｏｌのレベルをチ。
プ選択前にはビット線ＢＯのプリチャージレベルＶＯと
等しくしておき、リファレンスレベル発生時には供給電
源電圧ＶＣレベルおよび接地レベルに変化させ、リファ
レンス容量ＣＲＣ＝Ｃ８／２ ）を介した容量結合によ
シ最適なリファレンスレベルを発生させている。
゛ もう−組のクロ、り信号Ｐ１０．Ｐ！１はピッ）線Ｂ１
上知リファレンスレベルを発生させるた袷の本ので、ビ
ット＠Ｂ １につくメモリセルが選択されるときは、ピ
ッ）＃Ｂ １のプリチャージレベルｖＯと等しいレベル
をずっと保持している。
等しくしておき、リファレンスレベル発生時には供給電
源電圧ＶＣレベルおよび接地レベルに変化させ、リファ
レンス容量ＣＲＣ＝Ｃ８／２ ）を介した容量結合によ
シ最適なリファレンスレベルを発生させている。
゛ もう−組のクロ、り信号Ｐ１０．Ｐ！１はピッ）線Ｂ１
上知リファレンスレベルを発生させるた袷の本ので、ビ
ット＠Ｂ １につくメモリセルが選択されるときは、ピ
ッ）＃Ｂ １のプリチャージレベルｖＯと等しいレベル
をずっと保持している。
ただし、ビット、１ｌＢｏにつくメモリセルが選択され
たときは、りｐツク信号ｐｏｏ 、ＰＯＩと同様ナレヘ
ル変化により、リファレンスレベルをビットＭＢｌ上に
発生させる。ただし、このときのクロック信号ＰＯＯ、
ＰＣＩのレベルはＶＯで変化させな°ハ〇 その後、センス信号ＢＥによりセンス増幅器ＳＡを活性
化してビット線ＢＯ、Ｂｌ上に読出された徴φ差信号を
増幅し、ビット線レベルを接地レベルおよび供給電源電
圧ＶＣレベルとする。
たときは、りｐツク信号ｐｏｏ 、ＰＯＩと同様ナレヘ
ル変化により、リファレンスレベルをビットＭＢｌ上に
発生させる。ただし、このときのクロック信号ＰＯＯ、
ＰＣＩのレベルはＶＯで変化させな°ハ〇 その後、センス信号ＢＥによりセンス増幅器ＳＡを活性
化してビット線ＢＯ、Ｂｌ上に読出された徴φ差信号を
増幅し、ビット線レベルを接地レベルおよび供給電源電
圧ＶＣレベルとする。
チップが非選択になると、ワード線Ｗ１とクロック信号
ＰＯＯ，ＰＯＩを初期のレベル、すなわチ接地レベルと
ｖＯレベルにし、センス増幅器ＳＡを非活性化する。次
に、りでット信号ＰＯを高しレベルにしてビット＋ＭＢ
ｏ、Ｂｔｔ−短絡し、ビ。
ＰＯＯ，ＰＯＩを初期のレベル、すなわチ接地レベルと
ｖＯレベルにし、センス増幅器ＳＡを非活性化する。次
に、りでット信号ＰＯを高しレベルにしてビット＋ＭＢ
ｏ、Ｂｔｔ−短絡し、ビ。
ト線ＢＯ、Ｂｌのレー°ルをバランスさせる。このレベ
ルがビットｆｌＢＱ、ＢｌのプリチャージレベルｖＯと
なり、そしてバランス直前のビット線ＢＯ，Ｂｌのレベ
ルは接地レベルと供給電源電圧ＶＣレベルであるのでＶ
ｏ＝Ｖ（４ｚとなることがわかる。
ルがビットｆｌＢＱ、ＢｌのプリチャージレベルｖＯと
なり、そしてバランス直前のビット線ＢＯ，Ｂｌのレベ
ルは接地レベルと供給電源電圧ＶＣレベルであるのでＶ
ｏ＝Ｖ（４ｚとなることがわかる。
（発明が解決しようとする問題点）
上述した従来の半導体メモリでは、被選択メモリセルの
トランスファゲートを介して選択ワード線からビット線
対０片側にのみカップリングノイズが発缶し１．メモリ
セルからの読出し信号に正のオフセットとして加わるた
めに見掛は上メモリセルの低レベル情報読出し時のセン
ス増幅器動作マージンが劣化して狭くなるという欠点が
ある。さらに、センス増幅器活性時にビット線対につく
容量がセル容量Ｃ８の分だけアンバランスとなりセンス
増幅器の動作マージンが狭くなるという欠点４Ｓある。
トランスファゲートを介して選択ワード線からビット線
対０片側にのみカップリングノイズが発缶し１．メモリ
セルからの読出し信号に正のオフセットとして加わるた
めに見掛は上メモリセルの低レベル情報読出し時のセン
ス増幅器動作マージンが劣化して狭くなるという欠点が
ある。さらに、センス増幅器活性時にビット線対につく
容量がセル容量Ｃ８の分だけアンバランスとなりセンス
増幅器の動作マージンが狭くなるという欠点４Ｓある。
本発明の目的は、メモリセルから読出された信号をセン
ス増幅器で増幅する時にビット線対で容量のアンバラン
スが発生ぜず、さらにこのど、ト紗上に生じるカップリ
ング７ノイズを打ち消丁ためのダミーぼ路を有する半導
体メモリを提供することにある。
ス増幅器で増幅する時にビット線対で容量のアンバラン
スが発生ぜず、さらにこのど、ト紗上に生じるカップリ
ング７ノイズを打ち消丁ためのダミーぼ路を有する半導
体メモリを提供することにある。
（町題点を解決するための手段）
本発明は、行をなすビット線と、列をなすワード線と、
該ワード線により選択されて前記ビット線との間で情報
の出し入れを行う行および列状に配置されたメモリセル
と、前記ピッこ線のうちの一対が入出力信号線となるセ
ンス増幅器と、前記と、１・線にそれぞれ一回路づつ設
けられチップアクセスの待機中は前記ビット線のプリチ
ャージレベルと同電位を保ちチップアクセス時に接地レ
ベルおよび供給電源電圧レベルにそれぞれ変化する第１
の信号線および第２の信号線と、該第１の信号線および
第２の信号線の間に直列接続される第１および第２の容
量とからなるダミー回路とを備える半導体メモリにおい
て、前記ダミー回路が前記第１および第２の容量の共通
接続点にソース電極を接続しドレイン電極を前記ビット
線に接続するＭ工５ＦＥＴと、該Ｍ Ｉ Ｓ Ｆ Ｆ、
Ｔのゲート電極に接続され前記Ｍ Ｉ Ｓ Ｐ Ｅ
Ｔの導通状態を制御するダば−ワード線とを有する。
該ワード線により選択されて前記ビット線との間で情報
の出し入れを行う行および列状に配置されたメモリセル
と、前記ピッこ線のうちの一対が入出力信号線となるセ
ンス増幅器と、前記と、１・線にそれぞれ一回路づつ設
けられチップアクセスの待機中は前記ビット線のプリチ
ャージレベルと同電位を保ちチップアクセス時に接地レ
ベルおよび供給電源電圧レベルにそれぞれ変化する第１
の信号線および第２の信号線と、該第１の信号線および
第２の信号線の間に直列接続される第１および第２の容
量とからなるダミー回路とを備える半導体メモリにおい
て、前記ダミー回路が前記第１および第２の容量の共通
接続点にソース電極を接続しドレイン電極を前記ビット
線に接続するＭ工５ＦＥＴと、該Ｍ Ｉ Ｓ Ｆ Ｆ、
Ｔのゲート電極に接続され前記Ｍ Ｉ Ｓ Ｐ Ｅ
Ｔの導通状態を制御するダば−ワード線とを有する。
（作用）
本発明の半導体メモリは、２個のリファレンス容量Ｃ几
（＝ｃｓ／ｚ）とビット線との接続を制御する為のＭｌ
８ＦＥＴを新たに設け、メモリセルが選択されたとき
、この被選択メモリセルと同一のビット線に属するダミ
ー回路のビット線との接続を断つことによって、選択ワ
ード線からビットの容量のアンバランスをなくすことで
、センス増幅器の動作マージンの劣化を防止している。
（＝ｃｓ／ｚ）とビット線との接続を制御する為のＭｌ
８ＦＥＴを新たに設け、メモリセルが選択されたとき
、この被選択メモリセルと同一のビット線に属するダミ
ー回路のビット線との接続を断つことによって、選択ワ
ード線からビットの容量のアンバランスをなくすことで
、センス増幅器の動作マージンの劣化を防止している。
（実施例）
以下に１本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の回路図、第２図は第１図に
示す半導体メモリの動作波形面である。
示す半導体メモリの動作波形面である。
第１図に示す半導体−メモリと第３図に示す従来の半導
体メモリとＣ′ａ或上の相異点は、Ｎチャネル型＋７）
ＭＯＳＦＥＴ ’ｒＣ，’ｒｉをヒツト線ＢＯ。
体メモリとＣ′ａ或上の相異点は、Ｎチャネル型＋７）
ＭＯＳＦＥＴ ’ｒＣ，’ｒｉをヒツト線ＢＯ。
Ｂ１とリファレンス容量ＣＢとの間に挿入し５Ｍ０８Ｆ
ＥＴ Ｔｏ、Ｔｌの導通状態を制御するためのダミー
ワード線ＤＷＯ，ＤＷＩを設けた点でちる。
ＥＴ Ｔｏ、Ｔｌの導通状態を制御するためのダミー
ワード線ＤＷＯ，ＤＷＩを設けた点でちる。
第１図および第２図にかいて、リセット信号Ｐ０とダミ
ーワード線ＤＷＯ，ＤＷＩとを高レベルに保ち、ダミー
回路を構成するすべてのリファレンス容量ＣＢをビット
線ＢＯ、Ｂｌと同じレベルｖＯにプリチャージする。リ
セット信号ＰＯを低レベルにしてビット線ＢＯ，Ｂｌを
分離した後で、ダミーワードＭＤＷＩを低レベルにして
ＭＯＳＦＥＴ Ｔ１を非導通とし、被選択メモリの属す
るビット線Ｂ１から二個のリファレンス容量ＣＲを切り
放す。
ーワード線ＤＷＯ，ＤＷＩとを高レベルに保ち、ダミー
回路を構成するすべてのリファレンス容量ＣＢをビット
線ＢＯ、Ｂｌと同じレベルｖＯにプリチャージする。リ
セット信号ＰＯを低レベルにしてビット線ＢＯ，Ｂｌを
分離した後で、ダミーワードＭＤＷＩを低レベルにして
ＭＯＳＦＥＴ Ｔ１を非導通とし、被選択メモリの属す
るビット線Ｂ１から二個のリファレンス容量ＣＲを切り
放す。
被選択ワードｌｊｗ１を高レベルにしてビット線りｌ上
にメモリセルから二値ｆｆ報を読出すと同時に、クロッ
ク信号ｐｏｏ 、ＰＣＩをそれぞれ低レベルと高レベル
にして、ビット線ＢＯ上にダミー回路のリファレンス容
量ＣＲを介し、リファレンスレベルを発生させる。
にメモリセルから二値ｆｆ報を読出すと同時に、クロッ
ク信号ｐｏｏ 、ＰＣＩをそれぞれ低レベルと高レベル
にして、ビット線ＢＯ上にダミー回路のリファレンス容
量ＣＲを介し、リファレンスレベルを発生させる。
次に、センス増幅器８Ａを活性化して、ビット線ＢＯ，
Ｂｌ上の微少差信号を増幅した彼に、先に低レベルとし
たり゛ミーワード線Ｄ Ｗ ｉ ｆｚ高レベルにしてλ
１０ｓＦＥＴ Ｔｌを導通状態とし、ヒツト線Ｂ１にダ
ば一回路内のリファし・ンス容ｆＣ几を接続する。以後
の動作は、前述した従来例と同様に行われる。
Ｂｌ上の微少差信号を増幅した彼に、先に低レベルとし
たり゛ミーワード線Ｄ Ｗ ｉ ｆｚ高レベルにしてλ
１０ｓＦＥＴ Ｔｌを導通状態とし、ヒツト線Ｂ１にダ
ば一回路内のリファし・ンス容ｆＣ几を接続する。以後
の動作は、前述した従来例と同様に行われる。
このように、本実施例においては、被選択メモリセルと
同一のと、ト線Ｂ１に属するダミー回路をそのビットＪ
ＩＢ １から分離することで、ワード線％＋ １が選択
されるときに発生するカップリングノイズと逆相のノイ
ズをそのビット線りｌ上に前もって発生させておく。
同一のと、ト線Ｂ１に属するダミー回路をそのビットＪ
ＩＢ １から分離することで、ワード線％＋ １が選択
されるときに発生するカップリングノイズと逆相のノイ
ズをそのビット線りｌ上に前もって発生させておく。
ここで、メモリセルとダミー回路とを構成するＭＯＳＦ
ＥＴの大きさを等しくシ、さらにワード線Ｗｌとダミー
ワード線ＤＷＩのレベル振幅を等しくすれば、ビット線
りｌ上に発生する力、プリングノイズは互いに打ち消し
合うように働き、結果として：センス増幅器５ＡＩＣ加
わるビット線８０１８１間の差信号に鑞、従来例のよう
な力、プリングノイズによるオフセットは含まれなく４
ることかわかる。
ＥＴの大きさを等しくシ、さらにワード線Ｗｌとダミー
ワード線ＤＷＩのレベル振幅を等しくすれば、ビット線
りｌ上に発生する力、プリングノイズは互いに打ち消し
合うように働き、結果として：センス増幅器５ＡＩＣ加
わるビット線８０１８１間の差信号に鑞、従来例のよう
な力、プリングノイズによるオフセットは含まれなく４
ることかわかる。
さらに、従来例と同じくダミー回路内のリファレンス容
量Ｃｆ（、の大きさをセル容量Ｃ８の半分にすると、２
ＣＲ＝Ｃ５となり、１つのダミー回路内の全容量Ｃ２Ｃ
几）がメモリセル内のセル容量Ｃ８と等しどなるためＫ
、ビット線ＢＯ、ＰＩ間の容量のアンバランスがなくな
る。従って、センス増幅器Ｓ Ａの動作マージ二ノが大
きくなると共に、従来のセンス増幅器に比べ１、より小
官なメモリセルからの読出信号でも正確に増幅すること
が可能である。
量Ｃｆ（、の大きさをセル容量Ｃ８の半分にすると、２
ＣＲ＝Ｃ５となり、１つのダミー回路内の全容量Ｃ２Ｃ
几）がメモリセル内のセル容量Ｃ８と等しどなるためＫ
、ビット線ＢＯ、ＰＩ間の容量のアンバランスがなくな
る。従って、センス増幅器Ｓ Ａの動作マージ二ノが大
きくなると共に、従来のセンス増幅器に比べ１、より小
官なメモリセルからの読出信号でも正確に増幅すること
が可能である。
Ａお、以上の説明は便宜上すべてＮチャネルＭ０８ＦＥ
、Ｔを使用した例により行ったが、本発明はＰチャネル
ＭＯ８ＦＥＴでも、また他のどのような絶縁ゲート型ト
ランジスタでも本質的に同様に適用し得るものである。
、Ｔを使用した例により行ったが、本発明はＰチャネル
ＭＯ８ＦＥＴでも、また他のどのような絶縁ゲート型ト
ランジスタでも本質的に同様に適用し得るものである。
（発明の効果）
以上詳述したように本発明の半導体メモリは。
ワード線からビット線へのカップリングノイズの影響に
よるセンス増幅器動作マ・−ジンの劣化金なりシ、シか
も対をなすビット線の容量アンバランス７バまったくな
くなるので、センス増幅器の動作マージンが大きくなる
という効果がある。
よるセンス増幅器動作マ・−ジンの劣化金なりシ、シか
も対をなすビット線の容量アンバランス７バまったくな
くなるので、センス増幅器の動作マージンが大きくなる
という効果がある。
第１図は本発明の−・実施例を示す回路図、第２図は第
１図に示す半導体メモリの動作波形図、第３図は従来の
半導体メモリの一例の回路図、第４図は第３層に示す半
導体メモリの動作波形図である。 ＢＯ、Ｂｌ・・・・・・ビット線、Ｃ几・・・・・・１
；７アレンス容量、Ｃ８・・・・・・セル容量、ＤＷＯ
、ＤＷＩ・・・・・・ダミーワード線、ＰＯ・・・・・
・リセット信号、ＰＯＯ。 Ｐｏｌ、ＰＩＯ，ｐＨ・・・・・・クロック信号、８Ａ
−・・・・・センス増幅器、ｖＯ・・・・・・プリチャ
ージレベル、ＷＱ 、Ｗｌ・・・・・・ワード線。
１図に示す半導体メモリの動作波形図、第３図は従来の
半導体メモリの一例の回路図、第４図は第３層に示す半
導体メモリの動作波形図である。 ＢＯ、Ｂｌ・・・・・・ビット線、Ｃ几・・・・・・１
；７アレンス容量、Ｃ８・・・・・・セル容量、ＤＷＯ
、ＤＷＩ・・・・・・ダミーワード線、ＰＯ・・・・・
・リセット信号、ＰＯＯ。 Ｐｏｌ、ＰＩＯ，ｐＨ・・・・・・クロック信号、８Ａ
−・・・・・センス増幅器、ｖＯ・・・・・・プリチャ
ージレベル、ＷＱ 、Ｗｌ・・・・・・ワード線。
Claims (1)
- 行をなすビット線と、列をなすワード線と、該ワード線
により選択されて前記ビット線との間で情報の出し入れ
を行う行および列状に配置されたメモリセルと、前記ビ
ット線のうちの一対が入出力信号線となるセンス増幅器
と、前記ビット線にそれぞれ一回路づつ設けられチップ
アクセスの待機中は前記ビット線のプリチャージレベル
と同電位を保ちチップアクセス時に接地レベルおよび供
給電源電圧レベルにそれぞれ変化する第１の信号線およ
び第２の信号線と、該第１の信号線および第２の信号線
の間に直列接続される第１および第２の容量とからなる
ダミー回路とを備える半導体メモリにおいて、前記ダミ
ー回路が前記第１および第２の容量の共通接続点にソー
ス電極を接続しドレイン電極を前記ビット線に接続する
ＭＩＳＦＥＴと、該ＭＩＳＦＥＴのゲート電極に接続さ
れ前記ＭＩＳＦＥＴの導通状態を制御するダミーワード
線とを有することを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60211534A JPS6271090A (ja) | 1985-09-24 | 1985-09-24 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60211534A JPS6271090A (ja) | 1985-09-24 | 1985-09-24 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6271090A true JPS6271090A (ja) | 1987-04-01 |
Family
ID=16607458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60211534A Pending JPS6271090A (ja) | 1985-09-24 | 1985-09-24 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6271090A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4949984A (en) * | 1988-07-25 | 1990-08-21 | Mazda Motor Corporation | Rear-wheel steering apparatus for vehicle |
| KR20000051869A (ko) * | 1999-01-27 | 2000-08-16 | 김영환 | 오픈 비트라인 디램 셀 어레이 |
| JP2006290139A (ja) * | 2005-04-11 | 2006-10-26 | Matsushita Electric Ind Co Ltd | 自転車およびその製造方法 |
| JP2012160230A (ja) * | 2011-01-31 | 2012-08-23 | Elpida Memory Inc | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5427734A (en) * | 1977-08-03 | 1979-03-02 | Toshiba Corp | Dynamic semiconductor memory |
| JPS57186251A (en) * | 1981-05-13 | 1982-11-16 | Secoh Giken Inc | Mode switching device for magnetic recording and reproducing device |
-
1985
- 1985-09-24 JP JP60211534A patent/JPS6271090A/ja active Pending
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| US9171606B2 (en) | 2011-01-31 | 2015-10-27 | Ps4 Luxco S.A.R.L. | Semiconductor device having complementary bit line pair |
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