KR20140079447A - 감소된 노이즈 dram 센싱 - Google Patents

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KR20140079447A
KR20140079447A KR1020147011978A KR20147011978A KR20140079447A KR 20140079447 A KR20140079447 A KR 20140079447A KR 1020147011978 A KR1020147011978 A KR 1020147011978A KR 20147011978 A KR20147011978 A KR 20147011978A KR 20140079447 A KR20140079447 A KR 20140079447A
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bit lines
bit
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병진 최
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컨버전트 인텔렉츄얼 프로퍼티 매니지먼트 인코포레이티드
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Abstract

동적 랜덤 액세스 메모리 디바이스가 기재되어 있다. 제 1 어레이는 제 1 복수의 비트라인들을 갖고, 각각은 메모리 셀들의 열에 커플링된다. 제 2 어레이는 제 2 복수의 비트라인들을 갖고, 각각은 메모리 셀들의 열에 커플링된다. 센스 증폭기들은, 상기 제 1 복수의 비트라인들의 적어도 하나의 비트라인 및 상기 제 2 복수의 비트라인들의 적어도 하나의 상보 비트라인에 대해 오픈 비트라인 구성으로 선택적으로 접속가능하다. 비트라인 프리차지 전압에 대응하는 전압 VBL을 갖는 전압 공급부가 각 비트라인에 선택적으로 접속가능하다. 로직은, 읽기 동작 동안 각 비트라인 및 상보 비트라인을 전압 공급부 및 센스 증폭기 중 하나에 선택적으로 접속시킨다. 센스 증폭기에 접속된 각 비트라인은 전압 공급부에 동시에 접속된 비트라인에 인접한다. 방법이 또한 기재되어 있다.

Description

감소된 노이즈 DRAM 센싱{REDUCED NOISE DRAM SENSING}
관련 출원에 대한 상호 참조 및 우선권 주장
본원은 2011년 10월 4일자로 출원된 미국 가특허 출원 제 61/542,986 호에 대한 우선권을 주장한다.
기술 분야
본 발명은 일반적으로 반도체 메모리 디바이스들에 관한 것이고, 보다 상세하게는 동적 랜덤 액세스 메모리 디바이스들에서 센싱하는 방법 및 장치에 관한 것이다.
동적 랜덤 액세스 메모리 (DRAM) 와 같은 많은 종래 메모리 시스템들에서, 2진 숫자 (비트) 들이 메모리 셀들에 저장되고, 주어진 셀과 연관된 선형 어드레스를 지정하는 프로세서에 의해 액세스된다. 이 시스템은, 메모리 시스템의 임의의 부분에 대한 고속 액세스를 제공한다. DRAM의 분야내에는, 메모리 셀들과 비트라인들을 배열하기 위한 2개의 잘 알려진 아키텍처 (architecture) 들이 존재하며, 그들의 각각은 구별되는 장점 및 단점들을 제공한다.
제 1 아키텍처는 일반적으로 도 1a 및 도 1b에 도시된, 오픈 비트라인 아키텍처이다. 도 1a에 도시된 배열은, 제작된 디바이스 상에 비트라인 센스 증폭기에 대해 메모리 셀들, 비트라인들 및 워드라인들의 물리적인 레이아웃을 나타낸다. 일부 회로는 도식을 단순화하기 위해 의도적으로 생략되었다. 워드라인들은 비트라인들에 수직하게 이어지고, 메모리 셀들은 각 워드라인과 비트라인 사이의 교차점 근처에 위치되고, 읽기/쓰기 회로들은 비트라인들에 커플링된다는 것이 당업자에 의해 이해되야 한다. 상보 비트라인들 (32 및 34) 은 비트라인 센스 증폭기 (33) 의 좌측 및 우측으로부터 메모리 어레이들 (20 및 22) 로 멀리 각각 연장된다. 센스 증폭기 (33) 와 같은 비트라인 센스 증폭기는 업계에 잘 알려져 있고 통상적으로 교차 결합 상보 쌍의 CMOS 트랜지스터들을 포함한다. n-채널 등화 트랜지스터 (미도시) 가 비트라인들 (32 및 34) 사이에 접속되어 2개의 비트라인들을 함께 전기적으로 쇼팅 (electrically shorting) 하고, 비트라인 등화 신호 BLEQ에 의해 제어되는 게이트를 갖는다. 비트라인들 (32 및 34), 등화 트랜지스터 및 센스 증폭기 (33) 는 하나의 오픈 비트라인 쌍을 형성한다. 비트라인들 (36 및 37) 로 이루어지는 다른 비트라인 쌍, 등화 트랜지스터 (미도시) 및 센스 증폭기 (38) 가, 제 1 오픈 비트라인 쌍으로부터의 그들의 대응하는 엘리먼트들에 동일하게 구성된다. 메모리 디바이스에서, 복수의 오픈 비트라인 쌍들이 도 1a에 도시된 바처럼, 상하로 배열되고, 여기에서 센스 증폭기들 (33) 의 좌측에 접속된 모든 비트라인들은 좌 어레이 (20) 의 부분이고 센스 증폭기들 (33) 의 우측에 접속된 모든 비트라인들은 우 어레이 (22) 의 부분이다. DRAM 메모리들에 대해, 비트라인들을, 그에 접속된 DRAM 메모리 셀로부터 데이터를 읽기 전에, 중간점 포텐셜 레벨 (mid-point potential level) VBL 로, 비트라인 프리차지 트랜지스터들 (미도시) 를 통하여, 저장된 데이터를 읽기 전에, 프리차지 (precharge) 할 필요가 있다. 이 중간점 포텐셜 레벨은, 통상적으로 비트라인 센스 증폭기들에 의해 사용되는 고 전력 공급 포텐셜의 절반이다. 이것은, 메모리 셀 저장 커패시터에 의해 전하가 추가되거나 제거될 때 비트라인 포텐셜 레벨의 작은 변화들을 비트라인 센스 증폭기로 하여금 검출할 수 있게 한다. 다르게는, 비트라인들은, 그들을 바람직한 포텐셜 VBL로 교정된 전압 공급부에 커플링시킴으로써, 포텐셜 레벨 VBL로 프리차지될 수도 있다.
도 1a의 오픈 비트라인 아키텍처를 위한 읽기 및 프리차지 동작이 간략하게 설명될 것이다. 모든 비트라인들은 이전 동작에서 고 및 저 로직 포텐셜 레벨 사이의 중간점 포텐셜 레벨 VBL로 프리차지되었다고 가정된다. 읽기 동작 동안, 좌 또는 우 어레이의 하나의 워드라인은 각각의 어레이의 각 비트라인에 접속된 하나의 메모리 셀에 액세스하도록 구동된다. 액세스되지 않은 어레이의 비트라인들은 중간점 포텐셜 레벨에 남아있고, 이는 액세스된 어레이의 비트라인들 상의 데이터의 센싱 동안 센스 증폭기에 의해 사용되는 레퍼런스 포텐셜 레벨이다. 다르게는, 양쪽 모두의 어레이들 (20, 22) 은 상보 데이터를 포함하고, 이 경우에 양쪽 모두의 어레이들 (20, 22) 의 대응하는 워드라인들이 구동되고, 각 쌍의 상보 비트라인들의 포텐셜은 반대 방향으로 변화되고, 그에 의해 센스 증폭기에 의해 검출될 포텐셜에서의 시프트를 증가시킨다. 센스 증폭기는, 액세스된 메모리 셀의 저장 커패시터가 비트라인에 커플링될 때, 비트라인의 포텐셜 레벨에서의 시프트를 검출하고, 비트라인의 풀 CMOS 로직 포텐셜 레벨을 증폭 및 래치 (latch) 한다. 센스 증폭기는 교차 결합 래치 회로이므로, 액세스된 비트라인 및 그의 대응하는 상보 비트라인은, 데이터가 독출된 후에 반대 로직 포텐셜 레벨들로 구동되고, 선택된 워드라인이 활성화된 상태로 남으므로, 풀 CMOS 레벨이 각 액세스된 셀로 회복된다. 다음으로, 비트라인들이 다음 읽기 동작을 준비하여 다시 프리차지된다.
오픈 비트라인 아키텍처는, 6F2 셀 디자인에서 DRAM 셀들의 효율적인 패킹을 허용하여 도 1b에서 볼 수 있는 바처럼 메모리 어레이에 의해 점유되는 전체 면적을 감소시킨다. 하지만, 어레이의 모든 비트라인들이 단일 읽기 동작에서 동시에 센싱될 때, 인접한 비트라인들간의 커패시티브 커플링 (capacitative coupling) 은, 특히 반대 포텐셜들을 센싱하는 인접하는 비트라인들 사이에서, 크로스토크 노이즈를 발생시킬 수 있다. 이 크로스토크 (crosstalk) 는, 예를 들면, 비트라인에서의 상승 포텐셜이 인접 비트라인에서의 하락 포텐셜을 풀업하거나 또는 그 역의 경우에, 발현될 수 있고, 그에 의해, 읽혀질 비트를 신속하고 정확하게 검출할 수 있는 센스 증폭기의 능력을 방해하여, 증가된 액세스 시간 및 포텐셜 읽기 에러들을 초래한다. 이들 에러들은, 더 많은 전하들을 저장할 수 있는 보다 큰 커패시터들을 갖는 DRAM 셀들을 제조함으로써 어느 정도로 완화될 수 있다. 하지만, 이것은, 증가된 전력 소비 및 DRAM 어레이의 크기 축소 제한을 포함하는 그 자신의 단점들을 갖는다. 오픈형 비트라인 아키텍처의 다른 단점은, 각 센스 증폭기가 2 비트라인 피치내에 끼어져야 한다는 것이고, 이는 전체 디바이스의 레이아웃을 간단치 않게 만들 수 있다.
제 2 아키텍처는 일반적으로 도 2a 및 도 2b에 도시된, 폴딩된 비트라인 아키텍처이다. 도 2a에 도시된 배열은, 제작된 디바이스 상에 비트라인 센스 증폭기에 대해 셀들, 비트라인들 및 워드라인들의 물리적인 레이아웃을 나타낸다. 일부 회로는 도식을 단순화하기 위해 의도적으로 생략되었다. 워드라인들은 비트라인들에 수직하게 이어지고, 메모리 셀들은 각 워드라인과 비트라인 사이의 교차점 근처에 위치되고, 읽기/쓰기 회로들은 비트라인들에 커플링된다는 것이 당업자에 의해 이해되야 한다. 상보 비트라인들 (46 및 47) 은 공유된 비트라인 센스 증폭기 (41) 의 좌측으로부터 메모리 어레이 (50) 로 멀리 연장되고, 상보 비트라인들 (48 및 49) 은 센스 증폭기 (41) 의 우측으로부터 멀리 메모리 어레이 (52) 로 멀리 연장된다. 센스 증폭기 (41) 와 같은 공유 비트라인 센스 증폭기는 업계에 잘 알려져 있고, 통상적으로 CMOS 트랜지스터들의 교차 결합 상보 쌍의 한 쌍으로 이루어진다. N-채널 등화 트랜지스터들 (미도시) 이 비트라인들 (46 및 47) 사이에서 비트라인들 (46 및 47) 의 대향 단부들에 접속된다. 유사하게, N-채널 등화 트랜지스터들 (미도시) 이 비트라인들 (48 및 49) 사이에서 비트라인들 (48 및 49) 의 대향 단부들에 접속된다. 좌 메모리 어레이 (50) 를 위한 등화 트랜지스터들 (미도시) 은 좌 어레이 비트라인 등화 신호 BLEQ_L에 의해 제어되는 게이트들을 갖고, 우 메모리 어레이 (52) 를 위한 등화 트랜지스터들 (미도시) 은 우 어레이 비트라인 등화 신호 BLEQ_R에 의해 제어되는 게이트들을 갖는다. 통상적인 어레이에서, 공유 센스 증폭기 및 각각의 쌍들의 폴딩된 비트라인들은 열 (column) 로 배열되고, 수개의 열들이 나란히 배열될 수 있다. 도 2a에서, 비트라인들 (46 및 47) 및 좌 어레이 (50) 를 위한 등화 트랜지스터들이 좌 어레이 (50) 내에 위치되고, 비트라인들 (48 및 49) 및 우 어레이 (52) 를 위한 등화 트랜지스터들이 우 어레이 (52) 내에 위치된다. 비트라인들은, 오픈 비트라인 아키텍처에 유사한 방식으로, 저장된 데이터를 읽기전에 프리차지된다.
도 2a의 폴딩된 비트라인 아키텍처를 위한 읽기 및 프리차지 동작이 간략하게 설명될 것이다. 모든 비트라인들은 이전 동작에서 고 및 저 로직 포텐셜 레벨 사이의 중간점 포텐셜 레벨 VBL로 프리차지되었다고 가정된다. 읽기 동작 동안, 좌 또는 우 어레이의 하나의 워드라인은 각각의 어레이의 각 비트라인, 예를 들어 BL0 또는 BL0* 에 접속된 하나의 메모리 셀에 액세스하도록 구동되고, 대응하는 등화 제어 신호, BLEQ L 또는 BLEQ R 가 턴오프된다. 예를 들어, 액세스되지 않은 어레이 BL1 및 BL1*의 폴딩된 상보 비트라인들은, 프리차지된 중간점 포텐셜 레벨로 남는다. BL0에 접속된 메모리 셀이 구동된 워드라인에 의해 액세스되면, 상보 비트라인 BL0*은 프리차지된 중간점 포텐셜 레벨 VBL로 남고, 이는 센스 증폭기 (41) 에 의해 사용되는 레퍼런스 포텐셜 레벨이다. 따라서, BL0*에 접속된 메모리 셀이 BL0에 접속된 메모리 셀 대신에 액세스되면 각 비트라인의 역할은 서로 바꾸어진다. 또한, 구동된 워드라인이 BL1 또는 BL1*에 접속된 메모리 셀에 액세스하면 양쪽 모두의 폴딩된 비트라인 쌍들의 역할들은 서로 바꾸어진다. 다르게는, 양쪽 모두의 비트라인들 (BL0, BL0*) 에 의해 액세스되는 메모리 셀들은 상보 데이터를 포함하고, 이 경우에 양쪽 모두의 상보 셀들의 대응하는 워드라인들이 구동되고, 각 쌍의 상보 비트라인들의 포텐셜은 반대 방향으로 변화되고, 그에 의해 센스 증폭기에 의해 검출될 포텐셜에서의 시프트를 증가시킨다. 센스 증폭기는 교차 결합 래치 회로이므로, 액세스된 비트라인 및 그의 대응하는 상보 비트라인은, 데이터가 독출된 후에 반대 로직 포텐셜 레벨들로 구동된다. 다음으로, 비트라인들이 다음 읽기 동작을 준비하여 다시 프리차지된다.
폴딩된 비트라인 아키텍처는 통상적으로 오픈 비트라인 아키텍처보다 더 적은 노이즈를 발생시키고 센스 증폭기들에 대해 4-비트라인 피치를 허용하지만, 그것은 그 자신의 결점들을 갖고 있다. 특히, 폴딩된 비트라인 아키텍처는, DRAM 셀들의 효율적인 패킹을 허용하지 않으며, 통상적으로 도 1b의 6F2 오픈 비트라인 레이아웃과 비교해, 도 2b에서 볼 수 있는 바처럼 보다 큰 8F2 셀 디자인을 필요로 한다.
오픈 및 폴딩된 비트라인 아키텍처의 특징들을 결합하는 다양한 배열들이 제안된 바 있다. 이들 배열들은 양쪽 모두의 아키텍처들 사이의 장점과 단점들 사이의 상이한 레벨들의 타협을 제공한다. 하지만, 추가의 개선들이 가능하다고 생각된다.
그러므로, 감소된 노이즈로 동작하고, 작은 실리콘 면적을 점유하는 효율적인 패킹 밀도로 배열되는 동적 메모리 어레이 아키텍처를 제공할 필요가 있다.
또한, 감소된 전력 소비를 갖는 동적 메모리 어레이 아키텍처를 제공할 필요가 있다.
또한, 센스 증폭기들의 간소화된 배열을 허용하는 오픈 비트라인 동적 메모리 어레이 아키텍처를 제공할 필요가 있다.
또한, 이들 특성들을 갖는 동적 메모리 어레이 아키텍처의 동작 방법을 제공할 필요가 있다.
본 발명의 목적은 종래 기술의 단점들의 하나 이상을 다루는 것이다.
본 발명의 다른 목적은, 오픈 비트라인 아키텍처를 갖는 동적 메모리 어레이를 제공하는 것이고, 여기서 센스 증폭기에 커플링된 제 1 비트라인이, 비트라인 프리차지 전압으로 동시에 유지되는 제 2 비트라인에 인접한다.
본 발명의 다른 목적은, 오픈 비트라인 아키텍처를 갖고, 각 센싱 동작 동안 어레이의 일부 비트라인들이 센싱되는 한편, 어레이의 잔여 비트라인들은 레퍼런스 전압으로 유지되도록 각 비트라인을 센스 증폭기 또는 레퍼런스 전압 중 어느 하나에 선택적으로 커플링하기 위한 로직을 갖는 동적 메모리 어레이를 제공하는 것이다.
본 발명의 다른 목적은, 어레이의 비트라인을 동시에 센싱하고 어레이의 인접 비트라인을 레퍼런스 전압으로 유지함으로써 오픈 비트라인 아키텍처를 갖는 동적 메모리 어레이를 동작시키는 방법을 제공하는 것이다.
일 양태에서, 동적 랜덤 액세스 메모리 디바이스는 행 (row) 과 열 (column) 로 배열된 메모리 셀들의 제 1 어레이를 갖는다. 제 1 어레이는 제 1 복수의 비트라인들을 갖는다. 각 비트라인은 제 1 어레이에서 메모리 셀들의 열에 커플링된다. 메모리 셀들의 제 2 어레이는 열과 행으로 배열된다. 제 2 어레이는 제 2 복수의 비트라인들을 갖는다. 각 비트라인은 제 2 어레이에서 메모리 셀들의 열에 커플링된다. 복수의 센스 증폭기들은 각각, 상기 제 1 복수의 비트라인들의 적어도 하나의 비트라인 및 상기 제 2 복수의 비트라인들의 적어도 하나의 상보 비트라인에 대해 오픈 비트라인 구성 (open bitline configuration) 으로 선택적으로 접속가능하다. 전압 공급부 (voltage supply) 는 비트라인 프리차지 전압에 대응하는 전압 VBL을 갖는다. 전압 공급부는 제 1 및 제 2 복수의 비트라인들의 각 비트라인에 선택적으로 접속가능하다. 로직은, 읽기 동작 동안 상기 제 1 복수의 비트라인들의 각 비트라인 및 상기 제 2 복수의 비트라인들의 상보 비트라인을 상기 전압 공급부 및 센스 증폭기 중 하나에 선택적으로 접속시켜, 상기 센스 증폭기에 접속된 각 비트라인이 상기 전압 공급부에 동시에 접속된 비트라인에 인접하도록 한다.
다른 양태에서, 각 비트라인에 대해, 아이솔레이션 트랜지스터 (isolation transistor) 가 상기 복수의 센스 증폭기들의 하나의 증폭기와 상기 비트라인 사이에 접속되어 상기 비트라인을 상기 하나의 증폭기에 선택적으로 접속시킨다. 각 비트라인에 대해, 프리차지 트랜지스터가 상기 전압 공급부와 상기 비트라인 사이에 접속되어 상기 비트라인을 상기 전압 공급부에 선택적으로 접속시킨다. 그 로직은 적어도 하나의 입력 신호에 응답하여 각 비트라인에 대해 상기 프리차지 트랜지스터 및 상기 아이솔레이션 트랜지스터의 하나를 활성화한다.
다른 양태에서, 그 로직은 적어도 하나의 입력 신호에 응답하여: 매 세번째 비트라인을 상기 전압 공급부에 접속시키고; 잔여 비트라인들을 대응하는 센스 증폭기들에 접속시킨다.
다른 양태에서, 상기 복수의 센스 증폭기들은 복수의 쌍의 센스 증폭기들이다. 그 로직은 각 쌍의 센스 증폭기들을 상기 복수의 비트라인들의 3개의 비트라인들에 선택적으로 커플링시킨다.
다른 양태에서, 그 로직은 적어도 하나의 입력 신호에 응답하여 각 비트라인을 상기 전압 공급부 및 센스 증폭기 중 하나에 접속시킨다.
다른 양태에서, 그 적어도 하나의 입력 신호는, 읽기 동작이 수행되는 활성 워드라인을 나타낸다.
다른 양태에서, 메모리 셀에서 활성 워드라인에 교차하는 각 비트라인은 적어도 하나의 입력 신호에 응답하여 센스 증폭기에 접속된다. 셀에서 활성 워드라인에 교차하지 않는 각 비트라인은 적어도 하나의 입력 신호에 응답하여 전압 공급부에 접속된다.
추가의 양태에서, 오픈 비트라인 구성에서의 복수의 비트라인들을 갖는 동적 랜덤 액세스 메모리 어레이의 동작 방법으로서, 상기 복수의 비트라인들을 레퍼런스 전압 VBL으로 프리차지하는 단계; 읽기 동작 동안 상기 복수의 비트라인들의 제 1의 서브세트를 각각의 센스 증폭기들에 접속시키는 한편, 동시에 상기 복수의 비트라인들의 제 2의 다른 서브세트를 VBL의 포텐셜을 갖는 전압 공급부에 접속시키는 단계를 포함한다. 센스 증폭기에 접속된 각 비트라인은 전압 공급부에 동시에 접속된 비트라인에 인접한다.
다른 양태에서, 복수의 비트라인들의 제 1 및 제 2 서브세트들을 접속시키는 단계는, 각 비트라인에 대해, 적어도 하나의 입력 신호에 응답하여 상기 복수의 센스 증폭기들의 하나의 증폭기와 상기 비트라인 사이에 접속되어 상기 비트라인을 상기 하나의 증폭기에 선택적으로 접속시키는 아이솔레이션 트랜지스터를 선택적으로 활성화 단계; 각 비트라인에 대해, 적어도 하나의 입력 신호에 응답하여 상기 전압 공급부와 상기 비트라인 사이에 접속되어 상기 비트라인을 상기 전압 공급부에 선택적으로 접속시키는 프리차지 트랜지스터를 선택적으로 활성화 단계를 더 포함한다.
다른 양태에서, 매 세번째 비트라인은 적어도 하나의 입력 신호에 응답하여 전압 공급부에 접속된다. 잔여 비트라인들은 적어도 하나의 입력 신호에 응답하여 대응하는 센스 증폭기들에 접속된다.
다른 양태에서, 각 쌍의 센스 증폭기들은 상기 복수의 비트라인들의 3개의 비트라인들에 선택적으로 커플링된다.
다른 양태에서, 복수의 비트라인들의 제 1 및 제 2 서브세트들은 적어도 하나의 입력 신호에 응답하여 로직을 통해 접속된다.
다른 양태에서, 그 적어도 하나의 입력 신호는, 읽기 동작이 수행되는 활성 워드라인을 나타낸다.
다른 양태에서, 복수의 비트라인들의 제 1 서브세트는, 메모리 셀에서 활성 워드라인에 교차하는 비트라인들에 대응한다. 복수의 비트라인들의 제 2 서브세트는, 메모리 셀에서 상기 활성 워드라인에 교차하지 않는 비트라인들에 대응한다.
추가의 양태에서, 동적 랜덤 액세스 메모리 어레이를 위한 비트라인 아키텍처는 복수의 센스 증폭기들을 갖는다. 전압 공급부는 비트라인 프리차지 전압에 대응하는 전압 VBL을 갖는다. 복수의 비트라인들은 열들로 배열된다. 복수의 비트라인들의 각각은 복수의 센스 증폭기들의 적어도 하나의 센스 증폭기와 상기 전압 공급부의 각각에 오픈 비트라인 구성으로 선택적으로 접속가능하다. 로직은, 읽기 동작 동안 복수의 비트라인들의 각각을 그 전압 공급부 및 센스 증폭기 중 하나에 선택적으로 접속시켜, 상기 센스 증폭기에 접속된 각 비트라인이 전압 공급부에 동시에 접속된 비트라인에 인접하도록 한다.
다른 양태에서, 각 비트라인에 대해, 아이솔레이션 트랜지스터가 복수의 센스 증폭기들의 하나의 증폭기와 비트라인 사이에 접속되어 비트라인을 하나의 증폭기에 선택적으로 접속시킨다. 각 비트라인에 대해, 프리차지 트랜지스터가 전압 공급부와 비트라인 사이에 접속되어 비트라인을 전압 공급부에 선택적으로 접속시킨다. 그 로직은 적어도 하나의 입력 신호에 응답하여 각 비트라인에 대해 프리차지 트랜지스터 및 아이솔레이션 트랜지스터의 하나를 활성화한다.
다른 양태에서, 그 로직은 적어도 하나의 입력 신호에 응답하여: 매 세번째 비트라인을 전압 공급부에 접속시키고; 잔여 비트라인들을 대응하는 센스 증폭기들에 접속시킨다.
다른 양태에서, 복수의 센스 증폭기들은 복수의 쌍의 센스 증폭기들이다. 그 로직은 각 쌍의 센스 증폭기들을 상기 복수의 비트라인들의 3개의 비트라인들에 선택적으로 커플링시킨다.
다른 양태에서, 그 로직은 적어도 하나의 입력 신호에 응답하여 각 비트라인을 전압 공급부 및 센스 증폭기 중 하나에 접속시킨다.
다른 양태에서, 그 적어도 하나의 입력 신호는, 읽기 동작이 수행되는 활성 워드라인을 나타낸다.
다른 양태에서, 메모리 셀에서 활성 워드라인에 교차하는 각 비트라인은 그 적어도 하나의 입력 신호에 응답하여 센스 증폭기에 접속된다. 셀에서 활성 워드라인에 교차하지 않는 각 비트라인은 적어도 하나의 입력 신호에 응답하여 전압 공급부에 접속된다.
본 발명의 실시형태들의 추가 및/또는 대안의 특징, 양태 및 장점들은 다음의 설명, 첨부 도면 및 첨부 청구항들로부터 분명해질 것이다.
도 1a는 종래 기술의 실시형태에 따른 오픈 비트라인 DRAM의 계통도이다.
도 1b는 도 1a의 실시형태의 DRAM 셀 레이아웃의 개통도이다.
도 2a는 종래 기술의 실시형태에 따른 폴딩된 비트라인 DRAM의 계통도이다.
도 2b는 도 2a의 실시형태의 DRAM 셀 레이아웃의 개통도이다.
도 3a는 제 1 실시형태에 따른 오픈 비트라인 DRAM의 계통도이다.
도 3b는 도 3a의 실시형태의 DRAM 셀 레이아웃의 개통도이다.
도 4는 제 2 실시형태에 따른 오픈 비트라인 DRAM의 계통도이다.
도 5는 읽기 동작이 수행되고 있는, 도 4의 DRAM의 단일 어레이의 계통도이다.
도 6-도 9는 2진-3진 변환 회로의 예를 위한 로직 회로들이다.
도 10은 일 실시형태에 따른 타이밍 도이다.
도 11은 제 3 실시형태에 따른 오픈 비트라인 DRAM의 계통도이다.
도 3a 및 도 3b를 참조하면, 동적 랜덤 액세스 메모리 (DRAM) 디바이스 (100) 가 제 1 실시형태에 따라 설명될 것이다. 도 3a는 워드라인 (110) 과 비트라인 (112) 의 교차점들에 배열된 DRAM 셀들 (108) 의 3개의 어레이들 (102, 104, 106) 을 나타낸다. 센스 증폭기들 (118) 의 2개의 뱅크들 (114, 116) 이 어레이 (102, 104, 106) 의 쌍들 사이에 배치되고 오픈 비트라인 아키텍처에서 비트라인들 (112) 에 커플링된다. 각 셀 (108) 은, 단일 트랜지스터 및 커패시터를 포함하는 종래 1T DRAM 셀일 수도 있다. 어레이들의 각 쌍 사이에 센스 증폭기들 (118) 의 뱅크를 제공함으로써, 임의의 수의 어레이들이 사용될 수도 있다는 것이 이해되야 한다. 또한, 원하는 수의 워드라인들 (110) 과 비트라인들 (112), 및 비트라인들 (112) 의 수에 대응하는 각 뱅크에서 적절한 수의 센스 증폭기들 (118) 을 제공함으로써, 어레이들 (102, 104, 106) 은 임의의 원하는 크기로 스케일링될 수 있다는 것이 이해되야 한다. 단일 DRAM 디바이스 (100) 에서 모든 어레이들 (102, 104, 106) 은 통상적으로 동일 사이즈이지만, 반드시 그럴 필요는 없다. 도 3b로부터, 각 어레이 (102, 104, 106) 의 DRAM 셀들 (108) 은 오픈 비트라인 아키텍처들에 통상적인 6F2 셀 디자인에 따라 배열되고, 폴딩된 비트라인 아키텍처들에 통상적인 8F2 셀 디자인보다 더 밀집되게 패킹된다는 것이 이해되야 한다. 도 3b의 DRAM 셀들 (108) 은, 공통 워드라인들 상에 모두 배열된 도 1b의 셀들과 다르게, 워드라인들에 대해 엇갈려 (staggered) 있는데, 그 이유에 대해서는 아래에서 더 자세히 설명한다.
다시 도 3a를 참조하면, 비트라인들 (112) 은 센스 증폭기들 (118) 및 비트라인 레퍼런스 전압 공급부 VBL에 로직 (120) 을 통해 선택적으로 커플링된다. 로직 (120) 은, 비트라인들 (112) 과 센스 증폭기들 (118) 사이에 접속된 아이솔레이션 트랜지스터들 (122), 및 비트라인들 (112) 과 비트라인 레퍼런스 전압 VBL 사이에 접속된 프리차지 트랜지스터들 (124) 을 포함한다. 아이솔레이션 트랜지스터들 (122) 및 프리차지 트랜지스터들 (124) 은, 비트라인 선택 신호들 (S0, S1, S2) 에 의해 선택적으로 활성화된다. 이 실시형태에서, 각 어레이에서 3개 비트라인들 (112) 의 세트가 아이솔레이션 트랜지스터들 (122) 을 통해 2개의 센스 증폭기들 (118) 에 커플링된다. 그 레이아웃은, 동일 로직 (120) 을 통해 접속된 3개 비트라인들 (112) 과 2개 센스 증폭기들 (118) 의 추가 세트들을 제공함으로써 임의의 원하는 크기의 어레이 (102, 104, 106) 를 달성하도록 무한정 반복될 수 있다. 이 실시형태에서 2개 쌍의 센스 증폭기들 (118) 에 커플링된 비트라인들 (112) 은 인터리빙되어, (도 5에서 가장 잘 보여지는 바처럼) 비트라인들 (112A, 112C, 112E) 이 한 쌍의 센스 증폭기들 (118) 에 커플링되고, 비트라인들 (112B, 112D, 112F) 은 다른 쌍의 센스 증폭기들 (118) 에 커플링된다. 이것은, 당업자에게 분명할 여러 가능한 배열들 중 하나일뿐이고, 로직 (120) 는 임의의 그러한 배열을 수용하도록 적응될 수 있다는 것이 이해되야 한다. DRAM 디바이스 (100) 의 모든 어레이들은 그들의 비트라인들 (112) 이 등가 로직 (equivalent logic; 120) 에 의해 센스 증폭기들 (118) 의 인접 뱅크들에 커플링된다는 것이 이해되야 한다.
이제 도 5를 참조하면, 어레이 (104) 의 비트라인들 (112A, 112B, 112C, 112D, 112E, 112F) 에 대하여, 읽기 동작이 이제 설명될 것이다. DRAM 읽기 동작은, 지정된 워드라인 (110) 의 전체 길이를 따라 일어나고, 어레이 (104) 에서 잔여 비트라인들 (112) 은, 비슷한 방식으로 잔여 센스 증폭기들 (118) 에 의해 센스된다는 것이 이해되야 한다. 또한, 어레이 (104) 상의 읽기 동작 동안, 어레이 (104) 에서 비트라인 (112) 을 센싱하는 각 센스 증폭기 (118) 는 또한, 이웃 어레이에 있는 상보 비트라인 (112) 에 커플링될 것이라는 것이 이해되야 하는데, 이는 오픈 비트라인 아키텍처에 통상적이다. 종래의 읽기 동작에서 몇몇 잘 알려진 단계들은 당업자에 의해 이해될 것이고 자세히 설명되지 않을 것이다. 다른 어레이들 (102, 106) 에 대한 읽기 동작들이 유사한 방식으로 수행될 것이라는 것이 이해되야 한다. 읽기 동작을 수행하기 위하여, 행 어드레스는 종래 방식으로 지정되어, 읽혀질 어레이 (104) 내의 워드라인을 식별한다. 예시된 예에서, 워드라인 (110B) 의 행 어드레스가 지정된다. 어레이 (104) 의 비트라인들 (112) 이 종래 방식으로 비트라인 레퍼런스 전압 VBL으로 프리차지되고, 이는 통상적으로 전력 공급 포텐셜의 절반이지만, 반드시 그럴 필요는 없다.
도 6-도 9를 참조하면, 행 어드레스는 추가적으로, 로직 (120) 에 의한 입력들로서 수신되는 비트라인 선택 신호들 (S0, S1, S2) 을 생성하는데 사용된다. 비트라인 선택 신호들 (S0, S1, S2) 은, 대응하는 아이솔레이션 트랜지스터 (122) 를 활성화함으로써 3개 비트라인들 (112) 의 각 세트로부터 어느 2개의 비트라인들 (112) 이 2개의 대응하는 센스 증폭기들 (118) 에 커플링되는지를, 그리고 대응하는 프리차지 트랜지스터 (124) 를 활성화함으로써 3개의 비트라인들 (112) 의 각 세트로부터 어느 하나의 비트라인 (112) 이 비트라인 레퍼런스 전압 VBL에 커플링되는지를, 지정된 행 어드레스에 따라, 결정한다. 비트라인 선택 신호들 (S0, S1, S2) 이 임의의 적합한 방식으로 생성될 수도 있다. 예시된 실시형태에서, 비트라인 선택 신호들 (S0, S1, S2) 은 2진 행 어드레스 모듈로 (3) 의 3진 표현이고, 이는 예를 들면 도 6 - 도 9에 나타낸 2진-3진 변환기 (150) 에 의해 생성될 수도 있다. 2진-3진 변환기 (150) 의 각 로직 유닛 A (도 7) 는 그의 입력에서 행 어드레스의 2개 2진 비트들 (예를 들면, A0, A1 ) 및 그들의 상보 (complement) 들 (예를 들면,
Figure pct00001
) 을 수신하고, 행 어드레스 모듈로 (3) 의 그 부분의 3진 표현 (예를 들면, B00, B01, B02) 을 출력한다. 각 로직 유닛 B (도 8) 는 그의 입력에서 2개 로직 유닛들 A 의 출력들 (예를 들면, B00, B01, B02; B10, B11, B12) 을 수신하고, 그들의 합산 모듈로 (3) 의 3진 표현 (예를 들면, C00, C01, C02) 을 출력한다. 임의의 수의 2진 어드레스 비트들을 프로세싱하고 단일 3-비트 결과 (D00, D01, D02) 를 출력하기 위해 필요에 따라, 로직 유닛들 B 의 다수의 스테이지들이 제공될 수도 있다. 로직 유닛 D (도 9) 는 그의 입력에서 비트들 (D00, D01, D02) 을 수신하고 행 활성 신호가 로직 하이일 때 그들을 인버팅하며, 3 비트 비트라인 선택 신호 (S0, S1, S2) 를 초래하고 그 중 2개 비트들이 로직 하이이고 하나의 비트는 로직 로우이다. 로직 유닛 D는, 로직 (120) 에서 사용되는 로직 게이트들의 배열에 따라, 생략될 수도 있다는 것이 이해되야 한다. 2진-3진 변환기 (150) 는, 참조에 의해 전부 여기에 원용되는, U.S. 특허 제5,396,450호에 더 상세히 설명되어 있다. 비트라인 선택 신호들 (S0, S1, S2) 을 생성하는 다른 적합한 방법들이 당업자에게 분명할 것이라는 것이 이해되야 한다. 또한, 더 많거나 더 적은 비트라인 선택 신호들이, 비트라인 레퍼런스 전압 VBL 및 센스 증폭기들에 대한 비트라인 접속들의 주기성에 따라, 제공될 수 있다는 것이 이해되야 한다. 예를 들면, 매 2번째 비트라인 (112) 이 읽기 동작 동안 센싱되고 하나 걸러 비트라인 (112) 이 비트라인 레퍼런스 전압 VBL에 커플링되면, 단일 비트를 나타내는 하나의 선택 신호는, 어느 비트라인 (112) 이 센싱될 것인지 그리고 어느 비트라인 (112) 이 비트라인 레퍼런스 전압 VBL 에 커플링될지를 지정하기에 충분할 것이다.
이 예에서, 워드라인 (110B) 은 2진 행 어드레스 00000001를 갖고, 이는 비트라인 선택 신호들 S0=1, S1=0, S2=1 을 생성한다. 이들 비트라인 선택 신호들은, 로직 (120) 으로 하여금, 대응하는 아이솔레이션 트랜지스터 (122) 를 활성화시킴으로써, 각 비트라인 (112) 을 센스 증폭기들 (118) 중 어느 하나에 커플링하게 하거나, 또는 대응하는 프리차지 트랜지스터 (124) 를 활성화시킴으로써, VBL 레퍼런스 포텐셜을 갖는 전압 공급부에, 커플링하게 하는데, 이는 도 5에 그래픽적으로 예시되어 있다. 비트라인들 (112A 및 112C) 은, 센스 증폭기들 (118C 및 118D) 에 의해 센싱되고, 이들은 셀들 (108A 및 108C) 에 저장된 데이터를 검출한다. 비트라인들 (112D 및 112F) 은, 센스 증폭기들 (118A 및 118B) 에 의해 센싱되고, 이들은 셀들 (108D 및 108F) 에 저장된 데이터를 검출한다. 도 3b의 엇갈린 셀 배열 (staggered cell arrangement) 에 기인하여 워드라인 (110B) 상에 셀들을 갖지 않는 비트라인들 (112B 및 112D) 이 VBL 레퍼런스 포텐셜에 커플링된다. 이제 도 10을 참조하면, 각 활성 워드라인 (110) 에 대응하는 비트라인 선택 신호들 (S0, S1, S2)이 나타나 있다. 한 쌍의 센스 증폭기들 (118) 에 커플링된 각 세트의 3개 비트라인들 (112) 은 동일 시퀀스의 비트라인 선택 신호들 (S0, S1, S2) 에 대응하고, 로직 (120) 은, 비트라인 선택 신호들 S0, S1, S2 에 응답하도록 구성되어, 셀 (108) 에서 활성 워드라인 (110) 에 교차하는 비트라인들 (112) 이 센스 증폭기 (118) 에 커플링되는 한편, 셀 (108) 에서 활성 워드라인 (110) 에 교차하지 않는 비트라인들 (112) 은 읽기 동작 동안 VBL 레퍼런스 포텐셜로 유지된다는 것이 이해되야 한다.
이 배열에서, 어레이 (104) 에서 매 3번째 비트라인 (112) 이 각 읽기 동작 동안 VBL 레퍼런스 포텐셜에 접속되어, 센스 증폭기에 의해서 현재 센싱되고 있는 각 비트라인 (112) 은, VBL 레퍼런스 포텐셜에 현재 접속된 비트라인 (112) 에 인접한다. 결과적으로, 센싱되고 있는 각 비트라인 (112) 은, 동시에 센싱되고 있는 하나의 다른 비트라인 (112) 에만 인접하고, VBL 레퍼런스 포텐셜에서 유지되고 있는 비트라인 (112) 에 의해 반대 측의 크로스토크로부터 차폐 (shield) 되어, 읽기 에러에 대한 포텐셜 및 크로스토크를 감소시킨다. 대안적으로, 더 많거나 더 적은 비트라인들 (112) 이 VBL 레퍼런스 포텐셜로 유지될 수도 있는 한편, 더 적거나 더 많은 비트라인들 (112) 이 센싱되어, 센스 증폭기들에 비트라인들을 적절히 커플링하는데 요구되는 로직의 복잡성 또는 어레이의 컴팩트성 (compactness) 에 있어서 포텐셜 절충 (potential tradeoff) 으로, 인접하는 비트라인들 (112) 사이의 커패시티브 커플링에 기인한 크로스토크로부터 더 많거나 더 적은 정도의 차폐를 제공한다는 것이 이해되야 한다.
도 4를 참조하면, DRAM 디바이스 (200) 가 제 2 실시형태에 따라 설명될 것이다. DRAM (100) 에 있는 대응하는 특징들에 유사한 DRAM (200) 의 특징들에는 유사한 번호들이 부여되고, 일부는 다시 상세하게 설명되지 않을 것이다. DRAM 디바이스 (200) 는, 워드라인 (210) 과 비트라인 (212) 사이의 교차점에 배열된 DRAM 셀들 (208) 을 각각 갖는 3개의 어레이들 (202, 204, 206) 을 갖는다. 센스 증폭기들 (218) 은 어레이 (202, 204, 206) 의 쌍들 사이에 배치되고 오픈 비트라인 아키텍처에서 비트라인들 (212) 에 커플링된다. 셀들 (208) 은 도 3a 및 도 3b의 실시형태와 같은 엇갈린 6F2 디자인으로 배열된다.
계속해서 도 4를 참조하면, 비트라인들 (212) 은 센스 증폭기들 (218) 및 비트라인 레퍼런스 전압 공급부 VBL에 로직 (220) 을 통해 선택적으로 커플링된다. 로직 (220) 은, 비트라인들 (212) 과 센스 증폭기들 (218) 사이에 접속된 아이솔레이션 트랜지스터들 (222), 및 비트라인들 (212) 과 비트라인 레퍼런스 전압 VBL 사이에 접속된 프리차지 트랜지스터들 (224) 을 포함한다. 아이솔레이션 트랜지스터들 (222) 및 프리차지 트랜지스터들 (224) 은, 비트라인 선택 신호들 (S1, S2) 에 의해 선택적으로 활성화된다. 이 실시형태에서, 각 어레이에서 3개 비트라인들 (212) 의 한 세트가 아이솔레이션 트랜지스터들 (222) 을 통해 2개의 센스 증폭기들 (218) 에 커플링된다. 그 레이아웃은, 동일 로직 (220) 을 통해 접속된 2개 센스 증폭기들 (218) 및 3개 비트라인들 (212) 의 추가 세트들을 제공함으로써 임의의 원하는 크기의 어레이 (202, 204, 206) 를 달성하도록 무한정 반복될 수 있다. 이 실시형태에서, 2개 쌍의 센스 증폭기들 (218) 에 커플링된 비트라인들 (212) 은 함께 그룹화되어, 각 쌍의 센스 증폭기들 (218) 이 3개 인접 비트라인들 (212) 의 한 세트에 커플링된다. 이것은, 당업자에게 분명할 여러 가능한 배열들 중 하나일뿐이고, 로직 (220) 는 임의의 그러한 배열을 수용하도록 적응될 수 있다는 것이 이해되야 한다. DRAM 디바이스 (200) 의 모든 어레이들은 그들의 비트라인들 (212) 이 등가 로직 (220) 에 의해 센스 증폭기들 (218) 의 인접한 뱅크들에 커플링된다는 것이 이해되야 한다.
디바이스 (200) 에 대한 읽기 동작은 디바이스 (100) 에 대한 읽기 동작과 유사하다. 어레이 (204) 상의 읽기 동작 동안, 예를 들면, 어레이 (204) 에서 비트라인 (212) 을 센싱하는 각 센스 증폭기 (218) 는 또한, 이웃 어레이에 있는 상보 비트라인 (212) 에 커플링될 것이라는 것이 이해되야 하는데, 이는 오픈 비트라인 아키텍처에 통상적이다. 종래의 읽기 동작에서 몇몇 잘 알려진 단계들은 당업자에 의해 이해될 것이고 자세히 설명되지 않을 것이다. 다른 어레이들 (202, 206) 에 대한 읽기 동작들이 유사한 방식으로 수행될 것이라는 것이 이해되야 한다. 읽기 동작을 수행하기 위하여, 행 어드레스는 종래 방식으로 지정되어, 읽혀질 어레이 (204) 내의 워드라인을 식별한다. 어레이 (204) 의 비트라인들 (212) 이 종래 방식으로 비트라인 레퍼런스 전압 VBL으로 프리차지되고, 이는 통상적으로 전력 공급 포텐셜의 절반이지만, 반드시 그럴 필요는 없다.
행 어드레스는 추가적으로, 예를 들면, 도 6-도 9에 나타낸 로직 또는 임의의 다른 적합한 로직을 사용하여, 로직 (220) 에 의한 입력들로서 수신되는 비트라인 선택 신호들 (S0, S1, S2) 을 생성하는데 사용된다. 비트라인 선택 신호들 (S0, S1, S2) 은, 대응하는 아이솔레이션 트랜지스터들 (222) 을 활성화함으로써 3개 비트라인들 (212) 의 각 세트로부터 어느 2개의 비트라인들 (212) 이 2개의 대응하는 센스 증폭기들 (218) 에 커플링되는지를, 그리고 대응하는 프리차지 트랜지스터들 (224) 을 활성화함으로써 3개의 비트라인들 (212) 의 각 세트로부터 어느 하나의 비트라인 (212) 이 비트라인 레퍼런스 전압 VBL에 커플링되는지를, 지정된 행 어드레스에 따라, 결정한다. 비트라인 선택 신호들 (S0, S1, S2) 이 임의의 적합한 방식으로 발생될 수도 있다. 로직 (220) 은, 비트라인 선택 신호들 (S0, S1, S2) 에 응답하도록 구성되어, 셀 (208) 에서 활성 워드라인 (210) 에 교차하는 비트라인들 (212) 이 센스 증폭기 (218) 에 커플링되는 한편, 셀 (208) 에서 활성 워드라인 (210) 에 교차하지 않는 비트라인들 (212) 은 읽기 동작 동안 VBL 레퍼런스 포텐셜로 유지된다는 것이 이해되야 한다.
이 배열에서, 어레이 (204) 에서 매 3번째 비트라인 (212) 이 각 읽기 동작 동안 VBL 레퍼런스 포텐셜에 접속되어, 센스 증폭기에 의해서 현재 센싱되고 있는 각 비트라인 (212) 은, VBL 레퍼런스 포텐셜에 현재 접속된 비트라인 (212) 에 인접한다. 결과적으로, 센싱되고 있는 각 비트라인 (212) 은, 동시에 센싱되고 있는 하나의 다른 비트라인 (212) 에만 인접하고, VBL 레퍼런스 포텐셜에서 유지되고 있는 비트라인 (212) 에 의해 반대 측의 크로스토크로부터 차폐되어, 읽기 에러에 대한 포텐셜 및 크로스토크를 감소시킨다. 대안적으로, 더 많거나 더 적은 비트라인들 (212) 이 VBL 레퍼런스 포텐셜로 유지될 수도 있는 한편, 더 적거나 더 많은 비트라인들 (212) 이 센싱되어, 센스 증폭기들에 비트라인들을 적절히 커플링하는데 요구되는 로직의 복잡성 또는 어레이의 컴팩트성에 있어서 포텐셜 절충으로, 인접하는 비트라인들 (212) 사이의 커패시티브 커플링에 기인한 크로스토크로부터 더 많거나 더 적은 정도의 차폐를 제공한다는 것이 이해되야 한다.
도 11을 참조하면, DRAM 디바이스 (300) 가 제 3 실시형태에 따라 설명될 것이다. DRAM (100) 에 있는 대응하는 특징들에 유사한 DRAM (300) 의 특징들에는 유사한 번호들이 부여되고, 일부는 다시 상세하게 설명되지 않을 것이다. DRAM 디바이스 (300) 는 다수의 어레이들을 갖는데, 그 중 어레이 (204) 만이 나타나 있고, 각각은 워드라인 (310) 과 비트라인 (312) 사이의 교차점에 배열된 DRAM 셀들 (308) 을 갖는다. 센스 증폭기들 (318) 은 어레이의 쌍들 사이에 배치되고 오픈 비트라인 아키텍처에서 비트라인들 (312) 에 커플링된다. 셀들 (308) 은 도 3a 및 도 3b의 실시형태와 같은 엇갈린 6F2 디자인으로 배열된다.
계속해서 도 11을 참조하면, 비트라인들 (312) 은 센스 증폭기들 (318) 및 비트라인 레퍼런스 전압 공급부 VBL에 로직 (320) 을 통해 선택적으로 커플링된다. 이 실시형태에서, 각 비트라인 (312) 은 로직 (320) 을 통해 대응하는 센스 증폭기 (318) 에 커플링된다. 로직 (320) 은, 비트라인들 (312) 과 센스 증폭기들 (318) 사이에 접속된 아이솔레이션 트랜지스터들 (322), 및 비트라인들 (312) 과 비트라인 레퍼런스 전압 VBL 사이에 접속된 프리차지 트랜지스터들 (324) 을 포함한다. 아이솔레이션 트랜지스터들 (322) 및 프리차지 트랜지스터들 (324) 은, 비트라인 선택 신호들 (S0, S1, S2) 에 의해 선택적으로 활성화된다. 그 레이아웃은, 동일 로직 (320) 을 통해 접속된 3개 센스 증폭기들 (318) 및 3개 비트라인들 (312) 의 추가 세트들을 제공함으로써 임의의 원하는 크기의 어레이 (304) 를 달성하도록 무한정 반복될 수 있다. 이 실시형태에서, 어레이 (304) 의 각 측의 센스 증폭기들 (318) 에 커플링된 비트라인들 (312) 은 인터리빙되어, 비트라인들 (312A, 312C, 312E) 이 어레이 (304) 의 일 측의 센스 증폭기들 (318) 에 커플링되고, 비트라인들 (312B, 312D, 312F) 은 어레이 (304) 의 반대 측의 센스 증폭기들 (318) 에 커플링된다. 이것은, 당업자에게 분명할 여러 가능한 배열들 중 하나일뿐이고, 로직 (320) 는 임의의 그러한 배열을 수용하도록 적응될 수 있다는 것이 이해되야 한다. DRAM 디바이스 (300) 의 모든 어레이들은 그들의 비트라인들 (312) 이 등가 로직 (320) 에 의해 센스 증폭기들 (318) 의 인접 뱅크들에 커플링된다는 것이 이해되야 한다.
디바이스 (300) 에 대한 읽기 동작은 디바이스 (100) 에 대한 읽기 동작과 유사하다. 어레이 (304) 상의 읽기 동작 동안, 예를 들면, 어레이 (304) 에서 비트라인 (312) 을 센싱하는 각 센스 증폭기 (318) 는 또한, 이웃 어레이에 있는 상보 비트라인 (312) 에 커플링될 것이라는 것이 이해되야 하는데, 이는 오픈 비트라인 아키텍처에 통상적이다. 종래의 읽기 동작에서 몇몇 잘 알려진 단계들은 당업자에 의해 이해될 것이고 자세히 설명되지 않을 것이다. 다른 어레이들에 대한 읽기 동작들이 유사한 방식으로 수행될 것이라는 것이 이해되야 한다. 읽기 동작을 수행하기 위하여, 행 어드레스는 종래 방식으로 지정되어, 읽혀질 어레이 (304) 내의 워드라인을 식별한다. 어레이 (304) 의 비트라인들 (312) 이 종래 방식으로 비트라인 레퍼런스 전압 VBL으로 프리차지되고, 이는 통상적으로 전력 공급 포텐셜의 절반이지만, 반드시 그럴 필요는 없다.
행 어드레스는 추가적으로, 예를 들면, 도 6-도 9에 나타낸 로직 또는 임의의 다른 적합한 로직을 사용하여, 로직 (320) 에 의한 입력들로서 수신되는 비트라인 선택 신호들 (S0, S1, S2) 을 생성하는데 사용된다. 비트라인 선택 신호들 (S0, S1, S2) 은, 대응하는 아이솔레이션 트랜지스터 (322) 를 활성화함으로써 3개 비트라인들 (312) 의 각 세트로부터 어느 2개의 비트라인들 (312) 이 2개의 대응하는 센스 증폭기들 (318) 에 커플링되는지를, 그리고 대응하는 프리차지 트랜지스터 (324) 를 활성화함으로써 3개의 비트라인들 (312) 의 각 세트로부터 어느 하나의 비트라인 (312) 이 비트라인 레퍼런스 전압 VBL에 커플링되는지를, 지정된 행 어드레스에 따라, 결정한다. 비트라인 선택 신호들 (S0, S1, S2) 이 임의의 적합한 방식으로 발생될 수도 있다. 로직 (320) 은, 비트라인 선택 신호들 (S0, S1, S2) 에 응답하도록 구성되어, 셀 (308) 에서 활성 워드라인 (310) 에 교차하는 비트라인들 (312) 이 센스 증폭기 (318) 에 커플링되는 한편, 셀 (308) 에서 활성 워드라인 (310) 에 교차하지 않는 비트라인들 (312) 은 읽기 동작 동안 VBL 레퍼런스 포텐셜로 유지된다는 것이 이해되야 한다.
이 배열에서, 어레이 (304) 에서 매 3번째 비트라인 (312) 이 각 읽기 동작 동안 VBL 레퍼런스 포텐셜에 접속되어, 센스 증폭기에 의해서 현재 센싱되고 있는 각 비트라인 (312) 은, VBL 레퍼런스 포텐셜에 현재 접속된 비트라인 (312) 에 인접한다. 결과적으로, 센싱되고 있는 각 비트라인 (312) 은, 동시에 센싱되고 있는 하나의 다른 비트라인 (312) 에만 인접하고, VBL 레퍼런스 포텐셜에 의해 유지되고 있는 비트라인 (312) 에 의해 반대 측의 크로스토크로부터 차폐되어, 읽기 에러에 대한 포텐셜 및 크로스토크를 감소시킨다. 대안적으로, 더 많거나 더 적은 비트라인들 (312) 이 VBL 레퍼런스 포텐셜로 유지될 수도 있는 한편, 더 적거나 더 많은 비트라인들 (312) 이 센싱되어, 센스 증폭기들에 비트라인들을 적절히 커플링하는데 요구되는 로직의 복잡성 또는 어레이의 컴팩트성에 있어서 포텐셜 절충으로, 인접하는 비트라인들 (312) 사이의 커패시티브 커플링에 기인한 크로스토크로부터 더 많거나 더 적은 정도의 차폐를 제공한다는 것이 이해되야 한다. 셀 레이아웃의 컴팩트성의 희생 없이 인접하는 비트라인들 사이의 향상된 차폐의 결과로서, 많은 이점들이 실현될 수 있다. 센싱 동작이, 크로스토크 유발 노이즈의 부재에 기인하여 보다 신속하고 신뢰적으로 일어날 수 있다. 추가적으로 또는 대안적으로, 일부 실시형태들에서, 읽기 동작의 신뢰성의 희생 없이 더 적은 저장 전하를 센싱할 수도 있어, 더 적은 커패시터들의 사용을 허용하고 가능하게는 메모리 셀들의 훨씬 더 컴팩트한 배열을 초래한다. 더 적은 전하의 보다 빠른 검출은 또한, 감소된 전력 소비를 초래할 수도 있다. 또한, 셀들의 엇갈린 배열은, 읽기 동작 마다 감소된 전력 소비를 제공할 수도 있는데, 왜냐하면 각 읽기 동작은 더 적은 수의 셀들이 읽혀지는 것을 초래하기 때문이다. 또한, 2개의 센스 증폭기들에의 3개 비트라인들의 커플링은 각 센스 증폭기로 하여금 3 비트라인 피치를 점유할 수 있게 하여, 센스 증폭기 레이아웃을 간소화한다.
본 발명의 전술된 실시형태들에 대한 변경 및 개선이 당업자에게 분명해질 수도 있다. 앞서 말한 설명은 제한적이 아닌 예시적으로 의도되었다. 따라서 본 발명의 범위는 첨부된 청구항들의 범위에 의해서만 제한되도록 의도된다.

Claims (21)

  1. 동적 랜덤 액세스 메모리 디바이스로서,
    행들과 열들로 배열되는 메모리 셀들의 제 1 어레이로서, 상기 제 1 어레이는 제 1 복수의 비트라인들을 포함하고, 각 비트라인은 상기 제 1 어레이에 있는 메모리 셀들의 열에 커플링되는, 상기 제 1 어레이;
    행들과 열들로 배열되는 메모리 셀들의 제 2 어레이로서, 상기 제 2 어레이는 제 2 복수의 비트라인들을 포함하고, 각 비트라인은 상기 제 2 어레이에 있는 메모리 셀들의 열에 커플링되는, 상기 제 2 어레이;
    복수의 센스 증폭기들로서, 각 센스 증폭기는 상기 제 1 복수의 비트라인들의 적어도 하나의 비트라인 및 상기 제 2 복수의 비트라인들의 적어도 하나의 상보 비트라인에 대해 오픈 비트라인 구성 (open bitline configuration)) 으로 선택적으로 접속가능한, 상기 복수의 센스 증폭기들;
    비트라인 프리차지 전압에 대응하는 전압 VBL을 갖는 전압 공급부로서, 상기 전압 공급부는 상기 제 1 복수의 비트라인들 및 제 2 복수의 비트라인들의 각각의 비트라인에 선택적으로 접속가능한, 상기 전압 공급부; 및
    읽기 동작 동안 상기 제 1 복수의 비트라인들의 각 비트라인 및 상기 제 2 복수의 비트라인들의 상보 비트라인을 상기 전압 공급부 및 센스 증폭기 중 하나에 선택적으로 접속시켜, 상기 센스 증폭기에 접속된 각 비트라인이 상기 전압 공급부에 동시에 접속된 비트라인에 인접하도록 하는 로직을 포함하는, 동적 랜덤 액세스 메모리 디바이스.
  2. 제 1 항에 있어서,
    상기 로직은
    각 비트라인에 대해, 상기 복수의 센스 증폭기들의 하나의 증폭기와 상기 비트라인 사이에 접속되어 상기 비트라인을 상기 하나의 증폭기에 선택적으로 접속시키는 아이솔레이션 트랜지스터;
    각 비트라인에 대해, 상기 전압 공급부와 상기 비트라인 사이에 접속되어 상기 비트라인을 상기 전압 공급부에 선택적으로 접속시키는 프리차지 트랜지스터를 포함하고,
    상기 로직은 적어도 하나의 입력 신호에 응답하여 각 비트라인에 대해 상기 프리차지 트랜지스터 및 상기 아이솔레이션 트랜지스터 중 하나를 활성화하는, 동적 랜덤 액세스 메모리 디바이스.
  3. 제 1 항에 있어서,
    상기 로직은 적어도 하나의 입력 신호에 응답하여:
    매 세번째 비트라인을 상기 전압 공급부에 접속시키고;
    잔여 비트라인들을 대응하는 센스 증폭기들에 접속시키는, 동적 랜덤 액세스 메모리 디바이스.
  4. 제 3 항에 있어서,
    상기 복수의 센스 증폭기들은 복수의 쌍의 센스 증폭기들이고; 상기 로직은 각 쌍의 센스 증폭기들을 상기 복수의 비트라인들의 3개의 비트라인들에 선택적으로 커플링시키는, 동적 랜덤 액세스 메모리 디바이스.
  5. 제 1 항에 있어서,
    상기 로직은 적어도 하나의 입력 신호에 응답하여 각 비트라인을 상기 전압 공급부 및 상기 센스 증폭기 중 하나에 접속시키는, 동적 랜덤 액세스 메모리 디바이스.
  6. 제 5 항에 있어서,
    상기 적어도 하나의 입력 신호는, 상기 읽기 동작이 수행되는 활성 워드라인을 나타내는, 동적 랜덤 액세스 메모리 디바이스.
  7. 제 6 항에 있어서,
    메모리 셀에서 상기 활성 워드라인에 교차하는 각 비트라인은 상기 적어도 하나의 입력 신호에 응답하여 센스 증폭기에 접속되고;
    셀에서 상기 활성 워드라인에 교차하지 않는 각 비트라인은 상기 적어도 하나의 입력 신호에 응답하여 상기 전압 공급부에 접속되는, 동적 랜덤 액세스 메모리 디바이스.
  8. 오픈 비트라인 구성에서의 복수의 비트라인들을 갖는 동적 랜덤 액세스 메모리 어레이의 동작 방법으로서,
    상기 복수의 비트라인들을 레퍼런스 전압 VBL으로 프리차지하는 단계; 및
    읽기 동작 동안 각각의 센스 증폭기들에 상기 복수의 비트라인들의 제 1 서브세트를 접속시키는 한편, 동시에 VBL의 포텐셜을 갖는 전압 공급부에 상기 복수의 비트라인들의 제 2 다른 서브세트를 접속시키는 단계를 포함하고;
    상기 센스 증폭기에 접속된 각 비트라인은 상기 전압 공급부에 동시에 접속된 비트라인에 인접하도록 하는, 동적 랜덤 액세스 메모리 어레이의 동작 방법.
  9. 제 8 항에 있어서,
    상기 복수의 비트라인들의 제 1 및 제 2 서브세트들을 접속시키는 단계는,
    각 비트라인에 대해, 적어도 하나의 입력 신호에 응답하여 상기 복수의 센스 증폭기들의 하나의 증폭기와 상기 비트라인 사이에 접속되어 상기 비트라인을 상기 하나의 증폭기에 선택적으로 접속시키는 아이솔레이션 트랜지스터를 선택적으로 활성화하는 단계;
    각 비트라인에 대해, 적어도 하나의 입력 신호에 응답하여 상기 전압 공급부와 상기 비트라인 사이에 접속되어 상기 비트라인을 상기 전압 공급부에 선택적으로 접속시키는 프리차지 트랜지스터를 선택적으로 활성화하는 단계를 더 포함하는, 동적 랜덤 액세스 메모리 어레이의 동작 방법.
  10. 제 8 항에 있어서,
    적어도 하나의 입력 신호에 응답하여 매 세번째 비트라인을 상기 전압 공급부에 접속시키는 단계; 및
    상기 적어도 하나의 입력 신호에 응답하여 잔여 비트라인들을 대응하는 센스 증폭기들에 접속시키는 단계를 더 포함하는, 동적 랜덤 액세스 메모리 어레이의 동작 방법.
  11. 제 10 항에 있어서,
    각 쌍의 센스 증폭기들을 상기 복수의 비트라인들의 3개의 비트라인들에 선택적으로 커플링시키는 단계를 더 포함하는, 동적 랜덤 액세스 메모리 어레이의 동작 방법.
  12. 제 8 항에 있어서,
    상기 복수의 비트라인들의 제 1 및 제 2 서브세트들을 접속시키는 단계는, 적어도 하나의 입력 신호에 응답하여 로직을 통해 상기 복수의 비트라인들의 제 1 및 제 2 서브세트들을 접속시키는 단계를 포함하는, 동적 랜덤 액세스 메모리 어레이의 동작 방법.
  13. 제 12 항에 있어서,
    상기 적어도 하나의 입력 신호는, 상기 읽기 동작이 수행되는 활성 워드라인을 나타내는, 동적 랜덤 액세스 메모리 어레이의 동작 방법.
  14. 제 13 항에 있어서,
    상기 복수의 비트라인들의 제 1 서브세트는, 메모리 셀에서 상기 활성 워드라인에 교차하는 비트라인들에 대응하고;
    상기 복수의 비트라인들의 제 2 서브세트는, 메모리 셀에서 상기 활성 워드라인에 교차하지 않는 비트라인들에 대응하는, 동적 랜덤 액세스 메모리 어레이의 동작 방법.
  15. 동적 랜덤 액세스 메모리 어레이를 위한 비트라인 아키텍처로서,
    복수의 센스 증폭기들;
    비트라인 프리차지 전압에 대응하는 전압 VBL을 갖는 전압 공급부;
    열들로 배열된 복수의 비트라인들로서, 상기 복수의 비트라인들의 각각은 상기 복수의 센스 증폭기들의 적어도 하나의 센스 증폭기와 상기 전압 공급부의 각각에 오픈 비트라인 구성 (open bitline configuration) 으로 선택적으로 접속가능한, 상기 복수의 비트라인들; 및
    읽기 동작 동안 상기 복수의 비트라인들의 각각을 상기 전압 공급부 및 센스 증폭기 중 하나에 선택적으로 접속시켜, 상기 센스 증폭기에 접속된 각 비트라인이 상기 전압 공급부에 동시에 접속된 비트라인에 인접하도록 하는 로직을 포함하는, 동적 랜덤 액세스 메모리 어레이를 위한 비트라인 아키텍처.
  16. 제 15 항에 있어서,
    상기 로직은
    각 비트라인에 대해, 상기 복수의 센스 증폭기들의 하나의 증폭기와 상기 비트라인 사이에 접속되어 상기 비트라인을 상기 하나의 증폭기에 선택적으로 접속시키는 아이솔레이션 트랜지스터;
    각 비트라인에 대해, 상기 비트라인과 상기 전압 공급부 사이에 접속되어 상기 비트라인을 상기 전압 공급부에 선택적으로 접속시키는 프리차지 트랜지스터를 포함하고,
    상기 로직은 적어도 하나의 입력 신호에 응답하여 각 비트라인에 대해 상기 프리차지 트랜지스터 및 상기 아이솔레이션 트랜지스터 중 하나를 활성화하는, 동적 랜덤 액세스 메모리 어레이를 위한 비트라인 아키텍처.
  17. 제 15 항에 있어서,
    상기 로직은 적어도 하나의 입력 신호에 응답하여:
    매 세번째 비트라인을 상기 전압 공급부에 접속시키고;
    잔여 비트라인들을 대응하는 센스 증폭기들에 접속시키는, 동적 랜덤 액세스 메모리 어레이를 위한 비트라인 아키텍처.
  18. 제 17 항에 있어서,
    상기 복수의 센스 증폭기들은 복수의 쌍의 센스 증폭기들이고;
    상기 로직은 각 쌍의 센스 증폭기들을 상기 복수의 비트라인들의 3개의 비트라인들에 선택적으로 커플링시키는, 동적 랜덤 액세스 메모리 어레이를 위한 비트라인 아키텍처.
  19. 제 15 항에 있어서,
    상기 로직은 적어도 하나의 입력 신호에 응답하여 각 비트라인을 상기 전압 공급부 및 상기 센스 증폭기 중 하나에 접속시키는, 동적 랜덤 액세스 메모리 어레이를 위한 비트라인 아키텍처.
  20. 제 19 항에 있어서,
    상기 적어도 하나의 입력 신호는, 상기 읽기 동작이 수행되는 활성 워드라인을 나타내는, 동적 랜덤 액세스 메모리 어레이를 위한 비트라인 아키텍처.
  21. 제 20 항에 있어서,
    메모리 셀에서 상기 활성 워드라인에 교차하는 각 비트라인은 상기 적어도 하나의 입력 신호에 응답하여 센스 증폭기에 접속되고;
    셀에서 상기 활성 워드라인에 교차하지 않는 각 비트라인은 상기 적어도 하나의 입력 신호에 응답하여 상기 전압 공급부에 접속되는, 동적 랜덤 액세스 메모리 어레이를 위한 비트라인 아키텍처.
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