JP2013531860A - センス増幅器およびビット線分離を備える半導体メモリデバイス - Google Patents

センス増幅器およびビット線分離を備える半導体メモリデバイス Download PDF

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Abstract

第１のビット線に接続され、第２のビット線と関連付けられたメモリセルと、第１の入力／出力ノードおよび第２の入力／出力ノードを含むセンス増幅器と、メモリセルのリフレッシュ動作の間に、第１のビット線を第１の入力／出力ノードから電気的に切断し、第２のビット線を第２の入力／出力ノードから電気的に切断し、続いて、第２のビット線が第２の入力／出力ノードから電気的に切断されたままである間に、第１のビット線を第１の入力／出力ノードに電気的に再接続することを含むビット線分離を実行するように構成されている、ビット線および入力／出力ノードに接続されたアイソレータと、を含む半導体メモリデバイス。

Description

本発明は一般に半導体メモリデバイスに関し、より詳細には、センス増幅器およびビット線分離を備えるダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）デバイスに関する。
今日の携帯電話、ラップトップ、タブレットコンピュータ、ゲーム機、セットトップボックス、ＧＰＳユニットその他の電子機器は、ランダム・アクセス・メモリを必要とする。ランダム・アクセス・メモリの１つの形態がダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）であり、ＤＲＡＭが使用されるのは多くの場合、その記憶密度（単位面積または単位体積あたりに記憶されるビット数）が高いためである。
ＤＲＡＭデバイスが記載されている背景技術の例には、「Ｓｅｎｓｅ Ａｍｐｌｉｆｉｅｒ Ｃｉｒｃｕｉｔｒｙ Ｓｅｌｅｃｔｉｖｅｌｙ Ｓｅｐａｒａｂｌｅ Ｆｒｏｍ Ｂｉｔ Ｌｉｎｅｓ Ｆｏｒ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ」という名称の、１９９２年９月１５日付けでＣｈｏらに付与された、米国特許第５１４８３９９号明細書や、「Ｓｅｎｓｅ Ａｍｐｌｉｆｉｅｒ Ｃｉｒｃｕｉｔ Ｉｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ Ａｎｄ Ｄｒｉｖｉｎｇ Ｍｅｔｈｏｄ Ｔｈｅｒｅｏｆ」という名称の、２００９年３月１７日付けでＫａｎｇに付与された米国特許第７５０５３４３号明細書が含まれる。
Ｃｈｏらは、１対のビット線と１対のセンス増幅器ノードとの間に接続された第１のトランジスタ結合部を有するセンス増幅器回路を有する集積回路メモリデバイスを開示している。このセンス増幅器回路は、センス増幅器ノードの一方を選択的に放電させるようにセンス増幅器ノード間に接続された第１のセンス増幅器と、センス増幅器ノードの他方を選択的に充電させるようにセンス増幅器ノード間に接続された第２のセンス増幅器とをさらに含む。
Ｋａｎｇは、低電圧動作を行う場合の不十分な駆動能力を補償するために、センス増幅器のプルダウン側のスイッチング素子にアンダードライブが印加される半導体メモリデバイス内のセンス増幅器回路を開示している。このセンス増幅器回路は、ＮＭＯＳトランジスタで構成されたプルダウン素子と、ＰＭＯＳトランジスタで構成されたプルアップ素子とを有し、データ交換を行うためにビット線間に形成されているセンス増幅器と、データ交換を行うために、センス増幅器に、プルアップ動作およびプルダウン動作を使用するための駆動電圧を供給し、駆動電圧を提供するための時間内に含まれる特定の期間に、センス増幅器に通常状態のプルダウン動作で使用される電圧よりも低い電圧が提供されるようにプルダウン動作を使用するための駆動電圧を使用するためのアンダードライブを行う駆動コントローラと、を含む。
ＣｈｏらのＤＲＡＭデバイスやＫａｎｇのＤＲＡＭデバイスといったＤＲＡＭデバイスの１つの特徴は、ＤＲＡＭデバイスに記憶されたデータを保持するためにリフレッシュされなければならないことである。データのリフレッシュは頻繁に行われ、電力を消費する。これは、携帯電話やラップトップ／タブレットコンピュータといった電池式の装置にとって問題となり得る。したがって、ＤＲＡＭデバイスに記憶されたデータをリフレッシュするための電力効率のよい方法および装置を考案することは有益である。
第１の広い態様によれば、本発明の実施形態は、第１のビット線に接続され、第２のビット線と関連付けられたメモリセルと、第１の入力／出力ノードおよび第２の入力／出力ノードを含むセンス増幅器と、前記ビット線と前記入力／出力ノードとに接続されたアイソレータと、を備え、前記アイソレータは、前記メモリセルのリフレッシュ動作の間に、前記第１のビット線を前記第１の入力／出力ノードに電気的に接続または切断させ、独立に、前記第２のビット線を前記第２の入力／出力ノードに電気的に接続または切断させる、よう制御可能である、半導体メモリデバイスを提供する。
第２の広い態様によれば、本発明の実施形態は、第１のビット線に接続され、第２のビット線と関連付けられたメモリセルと、第１の入力／出力ノードおよび第２の入力／出力ノードを含むセンス増幅器と、前記ビット線と前記入力／出力ノードとに接続されたアイソレータと、を備え、前記アイソレータは、前記メモリセルのリフレッシュ動作の間にビット線分離を実行するように構成されており、該アイソレータは、前記第１のビット線を前記第１の入力／出力ノードから電気的に切断し、前記第２のビット線を前記第２の入力／出力ノードから電気的に切断し、続いて、前記第２のビット線が前記第２の入力／出力ノードから電気的に切断されたままである間に、前記第１のビット線を前記第１の入力／出力ノードに電気的に再接続する、半導体メモリデバイスを提供する。
第３の広い態様によれば、本発明の実施形態は、第１のビット線に接続され、第２のビット線と関連付けられたメモリセルと、第１の入力／出力ノードおよび第２の入力／出力ノードを含むセンス増幅器と、前記ビット線と前記入力／出力ノードとに接続されたアイソレータと、を備え、前記アイソレータは、前記メモリセルのリフレッシュ動作の間に、前記第１のビット線が前記第１の入力／出力ノードに電気的に接続されたままである間に前記第２のビット線を前記第２の入力／出力ノードから電気的に切断することを含むビット線分離を実行するように構成されている、半導体メモリデバイスを提供する。
第４の広い態様によれば、本発明の実施形態は、第１のビット線に接続され、第２のビット線と関連付けられたメモリセルをリフレッシュする方法であって、第１のビット線をセンス増幅器の第１の入力／出力ノードに接続し、第２のビット線をセンス増幅器の第２の入力／出力ノードに接続するステップと、メモリセルと第１のビット線との間の電荷共有をトリガするステップと、第１のビット線を第１の入力／出力ノードから切断し、第２のビット線を第２の入力／出力ノードから切断するステップと、センス増幅器をアクティブ化(activate、活動化)させて第１の入力／出力ノードおよび第２の入力／出力ノードにおける信号増幅プロセスを開始するステップと、第２のビット線が第２の入力／出力ノードから切断されたままである間に第１のビット線を第１の入力／出力ノードに再接続するステップとを含む、方法を提供する。
第５の広い態様によれば、本発明の実施形態は、第１のビット線に接続され、第２のビット線と関連付けられたメモリセルをリフレッシュする方法であって、前記第１のビット線をセンス増幅器の第１の入力／出力ノードに接続し、前記第２のビット線を前記センス増幅器の第２の入力／出力ノードに接続するステップと、前記メモリセルと前記第１のビット線との間の電荷共有をトリガするステップと、前記第１のビット線が前記第１の入力／出力ノードに接続されたままである間に前記第２のビット線を前記第２の入力／出力ノードから切断するステップと、前記センス増幅器をアクティブ化させて前記第１の入力／出力ノードおよび前記第２の入力／出力ノードにおける信号増幅プロセスを開始するステップと、を含む方法を提供する。
本発明の他の態様および特徴は、以下の本発明の具体的実施形態の説明を添付の図面と併せて考察すれば、当業者には明らかになるであろう。
次に本発明の実施形態を、例示にすぎないが、添付の図面を参照して説明する。
本出願の一実施形態が適用できるダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）デバイスの一例を示すブロック図。 本発明の一実施形態によるセンス増幅器の一例を示すブロック図。 「自動リフレッシュおよび読み取り」動作を行うときの図２のセンス増幅器の動作を示すタイミング図。 本発明の一実施形態による、「セルフリフレッシュ」動作を行うときの図２のセンス増幅器の動作を示すタイミング図。 本発明の別の実施形態による、「セルフリフレッシュ」動作を行うときの図２のセンス増幅器の動作を示すタイミング図。 本出願の別の実施形態が適用できるＤＲＡＭデバイスの一例を示すブロック図。 本発明の代替の実施形態によるセンス増幅器の一例を示すブロック図。
以下の詳細な説明では、本発明が実施され得る具体的実施形態を例示する添付の図面を参照する。他の実施形態が利用されてもよいこと、ならびに、本発明の範囲を逸脱することなく、論理的変更、機械的変更、電気的変更、およびその他の変更が行われ得ることを理解すべきである。したがって、以下の詳細な説明は限定的な意味において解釈すべきではなく、本発明の範囲は、特許請求の範囲によって定義されるものである。
図１を参照すると、半導体メモリデバイス、この例ではダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）デバイス１００が示されている。
ＤＲＡＭデバイス１００は、ＤＲＡＭコントローラ１０１と、Ｎ行とＭ列とに配置されたメモリセルのセットを備えるメモリアレイ１０２とを含む。各メモリセルは、データビットを表す電荷を蓄積するのに使用することができる。個々のメモリセルはＭＳ（ｘ，ｙ）で表され、「ｘ」（０からＮ−１までの範囲に及ぶ）は行を表し、「ｙ」（０からＭ−１までの範囲に及ぶ）は、個々のメモリセルが位置する列を表す。
ＤＲＡＭデバイス１００は、行アドレス復号器１１３も含む。行アドレス復号器１１３はＤＲＡＭコントローラ１０１に接続されており、ＤＲＡＭコントローラ１０１から、読み取り、書き込み、またはリフレッシュが行われるべき個々のメモリセルが位置する行の識別情報を受け取る。行アドレス復号器１１３は、複数のワード線ＷＬ（０）、ＷＬ（１）、…、ＷＬ（Ｎ−１）に接続されている。ワード線ＷＬ（０）、ＷＬ（１）、…、ＷＬ（Ｎ−１）上の電圧は、第１の電源電圧ＶＳＳと高い正電圧ＶＰＰとの間を変動させることができる。第１の電源電圧ＶＳＳの値の適切な非限定的例は０Ｖであり、高い正電圧ＶＰＰの値の適切な非限定的例は３．０Ｖである。個々のワード線ＷＬ（０）、ＷＬ（１）、…、ＷＬ（Ｎ−１）に高い正電圧ＶＰＰを印加することにより、メモリアレイ１０２の対応する行が「イネーブル（有効化）」になる。メモリアレイ１０１の行をイネーブルにする効果を以下の説明で明らかにする。
ＤＲＡＭデバイス１００は、列アドレス復号器１１４も含む。列アドレス復号器１１４はＤＲＡＭコントローラ１０１に接続されており、ＤＲＡＭコントローラ１０１から、読み取りまたは書き込みが行われるべき個々のメモリセルが位置する列の識別情報を受け取る。
ＤＲＡＭデバイス１００は、複数の読み取り／書き込み回路ＲＷ（０）、ＲＷ（１）、…、ＲＷ（Ｍ−１）と、複数のセンス増幅器ＳＡ（０）、ＳＡ（１）、…、ＳＡ（Ｍ−１）も含み、これらについて以下でさらに詳細に説明する。
メモリアレイ１０２内では、１対のビット線が個々の列に沿って走っており、個々の列内の各ビット線は、個々の列内の交互のセルを、その列の対応する読み取り／書き込み回路と対応するセンス増幅器とに接続する。例えば、列０では、「左」ビット線ＢＬ（０）が、メモリセルＭＳ（０，０）、ＭＳ（２，０）、ＭＳ（Ｎ−２，０）を読み取り／書き込み回路ＲＷ（０）とセンス増幅器ＳＡ（０）とに接続し、「右」ビット線ＢＬ（０）＊が、メモリセルＭＳ（１，０）、ＭＳ（３，０）、ＭＳ（Ｎ−１，０）を、同じ読み取り／書き込み回路ＲＷ（０）と同じセンス増幅器ＳＡ（０）とに接続する。同様に、「左」ビット線ＢＬ（１）および「右」ビット線ＢＬ（１）＊も、列１内のセルの交互のグループを、読み取り／書き込み回路ＲＷ（１）とセンス増幅器ＳＡ（１）とに接続する。「左」ビット線および「右」ビット線との同様の相互接続パターンが、メモリアレイのその他の列、すなわち、列２から列Ｍ−１までにも適用される。当然ながら、「左」および「右」という用語は、所与の列内のビット線の対を指すのに、便宜上、簡潔にするために使用しているにすぎず、ビット線を、実際の実装形態内の特定の空間的位置に制限するためのものではないことを理解すべきである。「左」ビット線および「右」ビット線は、実際には、「第１の」ビット線および「第２の」ビット線、「主」ビット線および「相補的」ビット線、「正」ビット線および「負」ビット線などと呼ばれてもよい。
次に図２を参照すると、非限定的な例として、図１のＤＲＡＭデバイス１００の部分２００が示されている。具体的には、部分２００は、メモリアレイ１０２の列１内のメモリセルＭＳ（０，１）、ＭＳ（１，１）、…、ＭＳ（Ｎ−１，１）を含む。（Ｎは偶数であると仮定されているが、これはあらゆる実施形態においてそうであるとは限らない。）また、メモリアレイ１０２の列１と関連付けられた読み取り／書き込み回路ＲＷ（１）およびセンス増幅器ＳＡ（１）も部分２００の一部を形成している。読み取り／書き込み回路ＲＷ（１）およびセンス増幅器ＳＡ（１）に接続されたビット線の対は、左ビット線ＢＬ（１）および右ビット線ＢＬ（１）＊を含む。以下で、部分２００内の要素をより詳細に説明する。
メモリセルＭＳ（０，１）は、左ビット線ＢＬ（１）に接続されたドレインと、電荷蓄積コンデンサＣ（０）に接続されたソースとを備えるアクセストランジスタＡＴ（０）を含む。コンデンサＣ（０）の別の端子は、セルプレート電圧ＶＣＰ（例えばＶＤＤ／２など）に接続されている。またトランジスタＡＴ（０）は、ワード線ＷＬ（０）に接続されたゲートも有する。同様に、メモリセルＭＳ（２，１）も、左ビット線ＢＬ（１）に接続されたドレインと、電荷蓄積コンデンサＣ（２）に接続されたソースとを備えるアクセストランジスタＡＴ（２）を含む。コンデンサＣ（２）の別の端子は、セルプレート電圧ＶＣＰに接続されている。またトランジスタＡＴ（２）は、ワード線ＷＬ（２）に接続されたゲートも有する。
同じ説明が、右ビット線ＢＬ（１）＊に関して以外は、メモリセルＭＳ（１，１）にも当てはまる。具体的には、メモリセルＭＳ（１，１）は、右ビット線ＢＬ（１）＊に接続されたドレインと、電荷蓄積コンデンサＣ（１）に接続されたソースとを有するアクセストランジスタＡＴ（１）を含む。コンデンサＣ（１）の別の端子は、セルプレート電圧ＶＣＰに接続されている。またトランジスタＡＴ（１）は、ワード線ＷＬ（１）に接続されたゲートも有する。
次に、メモリセルＭＳ（０，１）の動作を個別に考察すると、ワード線ＷＬ（０）が行アドレス復号器１１３によってイネーブルにされると、これによりトランジスタＡＴ（０）がオンになり、それによって、コンデンサＣ（０）が左ビット線ＢＬ（１）に電気的に接続される。論理「１」をメモリセルＭＳ（０，１）に書き込むためには、第２の電源電圧ＶＤＤがコンデンサＣ（０）の両端に印加され、論理「０」をメモリセルＭＳ（０，１）に書き込むためには、前述の第１の電源電圧ＶＳＳがコンデンサＣ（０）の両端に印加される。第２の電源電圧ＶＤＤの値の適切な非限定的例は１．５Ｖである。
他方、ワード線ＷＬ（０）がディセーブル（無効化）にされると、これによりトランジスタＡＴ（０）がオフになり、それによって、左ビット線ＢＬ（１）がコンデンサＣ（０）から電気的に切断される。これは、コンデンサＣ（０）を充電させ続ける（または、メモリセルＭＳ（０，１）に書き込まれるデータビットの値によっては、放電させ続ける）目的でなされる。しかし、電荷は比較的短い期間の後でコンデンサＣ（０）から（またはコンデンサＣ（０）へ）消失され、したがって、コンデンサＣ（０）の元の充電状態または放電状態は、コンデンサＣ（０）に周期的に再印加される必要がある。これが「リフレッシュ」動作の目的であり、「リフレッシュ」動作は、後でメモリセルＭＳ（０，１）を読み取ることにより正しいデータビットにアクセスできるようにしたい場合には、定期的に、頻繁に行われるべきである。後続の読み取り動作時にデータ誤りの危険を伴わずに済むリフレッシュ動作間の最大許容時間量は、コンデンサＣ（０）の電荷蓄積能力によって決定される。業界では、リフレッシュ動作間の時間（すなわち「リフレッシュ期間」）を６４ミリ秒程度と指定するのは異例ではない。
読み取り／書き込み回路ＲＷ（１）は、ＮＭＯＳトランジスタＴ９およびＴ１０を含む。トランジスタＴ９およびＴ１０はそれぞれ、ゲート、ソースおよびドレインを有する。トランジスタＴ９のドレインは左ビット線ＢＬ（１）に接続されており、トランジスタＴ９のソースは第１のデータ線ＤＢに接続されている。トランジスタＴ１０のドレインは第２のデータ線ＤＢ＊に接続されており、トランジスタＴ１０のソースは右ビット線ＢＬ（１）＊に接続されている。第１のデータ線ＤＢおよび第２のデータ線ＤＢ＊は、同様に、その他のセンス増幅器ＳＡ（０）、ＳＡ（２）、ＳＡ（３）、…、ＳＡ（Ｍ−１）にも接続されている。列アドレス線Ｙｉが、列アドレス復号器１１４による供給を受け、トランジスタＴ９およびＴ１０のゲートに接続されている。列アドレス線Ｙｉ上の電圧は、第１の電源電圧ＶＳＳと第２の電源電圧ＶＤＤとの間を変動するようにすることができる。
次にセンス増幅器ＳＡ（１）を見ると、この構成要素は、センス増幅器回路２１０と、ビット線等化器２２０と、アイソレータ２３０とを含む。次に、これらの各構成要素を説明する。
ある非限定的実施形態では、センス増幅器回路２１０は、交差結合されている２つのＰチャネルトランジスタＴ５、Ｔ６と、２つのＮチャネルトランジスタＴ７、Ｔ８と、を含む。交差結合されたトランジスタは、１対のセンス・アクティブ化線ＳＡＰ、ＳＡＮを介してＤＲＡＭコントローラ１０１に接続されている。センス増幅器回路２１０は、交差結合されたトランジスタに接続する２つの入力／出力ノード３２１および３２３を有する。具体的には、トランジスタＴ５、Ｔ６、Ｔ７およびＴ８はそれぞれ、ゲート、ソースおよびドレインを有する。トランジスタＴ５のソースは、トランジスタＴ７のドレインと、トランジスタＴ６のゲートと、トランジスタＴ８のゲートと、入力／出力ノード３２１とに接続されている。加えて、トランジスタＴ６のソースのソースも、トランジスタＴ８のドレインと、トランジスタＴ５のゲートと、トランジスタＴ７のゲートと、入力／出力ノード３２３とに接続されている。さらに、トランジスタＴ５のドレインも、トランジスタＴ６のドレインと、センス・アクティブ化線ＳＡＰとに接続されている。最後に、トランジスタＴ７のソースは、トランジスタＴ８のソースと、センス・アクティブ化線ＳＡＮとに接続されている。センス・アクティブ化線ＳＡＰ上の電圧は、ビット線プリチャージ電圧ＶＢＬと第２の電源電圧ＶＤＤとの間を変動させることができ、センス・アクティブ化線ＳＡＮ上の電圧は、第１の電源電圧ＶＳＳと前述のビット線プリチャージ電圧ＶＢＬとの間を変動するようにすることができる。
ある限定的でない実施形態では、ビット線等化器２２０は、３つのＮチャネルトランジスタＴ２、Ｔ３およびＴ４を備える。トランジスタＴ２、Ｔ３およびＴ４はそれぞれ、ゲート、ソースおよびドレインを有する。トランジスタＴ２のドレインは左ビット線ＢＬ（１）に接続されており、トランジスタＴ２のソースは右ビット線ＢＬ（１）＊に接続されている。トランジスタＴ３のドレインは左ビット線ＢＬ（１）に接続されており、トランジスタＴ４のソースは右ビット線ＢＬ（１）＊に接続されている。ビット線プリチャージ電圧ＶＢＬは、トランジスタＴ３のソースとトランジスタＴ４のドレインとが交わる接合部に供給される。一実施形態では、ビット線プリチャージ電圧ＶＢＬは、第１の電源電圧ＶＳＳと第２の電源電圧ＶＤＤとの間に保たれる。一実施形態では、ビット線プリチャージ電圧ＶＢＬは、ＶＳＳとＶＤＤとの中間に保たれ、すなわち、ＶＢＬ＝１／２（ＶＤＤ＋ＶＳＳ）である。
ビット線等化器２２０は、ビット線等化線ＢＬＥＱを介してＤＲＡＭコントローラ１０１に接続されている。具体的には、ビット線等化線ＢＬＥＱは、トランジスタＴ２、Ｔ３およびＴ４のゲートにつながっている。ビット線等化線上の電圧は、第１の電源電圧ＶＳＳと第２の電源電圧ＶＤＤとの間を変動させることができ、これによって、トランジスタＴ２、Ｔ３およびＴ４の各ゲートのオンとオフの切り換えが可能になる。したがって、左ビット線ＢＬ（１）と右ビット線ＢＬ（１）＊との間の電位を、ＤＲＡＭコントローラ１０１の制御下で等化することができる。
ある限定的でない実施形態では、アイソレータ２３０は、２つのビット線分離トランジスタ、すなわち、ＮチャネルトランジスタＴ０およびＴ１を含むことができる。トランジスタＴ０およびＴ１はそれぞれ、ゲート、ソースおよびドレインを有する。トランジスタＴ０はセンス増幅器回路２１０と左ビット線ＢＬ（１）との間に接続されており、トランジスタＴ１はセンス増幅器回路２１０と右ビット線ＢＬ（１）＊との間に接続されている。より具体的には、トランジスタＴ０のソースとドレインとは、それぞれ、左ビット線ＢＬ（１）と入力／出力ノード３２１とに接続されている。同様に、トランジスタＴ１のソースとドレインも、それぞれ、右ビット線ＢＬ（１）＊と入力／出力ノード３２３とに接続されている。
第１のビット線分離線ＢＩＳ０がトランジスタＴ０のゲートをＤＲＡＭコントローラ１０１に接続しており、第２のビット線分離線ＢＩＳ０＊がトランジスタＴ１のゲートをＤＲＡＭコントローラ１０１に接続している。各ビット線分離線ＢＩＳ０、ＢＩＳ０＊上の電圧は、第１の電源電圧ＶＳＳと高い正電圧ＶＰＰとの間を変動させることができる。このようにして、左ビット線ＢＬ（１）を、制御可能なやり方で、入力／出力ノード３２１から電気的に切断し、入力／出力ノード３２１に再接続することができる。同様に、右ビット線ＢＬ（１）＊も、入力／出力ノード３２３から電気的に切断し、入力／出力ノード３２３に再接続することができる。一実施形態では、ビット線分離線ＢＩＳ０、ＢＩＳ０＊は、それぞれの電圧が別々の時に変化する（すなわち上下する）ように独立に制御されるが、ビット線分離線は一緒に（同時に）変化させることもできる。これにより、ビット線ＢＬ（１）、ビット線ＢＬ（１）＊を、それぞれ、入力／出力ノード３２１、入力／出力ノード３２３から独立に分離することが可能になる。
次に以下で、様々な状況下でのセンス増幅器ＳＡ（１）の動作を説明する。
まず、プリチャージ動作を説明する。最初に、ワード線ＷＬ（０）は第１の電源電圧ＶＳＳにあり、センス・アクティブ化線ＳＡＰ、ＳＡＮはビット線プリチャージ電圧ＶＢＬにあるものと仮定する。次いで、ＤＲＡＭコントローラ１０１がビット線分離線ＢＬＥＱ上の電圧を第２の電源電圧ＶＤＤに設定し、それによってトランジスタＴ２、Ｔ３およびＴ４がオンになる。これには、入力／出力ノード３２１および３２３上の電圧を強制的にビット線プリチャージ電圧ＶＢＬにする効果がある。一方、第１のビット線分離線ＢＩＳ０上の電圧および第２のビット線分離線ＢＩＳ０＊上の電圧は高い正電圧ＶＰＰに保たれ、よって、トランジスタＴ０およびＴ１が導電状態に保たれる。これにより、左ビット線ＢＬ（１）が入力／出力ノード３２１に電気的に接続され、また、右ビット線ＢＬ（１）＊も入力／出力ノード３２３に接続され、よって、左ビット線ＢＬ（１）上の電圧と右ビット線ＢＬ（１）＊上の電圧がどちらもＶＢＬになる。一実施形態では、ＶＢＬは、第１の電源電圧ＶＳＳと第２の電源電圧ＶＤＤとの中間にあってもよい。次いで、ＤＲＡＭコントローラ１０１はビット線分離線ＢＬＥＱ上の電圧をＶＳＳに設定し、左ビット線ＢＬ（１）を右ビット線ＢＬ（１）＊から切断するが、これらのビット線はプリチャージされたままである。
次に図３Ａを参照すると、図３Ａは、前述のビット線プリチャージ動作の後に続く、「自動リフレッシュおよび読み取り」動作の間の図２のセンス増幅器ＳＡ（１）の動作を示すタイミング図である。この場合、第１のビット線分離線ＢＩＳ０上の電圧および第２のビット線分離線ＢＩＳ０＊上の電圧は高い正電圧ＶＰＰに保たれ、よって、事実上、トランジスタＴ０およびＴ１が導電状態に置かれ、「自動リフレッシュおよび読み取り」動作の間中ずっとこの状態のままになる。
τ０：行アドレス復号器１１３はワード線ＷＬ（０）をアクティブ化させる（すなわち、ワード線ＷＬ（０）上の電圧は、第１の電源電圧ＶＳＳから高い正電圧ＶＰＰへ遷移する）。これにより、メモリセルＭＳ（０，１）の一部を形成するトランジスタＡＴ（０）がオンになる。その結果、コンデンサＣ（０）と左ビット線ＢＬ（１）との間で電荷共有が行われることになる。一方、右ビット線ＢＬ（１）＊上の電圧はプリチャージ電圧ＶＢＬに留まる。図３Ａに示すように、左ビット線ＢＬ（１）と右ビット線ＢＬ（１）＊との間にわずかな電位差が発生する。この電位差の符号（すなわち正か負か）は、メモリセルＭＳ（０，１）のデータ値に依存する。トランジスタＴ０およびＴ１は導電状態のままであるため、入力／出力ノード３２１と入力／出力ノード３２３との間にもわずかな電位差が発生することになる。
τ１：ＤＲＡＭコントローラ１０１は、センス増幅器回路２１０をアクティブ化させる。具体的には、センス・アクティブ化線ＳＡＰ上の電圧が第２の電源電圧ＶＤＤへ遷移し、センス・アクティブ化線ＳＡＮ上の電圧が第１の電源電圧ＶＳＳへ遷移する。これによりセンス増幅器回路２１０の動作がトリガされ、このため、トランジスタＴ５、Ｔ６、Ｔ７およびＴ８によって正のフィードバック機構が実行される。その結果、入力／出力ノード３２１と入力／出力ノード３２３との電位差が増幅され、入力／出力ノード３２１における電圧が上がり、入力／出力ノード３２３における電圧が下がる。トランジスタＴ０およびＴ１は導電状態のままであるため、左ビット線ＢＬ（１）と右ビット線ＢＬ（１）＊との電位差も増加するが、ライン静電容量によるわずかな遅れを伴う。
ある一定量の時間の後、左ビット線ＢＬ（１）および右ビット線ＢＬ（１）＊の電位が完全に変化する。すなわち、左ビット線ＢＬ（１）上の電圧および右ビット線ＢＬ（１）＊上の電圧が、それぞれ、この場合にはＶＤＤとＶＳＳとへ収束する。この結果として、左ビット線ＢＬ（１）上の第２の電源電圧ＶＤＤが（導通している）トランジスタＡＴ（０）を介してコンデンサＣ（０）の両端に印加され、それによって、メモリセルＭＳ（０，１）への電荷の復元が実施される。すなわち、メモリセルＭＳ（０，１）が「リフレッシュ」される。
この段では、左ビット線ＢＬ（１）を第１のデータ線ＤＢに接続し、右ビット線ＢＬ（１）＊を第２のデータ線ＤＢ＊に接続することによって、メモリセルＭＳ（０，１）からの読み取りが可能である。具体的にはこれは、列アドレス復号器１１４が、列アドレス線Ｙｉの電圧をある一定量の時間にわたって第２の電源電圧ＶＤＤへ遷移させ、次いで、列アドレス線Ｙｉの電圧を第１の電源電圧ＶＳＳへ戻すことにより第１および第２のデータ線ＤＢ、ＤＢ＊の値をラッチすることによって達成される。
τ２：行アドレス復号器１１３はワード線ＷＬ（０）を非アクティブ化（de-activate、非活動化）する（すなわち、ワード線ＷＬ（０）上の電圧が高い正電圧ＶＰＰから第１の電源電圧ＶＳＳへ遷移する）。これにより、メモリセルＭＳ（０，１）の一部を形成するトランジスタＡＴ（０）がオフになる。これで、メモリセルＭＳ（０，１）のデータコンテンツに影響を及ぼすおそれなしに、左ビット線ＢＬ（１）上の電圧および相補的ビット線ＢＬ（１）＊上の電圧を安全に調整することができる。
τ３：ＤＲＡＭコントローラ１０１は、センス・アクティブ化線ＳＡＰ、ＳＡＮを非アクティブ化する。具体的には、センス・アクティブ化線ＳＡＰ、ＳＡＮ上の電圧がビット線プリチャージ電圧ＶＢＬへ遷移する。これにより、入力／出力ノード３２１および３２３上の電圧が急速にＶＢＬになる。トランジスタＴ０およびＴ１は導電状態のままであるため、左ビット線ＢＬ（１）および右ビット線ＢＬ（１）＊上の電圧も同様にＶＢＬになるが、ライン静電容量によるわずかな遅れを伴う。センス増幅器ＳＡ（１）はτ４の時点で次のプリチャージ動作が可能になる。
次に図３Ｂおよび図３Ｃを参照すると、「セルフリフレッシュ」動作の間の図２のセンス増幅器ＳＡ（１）のタイミング図が示されている。「セルフリフレッシュ」動作は、メモリデバイス１００が「セルフリフレッシュ」動作モード（システムが長時間にわたって動作しないときに入る最小限の動作モード）にある間に行うことができる。また「セルフリフレッシュ」動作は、メモリデバイス１００が、特別な用途、例えば、低性能および／または低電力動作のための「自動リフレッシュおよび読み取り」モードにある間にも行うことができる。コマンドラインに沿って受け取られるコマンドが、メモリデバイス１００を、「セルフリフレッシュ」モード（または低性能／低電力「自動リフレッシュおよび読み取り」モード）に入らせる。したがって、コマンドは、適切なモードに入る命令を指示することができるはずである。またコマンドは、メモリコントローラ１００のどんな特定の動作モードとも無関係に、ごく単純に「セルフリフレッシュ」動作を行う命令を示すだけとすることもできる。
本発明の２つの具体的な非限定的実施形態によれば、左ビット線ＢＬ（１）に接続され、右ビット線ＢＬ（１）＊と関連付けられたメモリセルＭＳ（０，１）をリフレッシュする方法であって、左ビット線ＢＬ（１）をセンス増幅器回路２１０の入力／出力ノード３２１に接続し、右ビット線ＢＬ（１）＊をセンス増幅器回路２１０の入力／出力ノード３２３に接続するステップと、メモリセルＭＳ（０，１）と左ビット線ＢＬ（１）との間の電荷共有をトリガするステップと、左ビット線ＢＬ（１）を入力／出力ノード３２１から切断し、右ビット線ＢＬ（１）＊を入力／出力ノード３２３から切断するステップと、センス増幅器回路２１０をアクティブ化させて入力／出力ノード３２１および入力／出力ノード３２３における信号増幅プロセスを開始するステップと、相補的ビット線Ｂ１＊が入力／出力ノード３２３から切断されたままである間に直接ビット線Ｂ１＊を入力／出力ノード３２１に再接続するステップとを含む方法が例示される。
したがって、次に図３Ｂを個別に参照すると、図３Ｂは、本発明の具体的な非限定的実施形態による、前述のビット線プリチャージ動作の後に続くリフレッシュ動作の間の図２のセンス増幅器ＳＡ（１）の動作を示すタイミング図である。第１のビット線分離線ＢＩＳ０上の電圧および第２のビット線分離線ＢＩＳ０＊上の電圧が高い正電圧ＶＰＰにあり、最初にトランジスタＴ０およびＴ１を導電状態にするという仮定で説明を始める。
τ０：行アドレス復号器１１３はワード線ＷＬ（０）をアクティブ化させる（すなわち、ワード線ＷＬ（０）上の電圧が第１の電源電圧ＶＳＳから高い正電圧ＶＰＰへ遷移する）。これにより、メモリセルＭＳ（０，１）の一部を形成するトランジスタＡＴ（０）がオンになる。その結果、コンデンサＣ（０）と左ビット線ＢＬ（１）との間で電荷共有が行われる。一方、右ビット線ＢＬ（１）＊上の電圧はビット線プリチャージ電圧ＶＢＬに留まる。図３Ｂに示すように、左ビット線ＢＬ（１）と右ビット線ＢＬ（１）＊との間にわずかな電位差が発生する。この電位差の符号（すなわち正か負か）は、メモリセルＭＳ（０，１）のデータ値に依存する。トランジスタＴ０およびＴ１は導電状態にあるため、入力／出力ノード３２１と入力／出力ノード３２３との間にもわずかな電位差が発生することになる。
τ１：アイソレータ２３０は、左ビット線ＢＬ（１）を入力／出力ノード３２１から分離し、右ビット線ＢＬ（１）＊を入力／出力ノード３２３から分離することになる。これは、ＤＲＡＭコントローラ１０１がアイソレータ２３０を制御することにより達成される。具体的には、第１のビット線分離線ＢＩＳ０上の電圧および第２のビット線分離線ＢＩＳ０＊上の電圧が第１の電源電圧ＶＳＳへ遷移され、よって、事実上トランジスタＴ０およびＴ１がオフになる。トランジスタＴ０およびＴ１は、必要ではないが、同時にオフにされてもよい。
τ２：ＤＲＡＭコントローラ１０１はセンス増幅器回路２１０をイネーブルにする。具体的には、センス・アクティブ化線ＳＡＰ上の電圧が第２の電源電圧ＶＤＤへ遷移し、センス・アクティブ化線ＳＡＮ上の電圧が第１の電源電圧ＶＳＳへ遷移する。センス・アクティブ化線ＳＡＰ上の電圧とセンス・アクティブ化線ＳＡＮ上の電圧とは、必要ではないが、同時に遷移されてもよい。これによりセンス増幅器回路２１０の動作がトリガされ、このため、トランジスタＴ５、Ｔ６、Ｔ７およびＴ８によって正のフィードバック機構が実行される。その結果、入力／出力ノード３２１と入力／出力ノード３２３との電位差が増幅され、入力／出力ノード３２１における電圧が上がり、入力／出力ノード３２３における電圧が下がる。しかし、トランジスタＴ０およびＴ１はオフにされているため、左ビット線ＢＬ（１）と右ビット線ＢＬ（１）＊との元の（わずかな）電位差は変化しない。ある一定量の時間の後、入力／出力ノード３２１と入力／出力ノード３２３との間に相当な電位差が発生し、他方、左ビット線ＢＬ（１）と右ビット線ＢＬ（１）＊との電位差は、依然としてその元の（わずかな）値になる。
τ３：アイソレータ２３０は、左ビット線ＢＬ（１）を入力／出力ノード３２１へ再接続することになり、右ビット線ＢＬ（１）＊は入力／出力ノード３２３から分離されたままである。これは、ＤＲＡＭコントローラ１０１がアイソレータ２３０を制御することにより達成される。具体的には、第１のビット線分離線ＢＩＳ０上の電圧が高い正電圧ＶＰＰへ遷移され、事実上トランジスタＴ０がオンになる。一方、第２のビット線分離線ＢＩＳ０＊上の電圧は第１の電源電圧ＶＳＳのままであり、よってトランジスタＴ１がオフに保たれる。これが以下の挙動につながる。
左ビット線ＢＬ（１）と入力／出力ノード３２１の場合、入力／出力ノード３２１における電圧は遷移段階の間に多少下がり、左ビット線ＢＬ（１）上の電圧はこの期間に多少上がる。結局は、センス増幅器回路２１０における正のフィードバック動作が続くために、入力／出力ノード３２１における電圧は再度増加し始めて第２の電源電圧ＶＤＤへ向かい、左ビット線ＢＬ（１）上の電圧は（入力／出力ノード３２１における電圧と比べて多少遅れるが）上昇し続けて、やはり第２の電源電圧ＶＤＤへ収束する。この結果として、左ビット線ＢＬ（１）上の第２の電源電圧ＶＤＤが、（導通している）トランジスタＡＴ（０）を介してコンデンサＣ（０）の両端に印加されることになり、それによって、メモリセルＭＳ（０，１）への電荷の復元が実施される。すなわち、メモリセルＭＳ（０，１）が「リフレッシュ」される。
右ビット線ＢＬ（１）＊と入力／出力ノード３２３の場合、入力／出力ノード３２３における電圧は、まだ第１の電源電圧ＶＳＳまで下がっていなかった場合には、この電圧が第１の電源電圧ＶＳＳに達するまで減少する。その後、入力／出力ノード３２３における電圧はこのレベル、すなわち第１の電源電圧ＶＳＳに留まる。一方、右ビット線ＢＬ（１）＊上の電圧は、入力／出力ノード３２３からの右ビット線ＢＬ（１）＊の分離の前の状態、すなわちビット線プリチャージ電圧ＶＢＬのままになる。
よって、入力／出力ノード３２１と入力／出力ノード３２３との電位差ΔＶ１が左ビット線ＢＬ（１）と右ビット線ＢＬ（１）＊との電位差ΔＶ２を超えることが観測される。ΔＶ２がΔＶ１より小さいことは、センス増幅器ＳＡ（１）によって消費される電力がより少ないことを意味する。電力消費が電圧に二乗比例する場合には、この例では、電力消費は、ビット線ＢＬ（１）およびビット線ＢＬ（１）＊の電位を完全に変化させた場合に消費される消費電力の４分の１（１／４）前後になる。
τ４：行アドレス復号器１１３はワード線ＷＬ（０）を非アクティブ化する（すなわち、ワード線ＷＬ（０）上の電圧が高い正電圧ＶＰＰから第１の電源電圧ＶＳＳへ遷移する）。これにより、メモリセルＭＳ（０，１）の一部を形成するトランジスタＡＴ（０）がオフになる。これで、メモリセルＭＳ（０，１）のデータコンテンツに影響を及ぼすおそれなしに、左ビット線ＢＬ（１）上の電圧および相補的ビット線ＢＬ（１）＊上の電圧を安全に調整することができる。
τ５：ＤＲＡＭコントローラ１０１はセンス・アクティブ化線ＳＡＰ、ＳＡＮを非アクティブ化する。具体的には、センス・アクティブ化線ＳＡＰ、ＳＡＮ上の電圧がビット線プリチャージ電圧ＶＢＬへ遷移する。これにより、入力／出力ノード３２１および入力／出力ノード３２３上の電圧が急速にＶＢＬになる。トランジスタＴ０は導電状態のままであるため、左ビット線ＢＬ（１）上の電圧も同様にＶＢＬになるが、ライン静電容量によるわずかな遅れを伴う。一方、右ビット線ＢＬ（１）＊上の電圧はその前の値から変化せず、この値は好都合なことに依然としてＶＢＬである。したがって、アイソレータ２３０が右ビット線ＢＬ（１）＊を入力／出力ノード３２３に再接続することになるときに（τ６において行われる）、相補的ビット線ＢＬ（１）＊上の電圧には変化が生じない。センス増幅器２１０はここで次のプリチャージ動作が可能になる。
次に図３Ｃを参照すると、図３Ｃは、本発明の別の具体的な非限定的実施形態による、前述のビット線プリチャージ動作の後に続くリフレッシュ動作の間の図２のセンス増幅器ＳＡ（１）の動作を示すタイミング図である。第１のビット線分離線ＢＩＳ０上の電圧および第２のビット線分離線ＢＩＳ０＊上の電圧が高い正電圧ＶＰＰにあり、最初にトランジスタＴ０およびＴ１を導電状態にするという仮定で説明を始める。
τ０：行アドレス復号器１１３はワード線ＷＬ（０）をアクティブ化させる（すなわち、ワード線ＷＬ（０）上の電圧が第１の電源電圧ＶＳＳから高い正電圧ＶＰＰへ遷移する）。これにより、メモリセルＭＳ（０，１）の一部を形成するトランジスタＡＴ（０）がオンになる。その結果、コンデンサＣ（０）と左ビット線ＢＬ（１）との間で電荷共有が行われる。一方、右ビット線ＢＬ（１）＊上の電圧はビット線プリチャージ電圧ＶＢＬに留まる。図３Ｃに示すように、左ビット線ＢＬ（１）と右ビット線ＢＬ（１）＊との間のわずかな電位差が発生する。この電位差の符号（すなわち正か負か）は、メモリセルＭＳ（０，１）のデータ値に依存する。トランジスタＴ０およびＴ１は導電状態にあるため、入力／出力ノード３２１と入力／出力ノード３２３との間にもわずかな電位差が発生することになる。
τ１：ＤＲＡＭコントローラ１０１はセンス・アクティブ化線ＳＡＰ、ＳＡＮをアクティブ化させる。具体的には、センス・アクティブ化線ＳＡＰ上の電圧が第２の電源電圧ＶＤＤへ遷移し、センス・アクティブ化線ＳＡＮ上の電圧が第１の電源電圧ＶＳＳへ遷移する。センス・アクティブ化線ＳＡＰ上の電圧とセンス・アクティブ化線ＳＡＮ上の電圧とは、必要ではないが、同時に遷移されてもよい。これによりセンス増幅器回路２１０の動作がトリガされ、このため、トランジスタＴ５、Ｔ６、Ｔ７およびＴ８によって正のフィードバック機構が実行される。その結果、入力／出力ノード３２１と入力／出力ノード３２３との電位差が増幅され、入力／出力ノード３２１における電圧が上がり、入力／出力ノード３２３における電圧が下がる。トランジスタＴ０およびＴ１は導電状態のままであるため、左ビット線ＢＬ（１）と右ビット線ＢＬ（１）＊との電位差も増加するが、ライン静電容量によるわずかな遅れを伴う。
τ２：アイソレータ２３０は、左ビット線ＢＬ（１）を入力／出力ノード３２１から分離し、右ビット線ＢＬ（１）＊を入力／出力ノード３２３から分離することになる。これは、ＤＲＡＭコントローラ１０１がアイソレータ２３０を制御することにより達成される。具体的には、第１のビット線分離線ＢＩＳ０上の電圧および第２のビット線分離線ＢＩＳ０＊上の電圧が第１の電源電圧ＶＳＳに遷移され、よって事実上トランジスタＴ０およびＴ１がオフになる。トランジスタＴ０およびＴ１は、必要ではないが、同時にオフにされてもよい。
左ビット線ＢＬ（１）の入力／出力ノード３２１からの分離および右ビット線ＢＬ（１）＊の入力／出力ノード３２３からの分離は、左ビット線ＢＬ（１）と右ビット線ＢＬ（１）＊との電位差が完全に増幅される（すなわち、その最終値へ収束する）機会を得る前に行われることに留意する。しかし、分離は、入力／出力ノード３２１および入力／出力ノード３２３に関してはセンス増幅器回路２１０の挙動に影響を及ぼさず、したがって、入力／出力ノード３２１と入力／出力ノード３２３との電位差は引き続き広がり、おそらくついにはその最終値へ収束することにさえなる（それによって、この場合には、入力／出力ノード３２１における電圧が第２の電源電圧ＶＤＤになり、入力／出力ノード３２３における電圧が第１の電源電圧ＶＳＳになる）。
τ３：アイソレータ２３０は、左ビット線ＢＬ（１）を入力／出力ノード３２１に再接続することになり、右ビット線ＢＬ（１）＊は入力／出力ノード３２３から分離されたままである。これは、ＤＲＡＭコントローラ１０１がアイソレータ２３０を制御することにより達成される。具体的には、第１のビット線分離線ＢＩＳ０上の電圧が高い正電圧ＶＰＰへ遷移され、事実上トランジスタＴ０がオンになる。一方、第２のビット線分離線ＢＩＳ０＊上の電圧は第１の電源電圧ＶＳＳのままであり、よって、トランジスタＴ１がオフに保たれる。これが以下の挙動につながる。
左ビット線ＢＬ（１）と入力／出力ノード３２１との場合、入力／出力ノード３２１における電圧は遷移段階の間に多少下がり、左ビット線ＢＬ（１）上の電圧はこの期間に多少上がる。結局は、センス増幅器回路２１０における正のフィードバック動作が続くために、入力／出力ノード３２１における電圧は再度増加し始めて第２の電源電圧ＶＤＤへ向かい、左ビット線ＢＬ（１）上の電圧は（入力／出力ノード３２１における電圧と比べて多少遅れるが）上昇し続けて、やはり第２の電源電圧ＶＤＤへ収束する。この結果として、左ビット線ＢＬ（１）上の第２の電源電圧ＶＤＤが、（導通している）トランジスタＡＴ（０）を介してコンデンサＣ（０）の両端に印加されることになり、それによって、メモリセルＭＳ（０，１）への電荷の復元が実施される。すなわち、メモリセルＭＳ（０，１）が「リフレッシュ」される。
右ビット線ＢＬ（１）＊と入力／出力ノード３２３との場合、入力／出力ノード３２３における電圧は、まだ第１の電源電圧ＶＳＳまで下がっていなかった場合には、この電圧が第１の電源電圧ＶＳＳに達するまで減少する。その後、入力／出力ノード３２３における電圧はこのレベル、すなわち第１の電源電圧ＶＳＳに留まる。一方、右ビット線ＢＬ（１）＊上の電圧は、入力／出力ノード３２３からの右ビット線ＢＬ（１）＊の分離の前の状態、すなわちビット線プリチャージ電圧ＶＢＬと第１の電源電圧ＶＳＳとの間の中間電圧のままになる。この例示的実施形態では、右ビット線ＢＬ（１）＊上の電圧は、ＶＢＬとＶＳＳと差の約５０％のレベルのままである（ＶＢＬがＶＳＳとＶＤＤの中間である場合には、明確にこれは、ＶＤＤとＶＳＳとの差の７５％のレベルを表す）。当然ながら、トランジスタＴ１がオフにされるときに右ビット線ＢＬ（１）＊が達する電圧として、他の中間値も可能である。
よって、入力／出力ノード３２１と入力／出力ノード３２３との電位差ΔＶ１が左ビット線ＢＬ（１）と右ビット線ＢＬ（１）＊との電位差ΔＶ３を超えることが観測される。この場合には、ΔＶ３は、センス増幅器回路２１０をアクティブ化させる前に、ビット線ＢＬ（１）、ビット線ＢＬ（１）＊を、それぞれ、入力／出力ノード３２１と入力／出力ノード３２３とから分離することによって前に（図３Ｂで）獲得されたΔＶ２ほど小さくはない。とはいえ、ΔＶ３が依然としてΔＶ１より小さいことは、センス増幅器ＳＡ（１）によって消費される電力がより少ないことを意味する。電力消費が電圧に二乗比例する場合には、この例では、電力消費は、ビット線ＢＬ（１）およびビット線ＢＬ（１）＊の電位を完全に変化させた場合に消費されるはずの消費電力の１６分の９（９／１６）前後になる。
τ４：行アドレス復号器１１３はワード線ＷＬ（０）を非アクティブ化(de-activate)する（すなわち、ワード線ＷＬ（０）上の電圧が高い正電圧ＶＰＰから第１の電源電圧ＶＳＳへ遷移する）。これにより、メモリセルＭＳ（０，１）の一部を形成するトランジスタＡＴ（０）がオフになる。これで、メモリセルＭＳ（０，１）のデータコンテンツに影響を及ぼすおそれなしに、左ビット線ＢＬ（１）上の電圧および相補的ビット線ＢＬ（１）＊上の電圧を安全に調整することができる。
τ５：ＤＲＡＭコントローラ１０１はセンス・アクティブ化線ＳＡＰ、ＳＡＮを非アクティブ化する。具体的には、センス・アクティブ化線ＳＡＰ、ＳＡＮ上の電圧がビット線プリチャージ電圧ＶＢＬへ遷移する。これにより、入力／出力ノード３２１および入力／出力ノード３２３上の電圧が急速にＶＢＬになる。トランジスタＴ０は導電状態のままであるため、左ビット線ＢＬ（１）上の電圧も同様にＶＢＬになるが、ライン静電容量によるわずかな遅れを伴う。一方、右ビット線ＢＬ（１）＊上の電圧はその前の値から変化せず、この値はＶＢＬとＶＳＳの間である。したがって、アイソレータ２３０が右ビット線ＢＬ（１）＊を入力／出力ノード３２３に再接続することになるときに（τ６において行われる）、相補的ビット線ＢＬ（１）＊上の電圧は上がり、ＶＢＬに達する。センス増幅器２１０はここで次のプリチャージ動作が可能になる。
代替の実施形態では、アイソレータ２３０内のトランジスタＴ０を、リフレッシュ動作の間中ずっと導電状態のままとすることができる。すなわち、（図３Ｂの）時刻τ１または（図３Ｃの）時刻τ２にトランジスタＴ０をスイッチオフにし、時刻τ３にスイッチオンに戻すのではなく、トランジスタＴ０をずっとオンになったままとすることができる。これは、トランジスタＴ１のスイッチオフの間の容量性過渡電流がセンス増幅器回路２１０の性能に大きく影響を及ぼさないのであれば、比較可能な省電力化の利益および性能を提供することになる。具体的には、トランジスタＴ０がリフレッシュ動作の間にスイッチオフされない場合には、ΔＶ１の値も、ΔＶ２（図３Ｂ）およびΔＶ３（図３Ｃ）の値も、トランジスタＴ０がスイッチオフされた場合の値と同じになる。というのは、これらの値は左ビット線ＢＬ１が実際に入力／出力端子３２１に接続されるときに計算されるからである。
さらに、トランジスタＴ０がアイソレータ２３０から除去されさえし得ることも考えられる。これは図５の場合であり、図５では、センス増幅器５００は、センス増幅器ＳＡ（１）を参照して前述したのと同じセンス増幅器回路２１０およびビット線等化器２２０を含むように見える。しかし、この実施形態において、アイソレータ５３０はトランジスタＴ１だけを含む。左ビット線ＢＬ（１）と入力／出力端子３２１との間には永続的な電気接続が存在する。したがって、第１のビット線分離線ＢＩＳ０を省くことができ、第２のビット線分離線ＢＩＳ０＊さえ制御されればよい。信号をどのように制御するかは、操作すべき第１のビット線分離線ＢＩＳ０がないことを除いて、図３Ｂおよび図３Ｃを参照して前述したやり方と同じである。よって、そのような実施形態では、右ビット線ＢＬ（１）＊は入力／出力端子３２３から電気的に切断され、左ビット線ＢＬ（１）は入力／出力端子３２１に電気的に接続されたままになることが理解されるであろう。
図４に示す別の実施形態では、メモリアレイ１０２は、メモリサブアレイのうちの所与の１つの個々のメモリセルが、所与のメモリサブアレイ内のその行と列とを指定することによってアドレス指定されるように、行と列との複数のサブアレイへ細分化されている。非限定的な例として、参照番号４１０で第１のメモリサブアレイを示し、参照番号４２０で第２のメモリサブアレイを示し、参照番号４３０で第３のメモリサブアレイを示す。当然ながら、メモリサブアレイの総数は異なっていても（すなわち図より少なくても多くても）よい。
この限定的でない実施形態では、メモリサブアレイ４１０が、ワード線ＷＬ４１０（０）、ＷＬ４１０（１）、…、ＷＬ４１０（Ｎ−１）のセットでアドレス指定され、メモリサブアレイ４２０が、ワード線ＷＬ４２０（０）、ＷＬ４２０（１）、…、ＷＬ４２０（Ｎ−１）のセットでアドレス指定され、メモリサブアレイ４３０が、ワード線ＷＬ４３０（０）、ＷＬ４３０（１）、…、ＷＬ４３０（Ｎ−１）のセットでアドレス指定される。この非限定的実施形態では、メモリサブアレイ４１０、４２０、４３０はそれぞれＮ行とＭ列のメモリセルを有するものと仮定されているが、これはすべての実施形態においてそうであるとは限らない。例えば、所与のメモリサブアレイが、より多数または少数の行を有し、それに対応してより多数または少数のワード線を必要としてもよい。
図４の具体的実施形態では、所与のメモリサブアレイと関連付けられたＭ個のセンス増幅器自体を、２つのセンス増幅器アレイへグループ化することができる。メモリサブアレイ４２０を個別に考察すると、センス増幅器ＳＡ（０）、ＳＡ（２）、…、ＳＡ（Ｍ−２）が下側センス増幅器アレイ４５０を形成しており、センス増幅器ＳＡ（１）、ＳＡ（３）、…、ＳＡ（Ｍ−１）が上側センス増幅器アレイ４４０を形成している。上側センス増幅器アレイ４５０内のセンス増幅器はメモリサブアレイ４１０内のビット線およびメモリセルに接続するのに再利用することができて有利であり、下側センス増幅器アレイ４４０内のセンス増幅器は、メモリサブアレイ４３０内のビット線およびメモリセルに接続するのに再利用することができ有利である。したがって、たとえ所与のメモリサブアレイについてＭ個のセンス増幅器が必要とされるとしても、これらＭ個のセンス増幅器のそれぞれが（存在する場合には）隣接する（上側または下側の）メモリサブアレイと共用され、よって、センス増幅器の総数をメモリサブアレイの数の（Ｍ＋１）／２倍に保つことができる。一方、所与のセンス増幅器によって処理される容量性負荷は増加しない。というのは、所与のセンス増幅器はいつでもその隣のメモリサブアレイの一方だけについて左右のビット線を処理し、その隣のメモリサブアレイの他方からは分離されたままだからである。
理解されるように、１対のビット線が、所与のメモリセルをリフレッシュする役割を果たす所与のセンス増幅器と関連付けられている上記の実施形態では、各ビット線がセンス増幅器の対応する入力／出力ノードに接続される（または対応する入力／出力ノードから分離される）期間は異なる。すなわち、センス増幅器がその感知動作を実行している間（および、入力／出力ノードにおける電位差が増加し始める間）、リフレッシュされるメモリセルに接続されている対の一方のビット線は、センス増幅器の対応する入力／出力ノードの電圧に追随することが可能になり、メモリセルを正しい電荷で復元させる。しかし、他方のビット線は、感知動作の少なくとも一部の間、センス増幅器の対応する入力／出力ノードから分離されることになり、そのためリフレッシュ動作の間にその他方のビット線上を流れる電流が低減され、それによって、他方のビット線をセンス増幅器の対応する入力／出力ノードに引き続き追随させた場合よりも少ない電力が消費される。このようにして、メモリアレイのサイズ、動作温度またはリフレッシュ期間にかかわらず、電力消費の低減を達成することが可能になることを、当業者は理解するであろう。
前述の各実施形態では、簡潔にするために、デバイスの素子および回路が相互に接続されているものとして示すやり方がなされている。本発明の実際の応用においては、素子、回路などが、相互に直接接続されていてもよく、デバイスおよび装置の動作に必要な、他の素子、回路などを介して相互に間接的に接続されていてもよい。よって、実際の構成においては、本明細書で説明した回路素子および回路は、相互に直接的または間接的に結合または接続されてよい。
また、ある実施形態では、ＤＲＡＭデバイスの全部または一部を、コンピュータ上で実行される論理合成ツールを使用して得られる低レベルハードウェア記述に基づいて製造することができることも理解すべきである。論理合成ツールは、（例えばＨＤＬ、ＶＨＤＬ、Ｖｅｒｉｌｏｇといった言語で書かれた）ＤＲＡＭデバイスの機能的記述を含むソースコードを読み取り、対応する機能を実装するのに適した回路の物理的実装の定義を出力するように構成されている。
加えて、上記説明はＤＲＡＭメモリデバイスの状況で行われているが、本発明の態様は他の種類のメモリにも適用されることを当業者は理解するであろう。
上記の本発明の実施形態は例示のためのものにすぎない。当業者によれば、添付の特許請求の範囲によって定義される本発明の範囲を逸脱することなく、個々の実施形態に対する変更、改変および変形が実施され得る。

Claims (72)

  1. 第１のビット線に接続され、第２のビット線と関連付けられたメモリセルと、
    第１の入力／出力ノードおよび第２の入力／出力ノードを含むセンス増幅器と、
    前記ビット線と前記入力／出力ノードとに接続されたアイソレータと、を備え、
    前記アイソレータは、前記メモリセルのリフレッシュ動作の間に、前記第１のビット線を前記第１の入力／出力ノードに電気的に接続または切断させ、独立に、前記第２のビット線を前記第２の入力／出力ノードに電気的に接続または切断させる、よう制御可能である、半導体メモリデバイス。
  2. 第１のビット線に接続され、第２のビット線と関連付けられたメモリセルと、
    第１の入力／出力ノードおよび第２の入力／出力ノードを含むセンス増幅器と、
    前記ビット線と前記入力／出力ノードとに接続されたアイソレータと、を備え、
    前記アイソレータは、前記メモリセルのリフレッシュ動作の間にビット線分離を実行するように構成されており、該アイソレータは、
    前記第１のビット線を前記第１の入力／出力ノードから電気的に切断し、前記第２のビット線を前記第２の入力／出力ノードから電気的に切断し、続いて、
    前記第２のビット線が前記第２の入力／出力ノードから電気的に切断されたままである間に、前記第１のビット線を前記第１の入力／出力ノードに電気的に再接続する、
    半導体メモリデバイス。
  3. 前記第１のビット線を前記第１の入力／出力ノードから電気的に切断することおよび前記第２のビット線を前記第２の入力／出力ノードから電気的に切断することが、実質的に同時に行われる、請求項２に記載の半導体メモリデバイス。
  4. 前記アイソレータがさらに、前記リフレッシュ動作が完了した後で、前記第２のビット線を前記第２の入力／出力ノードに電気的に再接続するように構成されている、請求項２に記載の半導体メモリデバイス。
  5. 前記センス増幅器が、コントローラからの少なくとも１つのセンス・アクティブ化信号の受け取りに応答して、前記第１の入力／出力ノードおよび前記第２の入力／出力ノードにおける信号増幅プロセスを開始する、請求項２に記載の半導体メモリデバイス。
  6. 前記コントローラをさらに備える、請求項５に記載の半導体メモリデバイス。
  7. 前記コントローラが、リフレッシュ動作を行うコマンドの検出に応答して前記アイソレータに前記ビット線分離を実行させるように動作する、請求項６に記載の半導体メモリデバイス。
  8. 前記第１のビット線を前記第１の入力／出力ノードから電気的に分離することおよび前記第２のビット線を前記第２の入力／出力ノードから電気的に切断することが、前記信号増幅プロセスが開始される前に実行される、請求項５に記載の半導体メモリデバイス。
  9. 前記信号増幅プロセスが、前記第１の入力／出力ノードを第１の最終電位へ向かわせ、前記第２の入力／出力ノードを前記第１の最終電位とは異なる第２の最終電位へ向かわせ、前記第１のビット線を前記第１の入力／出力ノードから電気的に分離することおよび前記第２のビット線を前記第２の入力／出力ノードから電気的に切断することが、前記増幅プロセスが開始された後で、前記第２の入力／出力ノードが前記第２の最終電位に達する前に実行される、請求項５に記載の半導体メモリデバイス。
  10. 前記信号増幅プロセスが、前記第１の入力／出力ノードを第１の最終電位へ向かわせ、前記第２の入力／出力ノードを前記第１の最終電位とは異なる第２の最終電位へ向かわせ、前記第１のビット線を前記第１の入力／出力ノードから電気的に分離することおよび前記第２のビット線を前記第２の入力／出力ノードから電気的に切断することが、前記増幅プロセスが開始された後で、前記第２の入力／出力ノードが、前記第１の最終電位と前記第２の最終電位との差の４分の３のところの電位に達する前に実行される、請求項５に記載の半導体メモリデバイス。
  11. 前記第１の入力／出力ノードおよび前記第２の入力／出力ノードを、前記第１の最終電位と前記第２の最終電位との間にあるビット線プリチャージ電圧までプリチャージするように構成されたプリチャージ回路をさらに含む、請求項１０に記載の半導体メモリデバイス。
  12. 前記ビット線プリチャージ電圧が前記第１の最終電位と前記第２の最終電位との中間にある、請求項１１に記載の半導体メモリデバイス。
  13. 前記コントローラが、前記センス増幅器に前記第１の入力／出力ノードおよび前記第２の入力／出力ノードにおける前記信号増幅プロセスを開始させることを送る前に、前記第１の入力／出力ノードおよび前記第２の入力／出力ノードをプリチャージするように構成されている、請求項１１に記載の半導体メモリデバイス。
  14. 前記メモリセルが前記第１のビット線とコンデンサとの間に接続されたトランジスタを含み、前記トランジスタが前記コントローラによってアクティブ化可能なワード線に接続されたゲートを有し、前記コントローラが、前記第１の入力／出力ノードおよび前記第２の入力／出力ノードをプリチャージした後で、前記センス増幅器に前記第１の入力／出力ノードおよび前記第２の入力／出力ノードにおける前記信号増幅プロセスを開始させる前に、前記ワード線をアクティブ化させるように構成されており、前記ワード線のアクティブ化により前記コンデンサと前記第１のビット線との間の電荷共有が行われる、請求項１１に記載の半導体メモリデバイス。
  15. 前記ワード線がアクティブ化されるときに、前記第１のビット線が前記第１の入力／出力ノードに電気的に接続され、前記第２のビット線が前記第２の入力／出力ノードに電気的に接続される、請求項１４に記載の半導体メモリデバイス。
  16. 前記コントローラが、前記第１のビット線が前記第１の入力／出力ノードに電気的に接続されており、前記第２のビット線が前記第２の入力／出力ノードに電気的に接続されている間に、前記第１の入力／出力ノードおよび前記第２の入力／出力ノードをプリチャージするように構成されている、請求項１５に記載の半導体メモリデバイス。
  17. 前記少なくとも１つのセンス・アクティブ化信号が、第１のセンス・アクティブ化線上および第２のセンス・アクティブ化線上で前記コントローラから前記センス増幅器へ送られ、前記コントローラが、前記第１の入力／出力ノードおよび前記第２の入力／出力ノードにおける前記信号増幅プロセスを開始するために、前記第１のセンス・アクティブ化線を前記第１の最終電位に設定し、前記第２のセンス・アクティブ化線を前記第２の最終電位に設定するように構成されている、請求項１１に記載の半導体メモリデバイス。
  18. 前記センス増幅器が、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタとを含み、各トランジスタがゲート、ソースおよびドレインを有し、前記第１のトランジスタの前記ソースが、前記第２のトランジスタの前記ドレインと、前記第３のトランジスタの前記ゲートおよび前記第４のトランジスタの前記ゲートと、前記第１の入力／出力ノードとに接続されており、前記第３のトランジスタの前記ソースが、前記第４のトランジスタの前記ドレインと、前記第１のトランジスタの前記ゲートおよび前記第２のトランジスタの前記ゲートと、前記第２の入力／出力ノードとに接続されており、前記第１のトランジスタの前記ドレインが、前記第３のトランジスタの前記ドレインと、前記第１のセンス・アクティブ化線とに接続されており、前記第２のトランジスタの前記ソースが、前記第４のトランジスタの前記ソースと、前記第２のセンス・アクティブ化線とに接続されている、請求項１７に記載の半導体メモリデバイス。
  19. 前記第１のビット線を前記第１の入力／出力ノードから電気的に切断することおよび前記第２のビット線を前記第２の入力／出力ノードから電気的に切断することが、前記増幅プロセスが開始された後で、前記第２の入力／出力ノードが、前記ビット線プリチャージ電圧と前記第２の最終電位との中間にある電位に達する前に実行される、請求項１８に記載の半導体メモリデバイス。
  20. 前記アイソレータが、
    第１の制御信号に応答して、前記第１のビット線を前記第１の入力／出力ノードに電気的に接続させ、または前記第１の入力／出力ノードから切断させる第１の分離素子と、
    前記第１の制御信号から独立した第２の制御信号に応答して、前記第２のビット線を前記第２の入力／出力ノードに電気的に接続させ、または前記第２の入力／出力ノードから切断させる第２の分離素子と
    を含む、請求項２に記載の半導体メモリデバイス。
  21. 前記第１の分離素子が第１のトランジスタを含み、前記第２の分離素子が第２のトランジスタを含む、請求項２０に記載の半導体メモリデバイス。
  22. 前記第１のトランジスタが前記第１の制御信号を受け取るゲートを含み、前記第２のトランジスタが前記第２の制御信号を受け取るゲートを含む、請求項２１に記載の半導体メモリデバイス。
  23. 第１のビット線に接続され、第２のビット線と関連付けられたメモリセルと、
    第１の入力／出力ノードおよび第２の入力／出力ノードを含むセンス増幅器と、
    前記ビット線と前記入力／出力ノードとに接続されたアイソレータと、を備え、
    前記アイソレータは、前記メモリセルのリフレッシュ動作の間に、前記第１のビット線が前記第１の入力／出力ノードに電気的に接続されたままである間に前記第２のビット線を前記第２の入力／出力ノードから電気的に切断することを含むビット線分離を実行するように構成されている、
    半導体メモリデバイス。
  24. 前記アイソレータがさらに、前記リフレッシュ動作が完了した後で、前記第２のビット線を前記第２の入力／出力ノードに電気的に再接続するように構成されている、請求項２３に記載の半導体メモリデバイス。
  25. 前記センス増幅器が、コントローラからの少なくとも１つのセンス・アクティブ化信号の受け取りに応答して、前記第１の入力／出力ノードおよび前記第２の入力／出力ノードにおける信号増幅プロセスを開始する、請求項２３に記載の半導体メモリデバイス。
  26. 前記コントローラをさらに備える、請求項２５に記載の半導体メモリデバイス。
  27. 前記コントローラが、リフレッシュ動作を行うコマンドの検出に応答して前記アイソレータに前記ビット線分離を実行させるように動作する、請求項２６に記載の半導体メモリデバイス。
  28. 前記第２のビット線を前記第２の入力／出力ノードから電気的に切断することが、前記信号増幅プロセスが開始される前に実行される、請求項２５に記載の半導体メモリデバイス。
  29. 前記信号増幅プロセスが、前記第１の入力／出力ノードを第１の最終電位へ向かわせ、前記第２の入力／出力ノードを前記第１の最終電位とは異なる第２の最終電位へ向かわせ、前記第２のビット線を前記第２の入力／出力ノードから電気的に切断することが、前記増幅プロセスが開始された後で、前記第２の入力／出力ノードが前記第２の最終電位に達する前に実行される、請求項２５に記載の半導体メモリデバイス。
  30. 前記信号増幅プロセスが、前記第１の入力／出力ノードを第１の最終電位へ向かわせ、前記第２の入力／出力ノードを前記第１の最終電位とは異なる第２の最終電位へ向かわせ、前記第２のビット線を前記第２の入力／出力ノードから電気的に切断することが、前記増幅プロセスが開始された後で、前記第２の入力／出力ノードが、前記第１の最終電位と前記第２の最終電位との差の４分の３のところの電位に達する前に実行される、請求項２５に記載の半導体メモリデバイス。
  31. 前記第１の入力／出力ノードおよび前記第２の入力／出力ノードを、前記第１の最終電位と前記第２の最終電位との間にあるビット線プリチャージ電圧までプリチャージするように構成されたプリチャージ回路をさらに含む、請求項３０に記載の半導体メモリデバイス。
  32. 前記ビット線プリチャージ電圧が前記第１の最終電位と前記第２の最終電位との中間にある、請求項３１に記載の半導体メモリデバイス。
  33. 前記コントローラが、前記センス増幅器に前記第１の入力／出力ノードおよび前記第２の入力／出力ノードにおける前記信号増幅プロセスを開始させることを送る前に、前記第１の入力／出力ノードおよび前記第２の入力／出力ノードをプリチャージするように構成されている、請求項３１に記載の半導体メモリデバイス。
  34. 前記メモリセルが前記第１のビット線とコンデンサとの間に接続されたトランジスタを含み、前記トランジスタが前記コントローラによってアクティブ化可能なワード線に接続されたゲートを有し、前記コントローラが、前記第１の入力／出力ノードおよび前記第２の入力／出力ノードをプリチャージした後で、前記センス増幅器に前記第１の入力／出力ノードおよび前記第２の入力／出力ノードにおける前記信号増幅プロセスを開始させる前に、前記ワード線をアクティブ化させるように構成されており、前記ワード線のアクティブ化により前記コンデンサと前記第１のビット線との間の電荷共有が行われる、請求項３１に記載の半導体メモリデバイス。
  35. 前記ワード線がアクティブ化されるときに、前記第１のビット線が前記第１の入力／出力ノードに電気的に接続され、前記第２のビット線が前記第２の入力／出力ノードに電気的に接続される、請求項３４に記載の半導体メモリデバイス。
  36. 前記コントローラが、前記第１のビット線が前記第１の入力／出力ノードに電気的に接続されており、前記第２のビット線が前記第２の入力／出力ノードに電気的に接続されている間に、前記第１の入力／出力ノードおよび前記第２の入力／出力ノードをプリチャージするように構成されている、請求項３５に記載の半導体メモリデバイス。
  37. 前記少なくとも１つのセンス・アクティブ化信号が、第１のセンス・アクティブ化線上および第２のセンス・アクティブ化線上で前記コントローラから前記センス増幅器へ送られ、前記コントローラが、前記第１の入力／出力ノードおよび前記第２の入力／出力ノードにおける前記信号増幅プロセスを開始するために、前記第１のセンス・アクティブ化線を前記第１の最終電位に設定し、前記第２のセンス・アクティブ化線を前記第２の最終電位に設定するように構成されている、請求項３１に記載の半導体メモリデバイス。
  38. 前記センス増幅器が、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタとを含み、各トランジスタがゲート、ソースおよびドレインを有し、前記第１のトランジスタの前記ソースが、前記第２のトランジスタの前記ドレインと、前記第３のトランジスタの前記ゲートおよび前記第４のトランジスタの前記ゲートと、前記第１の入力／出力ノードとに接続されており、前記第３のトランジスタの前記ソースが、前記第４のトランジスタの前記ドレインと、前記第１のトランジスタの前記ゲートおよび前記第２のトランジスタの前記ゲートと、前記第２の入力／出力ノードとに接続されており、前記第１のトランジスタの前記ドレインが、前記第３のトランジスタの前記ドレインと、前記第１のセンス・アクティブ化線とに接続されており、前記第２のトランジスタの前記ソースが、前記第４のトランジスタの前記ソースと、前記第２のセンス・アクティブ化線とに接続されている、請求項３７に記載の半導体メモリデバイス。
  39. 前記第２のビット線を前記第２の入力／出力ノードから電気的に切断することが、前記増幅プロセスが開始された後で、前記第２の入力／出力ノードが、前記ビット線プリチャージ電圧と前記第２の最終電位との中間にある電位に達する前に実行される、請求項３８に記載の半導体メモリデバイス。
  40. 前記アイソレータが、
    制御信号に応答して、前記第２のビット線を前記第２の入力／出力ノードに電気的に接続させ、または前記第２の入力／出力ノードから切断させる分離素子
    を含む請求項２３に記載の半導体メモリデバイス。
  41. 前記分離素子がトランジスタを含む、請求項４０に記載の半導体メモリデバイス。
  42. 前記トランジスタが前記制御信号を受け取るゲートを含む、請求項４１に記載の半導体メモリデバイス。
  43. 前記第１のビット線が前記第１の入力／出力ノードに永続的に電気的に接続されている、請求項４０に記載の半導体メモリデバイス。
  44. 第１のビット線に接続され、第２のビット線と関連付けられたメモリセルをリフレッシュする方法であって、
    前記第１のビット線をセンス増幅器の第１の入力／出力ノードに接続し、前記第２のビット線を前記センス増幅器の第２の入力／出力ノードに接続するステップと、
    前記メモリセルと前記第１のビット線との間の電荷共有をトリガするステップと、
    前記第１のビット線を前記第１の入力／出力ノードから切断し、前記第２のビット線を前記第２の入力／出力ノードから切断するステップと、
    前記センス増幅器をアクティブ化させて前記第１の入力／出力ノードおよび前記第２の入力／出力ノードにおける信号増幅プロセスを開始するステップと、
    前記第２のビット線が前記第２の入力／出力ノードから切断されたままである間に前記第１のビット線を前記第１の入力／出力ノードに再接続するステップと、
    を含む方法。
  45. 前記第１のビット線を前記第１の入力／出力ノードから切断し、前記第２のビット線を前記第２の入力／出力ノードから切断する前記ステップが、前記センス増幅器をアクティブ化させるステップの前に行われる、請求項４４に記載の方法。
  46. 前記第１のビット線を前記第１の入力／出力ノードから切断し、前記第２のビット線を前記第２の入力／出力ノードから切断する前記ステップが、前記センス増幅器をアクティブ化させるステップの後で行われる、請求項４４に記載の方法。
  47. 前記第１のビット線を前記第１の入力／出力ノードから切断し、前記第２のビット線を前記第２の入力／出力ノードから切断する前記ステップが、実質的に同時に行われる、請求項４４に記載の方法。
  48. 前記電荷共有が、前記メモリセルと関連付けられたワード線をアクティブ化させることによってトリガされる、請求項４４に記載の方法。
  49. 電荷共有をトリガする前記ステップが、前記メモリセルのコンデンサを前記第１のビット線に接続するステップを含む、請求項４４に記載の方法。
  50. 電荷共有をトリガする前記ステップが、前記第１のビット線と前記第２のビット線との非ゼロの電位差を発生させる、請求項４４に記載の方法。
  51. 電荷共有をトリガする前記ステップの前に、前記第１のビット線と前記第２のビット線との間で電位を等化するように、前記第１のビット線と前記第２のビット線とを相互に接続するステップ
    をさらに含む、請求項５０に記載の方法。
  52. 前記センス増幅器をアクティブ化させる前記ステップが、前記第１の入力／出力ノードと前記第２の入力／出力ノードとの電位差の増幅を発生させる、請求項５１に記載の方法。
  53. 前記第１の入力／出力ノードと前記第２の入力／出力ノードとの電位差の増幅の発生が最大値に向かう、請求項５２に記載の方法。
  54. 前記第１のビット線を前記第１の入力／出力ノードから切断し、前記第２のビット線を前記第２の入力／出力ノードから切断する前記ステップが、前記第１の入力／出力ノードと前記第２の入力／出力ノードとの前記電位差の増幅が前記最大値に達する前に行われる、請求項５３に記載の方法。
  55. 前記第１のビット線を前記第１の入力／出力ノードから切断し、前記第２のビット線を前記第２の入力／出力ノードから切断する前記ステップが、前記第１の入力／出力ノードと前記第２の入力／出力ノードとの前記電位差の増幅が前記最大値の７５％に達する前に行われる、請求項５３に記載の方法。
  56. 前記第１のビット線を前記第１の入力／出力ノードから切断し、前記第２のビット線を前記第２の入力／出力ノードから切断する前記ステップが、前記第１の入力／出力ノードと前記第２の入力／出力ノードとの前記電位差の増幅が前記最大値の５０％に達する前に行われる、請求項５３に記載の方法。
  57. 前記接続するステップ、前記トリガするステップ、前記切断するステップ、前記アクティブ化させるステップ、および前記再接続するステップが、複数のメモリセルについて周期的に行われる、請求項４４に記載の方法。
  58. リフレッシュ動作を行うコマンドの指示を受け取るステップと、前記コマンドに応答して、前記接続するステップ、前記トリガするステップ、前記切断するステップ、前記アクティブ化させるステップ、および前記再接続するステップを行うステップとをさらに含む、請求項４４に記載の方法。
  59. 第１のビット線に接続され、第２のビット線と関連付けられたメモリセルをリフレッシュする方法であって、
    前記第１のビット線をセンス増幅器の第１の入力／出力ノードに接続し、前記第２のビット線を前記センス増幅器の第２の入力／出力ノードに接続するステップと、
    前記メモリセルと前記第１のビット線との間の電荷共有をトリガするステップと、
    前記第１のビット線が前記第１の入力／出力ノードに接続されたままである間に前記第２のビット線を前記第２の入力／出力ノードから切断するステップと、
    前記センス増幅器をアクティブ化させて前記第１の入力／出力ノードおよび前記第２の入力／出力ノードにおける信号増幅プロセスを開始するステップと、
    を含む方法。
  60. 前記第２のビット線を前記第２の入力／出力ノードから切断する前記ステップが、前記センス増幅器をアクティブ化させる前記ステップの前に行われる、請求項５９に記載の方法。
  61. 前記第２のビット線を前記第２の入力／出力ノードから切断する前記ステップが、前記センス増幅器をアクティブ化させる前記ステップの後で行われる、請求項５９に記載の方法。
  62. 前記電荷共有が、前記メモリセルと関連付けられたワード線をアクティブ化させることによってトリガされる、請求項５９に記載の方法。
  63. 電荷共有をトリガする前記ステップが、前記メモリセルのコンデンサを前記第１のビット線に接続するステップを含む、請求項５９に記載の方法。
  64. 電荷共有をトリガする前記ステップが、前記第１のビット線と前記第２のビット線との非ゼロの電位差を発生させる、請求項５９に記載の方法。
  65. 電荷共有をトリガする前記ステップの前に、前記第１のビット線と前記第２のビット線との間で電位を等化するように、前記第１のビット線と前記第２のビット線とを相互に接続するステップ
    をさらに含む、請求項６４に記載の方法。
  66. 前記センス増幅器をアクティブ化させる前記ステップが、前記第１の入力／出力ノードと前記第２の入力／出力ノードとの電位差の増幅を発生させる、請求項６５に記載の方法。
  67. 前記第１の入力／出力ノードと前記第２の入力／出力ノードとの電位差の増幅の発生が最大値に向かう、請求項６６に記載の方法。
  68. 前記第２のビット線を前記第２の入力／出力ノードから切断する前記ステップが、前記第１の入力／出力ノードと前記第２の入力／出力ノードとの前記電位差の増幅が前記最大値に達する前に行われる、請求項６７に記載の方法。
  69. 前記第２のビット線を前記第２の入力／出力ノードから切断する前記ステップが、前記第１の入力／出力ノードと前記第２の入力／出力ノードとの前記電位差の増幅が前記最大値の７５％に達する前に行われる、請求項６７に記載の方法。
  70. 前記第２のビット線を前記第２の入力／出力ノードから切断する前記ステップが、前記第１の入力／出力ノードと前記第２の入力／出力ノードとの前記電位差の増幅が前記最大値の５０％に達する前に行われる、請求項６７に記載の方法。
  71. 前記接続するステップ、前記トリガするステップ、前記切断するステップ、および前記アクティブ化させるステップが、複数のメモリセルについて周期的に行われる、請求項５９に記載の方法。
  72. リフレッシュ動作を行うコマンドの指示を受け取るステップと、前記コマンドに応答して、前記接続するステップ、前記トリガするステップ、前記切断するステップ、および前記アクティブ化させるステップを行うステップとをさらに含む、請求項５９に記載の方法。
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