KR100237050B1 - 반도체 메모리 소자의 비트라인과 워드라인간 커플링 노이즈 감소회로 - Google Patents

반도체 메모리 소자의 비트라인과 워드라인간 커플링 노이즈 감소회로 Download PDF

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Abstract

본 발명의 반도체 메모리 소자의 비트라인과 워드라인간 커플링 노이즈 감소회로는, 서로 다른 열(row)에 위치한 센스 앰프 사이에 배열된 하나 이상의 워드라인그룹 및 하나 이상의 비트라인 그룹과, 상기 워드라인그룹과 비트라인 그룹 사이에 위치하는 제1전압을 가지는 하나 이상의 메인 워드라인 및 제2전압을 가지는 하나의 메인 더미 워드라인을 구비하는 메모리부와; 외부로부터 입력되는 어드레스 중 최하위 어드레스(RA0,RA1)를 디코딩하기 위한 프리디코더와; 상기 프리디코더에서 디코딩되는 어드레스를 제외한 나머지를 디코딩 하여 메인 워드라인 신호 및 메인 더미 워드라인 신호를 출력하기 위한 메인 로우 디코더와; 상기 프리디코더의 출력과 메인 워드라인 신호를 논리조합하여 상기 제1전압을 가지는 워드라인신호를 출력하기 위한 서브 디코더와; 상기 메인 더미 워드라인 신호를 입력으로 하여 반전출력하기 위한 더미 서브 디코더;를 포함하여 구성되며, 짝수 워드라인과 홀수 워드라인에 관계없이 더미 워드라인을 인에이블시켜 워드라인 커플링 노이즈를 보상하기 때문에 더미워드라인의 제어가 용이하며, 상기 더미 워드라인을 서브워드라인 보다 낮은 전압으로 구동되도록 함으로써 전력소모를 감소시킬 수 있는 효과가 있다.

Description

반도체 메모리 소자의 비트라인과 워드라인간 커플링 노이즈 감소회로
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 집적도의 증가로 인해 발생하는 워드라인(word line)과 비트라인(bit line)간의 커플링 노이즈(coupling noise)를 최소화하기 위한 반도체 메모리 소자의 비트라인과 워드라인간 커플링 노이즈 감소회로에 관한 것이다.
반도체 메모리소자는 1970년대 DRAM이 개발된 이래 제조기술이 향상되면서 대용량화, 고집적화가 이루어져 가고 있으며, 최근에는 기가(giga) 단위까지 연구개발이 활발히 이루어 지고 있으며, 종래의 경우 다음과 같은 여러 가지 구성방식을 통해 신호를 구동하였다.
대표적으로 세가지를 예를들어 설명하면, 첫 번째는 제1도에 도시한 바와 같이 더미 워드라인(dummy word line)이 없는 경우의 얼터너티브 쉐이드 센스 앰프(alternative shared sense amp) 배열방식으로, 비트라인 B0는 메모리 셀 어레이(Xi)에 속하면서 2번째 로우열에 있는 첫 번째 비트라인 센스 앰프(15b1)에 연결되고, 비트라인 Bb0는 메모리 셀 어레이(Xj)에 속하면서 역시 상기 2번째 로우열에 있는 첫 번째 비트라인 센스 앰프(15b1)에 연결되는데, 이와같이 비트라인이 서로 다른 메모리 셀 어레이에 속해서 동작하는 방식을 상기한 바와 같이 오픈 비트 라인(open bit line) 방식이라 하며, 도시하지는 않았으나 비트라인을 프리차지(precharge) 할 때는 상기 비트라인 B0와 Bb0를 동시에 프리차지 하며, 또한 B1은 Bb1과 함께 프리차지하며, 나머지 비트라인들도 두 개를 한쌍으로 하여 프리차지 하는등 비트라인도 상기 워드라인과 마찬가지로 얼터너티브 방식으로 동작을 한다.
제2도는 상기 제1도의 비트라인 B0과 비트라인 B1 사이에 연결된 회로를 상세하게 도시한 것으로, C1은 동일한 센스 앰프에 연결된 비트라인간의 캐패시턴스(capacitance)를 나타내고, C2는 다른 센스앰프에 연결된 이웃하는 다른 비트라인과의 캐패시턴스를 나타내며, 워드라인과 비트라인이 만나는 부분에는 엔모스 트랜지스터(NMOS transistor)와 캐패시터로 구성된 하나의 셀이 형성되는데, 이때 상기 에노스 트랜지스터의 게이트 단자와 소스 단자, 또는 게이트 단자와 드레인 단자 사이의 오버랩 캐패시턴스(C4)와, 기하학적 구조에 따라 생기는 워드라인과 비트라인 사이의 캐패시턴스(C3)에 의해서 상기 워드라인이 로지컬 로우 상태(logical low state)에서 로지컬 하이상태로 천이(transition)할 때 상기 비트라인에 커플링 노이즈가 발생한다.
상기 천이시에 발생하는 커플링 노이즈는, 제3도에 도시한 바와 같이 펄스성분으로 셀이 연결된 비트라인의 원래 프리차지 레벨보다 더 높은 레벨로 올리게 되며, 이러한 효과는 셀에 물리적 하이 데이터(physical high data)가 있었을 경우에는 관계가 없거나 도움이 되지만, 셀에 물리적 로우 데이터가 있었을 경우에는 레벨이 상승하게 됨으로써 데이터가 손실될 수 있는데, 이를 구체적으로 설명하면 워드라인이 인에이블될 때 생기는 커플링 노이즈에 의해로 프리차지 되어있던 비트라인의 전압 레벨이 상승하여 셀에 로우 데이터가 있는 경우와 하이 데이터가 있는 경우의 비트라인간 전압차가 달라지는 것이다.
두 번째는, 제4도에 도시한 바와 같이 쌍을 이루는 비트라인이 같은 어레이 블럭에 속해 있는 경우인 포울디드 비트라인(Folded Bit Line) 방식으로, 비트라인 B0과 Bb0는 같은 메모리 셀 어레이 블럭(Xi)에 속하면서 2번째 로우열에 있는 첫 번째 비트라인 센스 앰프(45b1)에 연결되며, 상기 첫 번째 메모리 셀 어레이 블럭(Xi)에 있는 워드라인(WL0)이 인에이블 될 때 B0는 커플링 노이즈를 받아 전압 레벨이 상승하며, 또한 이때 이웃하는 비트라인 Bb2도 상기 커플링 노이즈를 받게 되므로 상기 이웃하는 두 비트라인 사이의 캐패시터에 의해 비트라인 Bb0에도 영향을 주어 레벨이 상승되려고 하며, 결과적으로 그 양의 차이는 있지만 비트라인 B0, Bb0 모두가 커플링 노이즈에 의해 전압 레벨이 상승하므로 k동적으로 커플링 노이즈를 보상할 수 있으나, 정확한 해결책이라고 하기에는 그 효과가 미약하다.
마지막으로, 세 번째는 제5도에 도시한 바와 같이 더미 워드라인을 사용하는 더미 워드라인 방식으로, 더미 워드라인을 만들어 내는 더미 워드라인 발생부(54)를 포함하며 더미 워드라인(dummy word line)(DWLio; 홀수 번호를 갖는 워드라인의 동작시 같은 동작하는 더미 워드라인, DWLie; 짝수 번호를 갖는 워드라인의 동작시 동작하는 더미 워드라인)과 메인 워드라인(main word line) 신호 (MWLi0, MWLil,…,MWLj0, MWLj1)를 발생하는 메인 로우 디코더(51)와, 하위 어드레스(sub address)(RA0, RA1)를 입력으로 하여 프리 디코딩(pre decoding) 신호를 만들어내는 프리 디코더(PD03)(53)와, 상기 프리 디코더(53)의 출력과 상기 메인 로우 디코더(51)의 출력신호를 입력으로 하여 4개의 워드라인 중 하나를 인에이블(enable) 시키기 위한 서브 디코더(52)와, 비트라인쌍(bit,)의 전압차를 감지, 증폭하기 위한 센스앰프(S/A; Sense amp)(55)와, 상기 워드라인과 비트라인이 교차하는 곳에 형성되는 메인 셀 및 더미 워드라인과 비트라인이 교차하는 곳에 형성되는 더미 셀로 구성된다.
여기서 상기 센스 앰프(55)에는, 한 개당 2개의 비트라인쌍(B0,B1,Bb0,Bb1)이 연결되는데, 상기 비트라인은 B0와 Bb0가 한쌍으로 동작하고, B1과 Bb1이 한쌍으로 동작하며, 4개의 비트라인 마다 하나씩 배치되고, 비트라인 B0,B1은 어레이(Xi)의 두 번째 열(row)에 있는 첫 번째 센스 앰프(55b1)에 연결되며, 비트라인 B2,B3는 어레이(Xi)의 첫 번째 센스 앰프(55a1)에 연결되며, 이러한 연결방법은 계속 반복된다.
제6(a)도 내지 제6(d)도는 상기 제5도의 더미 워드라인(DWLo, DWLe)이 프리디코딩 신호(PX0, PX1, PX2, PX3)에 따라 결정되는 것을 도시한 것으로, PX0, PX2의 논리합 결과로 DWLie(짝수 번호를 갖는 워드라인의 동작시 동작하는 더미 워드라인) 인에이블 신호를 출력하고(제6(a)도), 다시 이 DWLie 인에이블 신호와 Bi 또는 Bj의 반전 논리곱 결과를 반전시킴으로써 DWLie, DWLje 워드라인을 인에이블시키고(제6(d)도). PX1, PX3의 논리합 결과로 DWLio(홀수 번호를 갖는 워드라인의 동작시 동작하는 더미 워드라인)인에이블 신호를 출력하고(제6(b)도), 다시 이 DWLio 인에이블 신호와 Bi 또는 Bj의 반전논리곱 결과를 반전시킴으로써 DWLio, DWLjo 워드라인을 인에이블시키다(제6(c)도).
즉, 상기 어드레스 신호(RA2, …,RAm)(제7(a)도)에 따라 어레이 블럭에서 하나의 워드라인이 인에이블 되면(제7(b)도) 그 어레이 블럭에서 인에이블된 워드라인의 번호에 맞는 더미 워드라인이 하이상태에서 로우 상태로 천이한다(제7(c)도).
그러나, 상기 더미 워드라인 방식의 경우 더미 워드라인이 어레이 블럭마다 반드시 두 개씩 있어야 하고, 그 더미워드라인을 인에이블 시킬때는 반드시 메인워드라인의 번호에 맞게 해주어야 하므로 짝수 워드라인과 홀수 워드라인을 구별하기 위해 하위 어드레스로 별도로 홀수 및 짝수를 구분하는 신호를 만들어 줌으로써 더미 워드라인의 제어가 용이하지 않으며, 또한 더미 워드라인이 서브 워드라인과 같은 레벨의 전압을 사용함으로써 전력소모가 많은 문제점이 있다.
따라서 본 발명의 목적은, 상기와 같은 문제점을 해결하여 더미워드라인의 제어가 용이하며, 상기 더미 워드라인을 서브워드라인 보다 낮은 전압으로 구동되도록 함으로써 전력소모를 감소할 수 있는 반도체 메모리 소자의 비트라인과 워드라인간 커플링 노이즈 감소회로를 제공하는 것이다.
제1도는 종래의 기술(얼터너티브 쉐이드 센스 앰프 배열 방식)에 의한 반도체 메모리 소자의 메모리 셀 어레이 블럭 구성도.
제2도는 종래의 기술에 의한 반도체 메모리소자의 비트라인 B0과 비트라인 B1 사이의 상세 연결회로도.
제3도는 종래의 기술에 의한 반도체 메모리소자의 워드라인 인에이블시의 출력파형도.
제4도는 종래의 기술(포울디드 비트라인 방식)에 의한 반도체 메모리 소자의 메모리 셀 어레이 블럭 구성도.
제5도는 종래의 기술(더미 워드라인 방식)에 의한 반도체 메모리 소자의 구성도.
제6도는 종래의 포울디드 비트라인 방식에 의한 반도체 메모리소자의 비트라인과 비트라인 사이의 연결회로도.
제7도는 제5도의 더미 워드라인 발생회로부의 동작파형도.
제8도는 본 발명에 의한 반도체 메모리 소자의 비트라인과 워드라인간 커플링 노이즈 감소회로의 구성도.
제9도는 제8도의 서브 디코더의 제1실시예를 도시한 회로도.
제10도는 제8도의 서브 디코더의 제2실시예를 도시한 회로도.
제11도는 제8도의 더미 서브 디코더를 도시한 회로도.
제12도는 본 발명에 의한 반도체 메모리 소자의 비트라인과 워드라인간 커플링 노이즈 감소회로 중 동일한 어레이 블럭에 속하는 워드라인과 더미워드라인은 동시에 동작시키기 위한 천이 트랜지스터와 VC 발생회로부를 도시한 회로도.
* 도면의 주요 부분에 대한 부호의 설명
91 : 메인 로우 디코더 91-1 : 더미 워드라인 발생 회로부
92 : 더미 서브 디코더(DSD) 93 : 서브 디코더(SD)
94 : 메인 셀 95 : 더미 셀
96 : 메모리셀 어레이 97 : 센스앰프(S/A)
98 : 프리 디코더 99 : 부스팅 회로부
이하 첨부도면을 참조하여 본 발명을 좀 더 상세하게 설명하고자 한다.
본 발명의 반도체 메모리 소자의 비트라인과 워드라인간 커플링 노이즈 감소회로는, 제8도에 도시한 바와 같이 외부로부터 인가되는 로우 어드레스(RA2, RA3, …RAM)에 따라 메인 워드라인 신호(MWLi0, MWLi1,…,MWLj0,MWLj1)를 발생하며, 그 내부에 어레이 블럭당 단 하나의 더미 워드라인(MDWLio)을 만들어 내는 워드라인 발생부(91-1)를 포함하는 메인 로우 디코더(91)와, 하나 이상의 워드라인그룹 및 하나 이상의 비트라인 그룹과, 상기 워드라인과 비트라인이 교차하는 곳에 형성되는 메인 셀(94) 및 더미 워드라인과 비트라인이 교차하는 곳에 형성되는 더미 셀(95)을 포함하는 메모리셀 어레이(96)와, 비트라인쌍(bit,))의 전압차를 감지, 증폭하기 위한 센스앰프(S/A)(97)와, 하위 어드레스(RA0, RA1)를 입력으로 하여 프리 디코딩(pre decoding) 신호를 만들어내는 프리 디코더(PRE03)(98)와, 상기 프리 디코딩 신호(PX0,1,2,3)의 전압레벨을 서브 워드라인에서 사용하는 전압레벨과 동일하게 만들어 주기 위한 부스팅 회로부(99)를 포함하여 구성된다.
이때 상기 비트라인은 쌍을 이루는 비트라인이 센스앰프(S/A)(97)를 사이에 두고 서로 다른 어레이 블럭에 존재하도록 하는 오픈 비트라인 방식으로 구성되고, 상기 센스 앰프(S/A)(97)는 4개의 비트라인 마다 하나씩 존재하는 얼터너티브 쉐어 방식으로 구성된다.
그리고 하나의 비트라인에는 하나 이상의 a인 셀과, 단 하나의 더미 셀이 연결되고, 서브 워드라인에도 하나 이상의 메인 셀이 연결되며, 상기 메인 로우 디코더(91)의 한쌍의 메인 워드라인(MWLi0,MWLib0)에는 하나 이상의 서브 디코더(SD)(93)와, 더미 워드라인 신호(MDWLio)를 입력으로 하며 더미 서브워드라인을 출력하는 더미 서브 디코더(DSD)(92)가 연결되는데, 이 서브 디코더(SD)(93)는 상기 부스팅 회로부(99)로부터 인가되는 프리디코더의 출력과 메인 워드라인 신호(MWLi, MWLbi)를 논리조합하여 서브워드라인신호를 출력하도록 연결된다.
상기 서브 디코더(93)는 제9도에 도시한 바와 같이 엔모스 트랜지스터(MN0)를 통해 게이트에 메인 워드라인신호(MWLi)가 인가되도록 연결된 엔모스 트랜지스터(MN1)와, 게이트에 메인 워드라인신호(MWLbi)가 인가되도록 연결된 엔모스 트랜지스터(MN2)를 프리디코딩 신호와 접지 사이에 직렬연결한 엔모스 드라이버로 구성할 수 있으며, 또한 다른 실시예로서 제10도에 도시한 바와 같이 게이트에 메인 워드라인신호(MWLbi)가 인가되도록 연결된 피모스 트랜지스터(MP0) 및 에노스 트랜지스터(MN3)와, 메인 워드라인 신호(MWLi)가 게이트에 인가되도록 연결된 엔모스 트랜지스터(MN4)의 씨모스 드라이버로 구성할 수 있다.
그리고 상기 더미 서브 디코더(92)는 제11도에 도시한 바와 같이 게이트가 메인 더미 워드라인에 연결된 단순한 씨모스 인버터로서, 각각의 어레이 블럭마다 단 하나씩만 존재 하므로 서브 디코더와 같은 한쌍의 입력신호를 받을 필요가 없다.
상기와 같이 구성된 본 발명에 의한 반도체 메모리 소자의 비트라인과 워드라인간 커플링 노이즈 감소회로의 동작을 살펴보면, 먼저 로우 어드레스가 입력되면 최하위 로우 어드레스(RA0, RA1)가 상기 프리디코더(98)에서 프리디코딩되고, 메인 로우 디코더(91)에서는 그 외의 로우 어드레스(RA2, …RAM)에 따라 메인 워드라인을 출력하는데, 상기 메인 워드라인은 항상 쌍으로 존재하며, 제9도에 도시한 바와 같이 서브 디코더(93)가 엔모스로만 이루어진 경우에는 메인 워드라인 신호(MWLi)와 프리디코딩신호(PX0,1,2,3)의 인에이블 타이밍에 따라 부스팅하고, 제10도에 도시한 바와 같이 상기 서브 디코더(93)가 씨모스로 이루어진 경우에는 메인 워드라인 신호(MWLbi)가 피모스 트랜지스터(MP0)와 엔모스 트랜지스터(MN3)의 게이트에 가해지고 부스팅된 신호(PX0,1,2,3)는 피모스 트랜지스터(MP0)의 소스 단자를 통해 워드라인의 인에이블 시키게 된다.
그리고 상기 메인 워드라인은 비동작시에는 접지레벨이고, 상기 메인 더미 워드라인은 동작시 상기 메인 워드라인보다 낮거나 동일한 전압레벨이며, 비동작시에는 상기 메인 워드라인과 마찬가지로 접지레벨이다.
또한 동일한 열에 위치한 상기 메모리부의 워드라인과 더미워드라인은 동시에 동작하지 않는다.
한편, 상술한 바와 같이 메인 로우 디코더의 출력신호와 최하위 어드레스의 프리디코딩신호를 입력으로 하는 서브 디코더(93)에서 하나의 워드라인이 로지컬 로우 상태에서 하이 상태로 인에이블 될 때, 그 서브라인이 인에이블 되는 어레이 블럭의 더미 서브 디코더(92)에서는 상기 메인 로우 디코더(91)에서 나오는 메인 더미 워드라인신호를 입력으로 하여 로지컬 하이 상태에서 로우 상태로 천이하게 되며, 이러한 서브 디코더(93)와 더미 서브 디코더(92)의 동작에 의해 서브 워드라인이 인에이블 될 때 생기는 플러스 성분의 노이즈를 더미 서브 워드라인이 인에이블 될 때 상기는 마이너스 노이즈로 서로 상쇄하게 된다.
그리고 상기한 바와 같이 더미 서브 디코더(92)는 인버터 게이트에 불과하며, 가해지는 전압은 워드라인과 같은 레벨일수도 있고 그보다 작은 레벨의 전압일수도 있다.
제12도는 상기와 같이 동일한 어레이 블럭에서 더미 워드라인을 워드라인과 반대위상(phase)으로 동작시키는 외에 동일한 위상으로 동작시키고 커플링 노이즈를 제거하기 위해 더미 셀의 프리차지 전압을 발생하기 위한 전압발생부(102)와, 상기 전압발생부(102)의 출력을 더미 셀에 전달하기 위해 비트라인쌍에 천이 트랜지스터를 연결한 것으로, 상기 전압발생부(102)는 상기 더미 셀에 초기 전압을 발생시키고, 상기 천이 트랜지스터는 비트라인(B)의 경우 연결된 엠모스 트랜지스터(MN6, MN7)를 통해 워드라인이 인에이블 된 어레이 블럭 반대편에 있는 더미워드라인의 하이상태 인에이블 전 또는 동시에 상기 전압발생부(102)의 출력과 더미 셀의 노드 부분을 분리하도록 게이트 단자에 연결된 VCPC 신호는 액티브시에만 로지컬 로우 상태로 된다.
이상에와 같이 본 발명에 의하면, 짝수 워드라인과 홀수 워드라인에 관계없이 더미 워드라인을 인에이블시켜 워드라인 커플링 노이즈를 보상하기 때문에 더미워드라인의 제어가 용이하며, 상기 더미 워드라인을 서브워드라인 보다 낮은 전압으로 구동되도록 함으로써 전력소모를 감소시킬 수 있는 효과가 있다.

Claims (4)

  1. 서로 다른 열(row)에 위치한 센스 앰프 사이에 배열된 하나 이상의 워드라인그룹 및 하나 이상의 비트라인 그룹과, 상기 워드라인그룹과 비트라인 그룹 사이에 위치하는 제1전압을 가지는 하나 이상의 메인 워드라인 및 제2전압을 가지는 하나의 메인 더미 워드라인을 구비하는 메모리부와; 외부로부터 입력되는 어드레스 중 최하위 어드레스(RA0,RA1)를 디코딩하기 위한 프리디코더와; 상기 프리디코더의 프리디코딩 신호의 전압레벨을 서브워드라인의 사용전압레벨로 만드는 부스팅회로부와; 상기 프리디코더에서 디코딩되는 어드레스를 제외한 나머지 어드레스를 디코딩 하여 메인 워드라인 신호 및 메인 더미 워드라인 신호를 출력하기 위한 메인 로우 디코더와; 상기 부스팅회로부의 출력과 메인 워드라인 신호를 논리조합하여 상기 제1전압을 가지는 워드라인신호를 출력하기 위한 서브 디코더와; 상기 메인 더미 워드라인 신호를 입력으로 하여 반전출력하기 위한 더미 서브 디코더를 포함하여 구성된 것을 특징으로 하는 반도체 메모리 소자의 비트라인과 워드라인간 커플링 노이즈 감소회로.
  2. 제1항에 있어서, 상기 서브 디코더는 2개의 워드라인당 한 개씩 연결되도록 구성된 것을 특징으로 하는 반도체 메모리 소자의 비트라인과 워드라인간 커플링 노이즈 감소회로.
  3. 제1항에 있어서, 상기 더미 서브 디코더는 게이트가 메인 더미 워드라인에 연결된 씨모스 인버터로 구성된 것을 특징으로 하는 반도체 메모리 소자의 비트라인과 워드라인간 커플링 노이즈 감소회로.
  4. 제1항에 있어서, 상기 서브 디코더는 엔모스 트랜지스터(MN0)를 통해 게이트에 메인 워드라인신호(MWLi)가 인가되도록 연결된 엔모스 트랜지스터(MN1)와, 게이트에 메인 워드라인신호(MWLbi)가 인가되도록 연결된 엔모스 트랜지스터(MN2)를 프리 디코딩 신호와 접지 사이에 직렬연결하여 구성된 것을 특징으로 하는 반도체 메모리 소자의 비트라인과 워드라인간 커플링 노이즈 감소회로.
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