JP2008059734A - 半導体メモリ装置 - Google Patents
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Abstract
【課題】高電圧を直接受信することによって内部に高電圧生成回路を必要としない半導体メモリ装置を提供すること。
【解決手段】データアクセスに用いられる複数の電圧のうち、最も高いレベルの電圧を受ける高電圧入力パッドと、複数のデータを保存するコア領域と、前記コア領域に保存されたデータをアクセスする回路を備える周辺領域と、前記高電圧入力パッドを介して入力される高電圧を前記コア領域と前記周辺領域とのうち、少なくとも1ヶ所に提供する高電圧伝達部と、前記高電圧を利用して前記コア領域で用いられる少なくとも1つ以上の第1駆動電圧を生成して提供するコア電圧生成部と、前記高電圧を利用して前記周辺領域で用いられる少なくとも1つ以上の第2駆動電圧を生成して前記周辺領域に提供する周辺領域用電圧生成部とを備える。
【選択図】図3
【解決手段】データアクセスに用いられる複数の電圧のうち、最も高いレベルの電圧を受ける高電圧入力パッドと、複数のデータを保存するコア領域と、前記コア領域に保存されたデータをアクセスする回路を備える周辺領域と、前記高電圧入力パッドを介して入力される高電圧を前記コア領域と前記周辺領域とのうち、少なくとも1ヶ所に提供する高電圧伝達部と、前記高電圧を利用して前記コア領域で用いられる少なくとも1つ以上の第1駆動電圧を生成して提供するコア電圧生成部と、前記高電圧を利用して前記周辺領域で用いられる少なくとも1つ以上の第2駆動電圧を生成して前記周辺領域に提供する周辺領域用電圧生成部とを備える。
【選択図】図3
Description
本発明は、半導体メモリ装置に関し、半導体メモリ装置の内部電源供給回路に関する。
半導体メモリ装置は、複数のデータを保存し、保存されたデータを読み出す半導体装置である。効率よく複数のデータを保存し、読み出すため、半導体メモリ装置は、外部から提供される電源電圧及び接地電圧を利用し、内部動作に必要な様々な内部電圧を生成する。内部電圧としては、複数のデータが保存されるコア領域で用いられるコア電圧、コア領域で保存されたデータを外部に出力したり、外部から入力されるデータをコア領域に提供する様々な回路が配置される周辺領域で用いられる周辺領域用の駆動電圧、コア領域に配置されるMOSトランジスタの有効な制御のために用いられる高電圧及び低電圧がある。高電圧は、電源電圧のレベルより一定レベルの分より高いレベルを有する電圧である。高電圧は、主に、コア領域にあるMOSトランジスタのゲートに提供される。低電圧は、接地電圧より一定レベルの分より低いレベルを有する電圧である。低電圧は、主にコア領域にあるMOSトランジスタのバルク電圧として用いられる。
図1は、半導体メモリ装置を示すブロック図である。
同図を説明すると、半導体メモリ装置は、高電圧生成部10、ワードラインドライバー20、コア電圧生成部30、コア領域40、周辺領域50、及びデータ入出力ドライバー60を備える。高電圧生成部10は、電源電圧VDDを受信して電源電圧VDDより高い電圧レベルを有する高電圧VPPを生成して出力する。ワードラインドライバー20は、高電圧VPPを受信してワードライン駆動電圧WLをコア領域に出力する。コア電圧生成部30は、電源電圧VDDを受信して電源電圧VDDより低いレベルのコア電圧VCOREを生成してコア領域40に出力する。周辺領域50は、電源電圧VDDを直接受信してコア領域40から提供するデータ信号を、データ入出力ドライバー60に出力するか、又は、データ入出力ドライバー60に提供されるデータ信号をコア領域40に伝達する。
コア領域40は、複数の単位セルを備えている。それぞれの単位セルは、データ信号を保存しているが、通常、単位セルは、データを保存する保存媒体と、保存媒体、データ伝達ライン、及びデータ信号とをそれぞれ移動させるスイッチ用MOSトランジスタを備える。このとき、スイッチ用MOSトランジスタとしてNMOSトランジスタを用いる。これは、NMOSトランジスタが、PMOSトランジスタより回路面積が小さいことから、集積度の面でより有利なためである。しかしながら、NMOSトランジスタをスイッチとして利用することから、NMOSトランジスタの特性上、ハイレベルのデータ信号を伝達する際にはMOSトランジスタのしきい電圧の分の損失が発生する。これを解決するために半導体メモリ装置は、内部で電源電圧よりMOSトランジスタのしきい電圧の分、さらに高い電圧の高電圧VPPを生成して、NMOSトランジスタのゲートとして提供している。このため半導体メモリ装置は、高電圧生成回路を備えなければならない。
図2A〜図2Cは、図1に示した高電圧生成部を示す回路図及び動作タイミングチャートである。
図2Aは、高電圧生成部を示すブロック図である。図2Aを説明すると、高電圧生成部10は、レベル感知部11、リングオシレータ12、及び高電圧ポンプ回路13を備える。レベル感知部11は、高電圧VPPのレベルを感知する回路である。リングオシレ−タ12は、レベル感知部11で感知した結果に対応して発振制御信号PL,PR,GL,GRを出力する。高電圧ポンプ回路13は、発振制御信号PL,PR,GL,GRに応答して高電圧を生成する。図2Bは、高電圧ポンプ回路13の回路を示しており、図2Cは、高電圧ポンプ回路13の動作波形を示している。
半導体メモリ装置の消費電力を低減するために、半導体メモリ装置に入力される電源電圧は、徐々に低減される反面、コア領域にあるMOSトランジスタを効率よくターンオンさせるためには、一定レベル以上の高電圧の電圧レベルが必要である。以前は、半導体メモリ装置が電源電圧の電圧レベルの約1.5倍程度の電圧レベルを有するように高電圧を生成すれば充分であった。しかし、最近は、半導体メモリ装置が電源電圧レベルの約2倍又は3倍程度の電圧レベルを有する高電圧を生成しなければならない。
半導体メモリ装置に提供される電源電圧の電圧レベルが低減するほど、半導体メモリ装置が電源電圧を利用して高電圧を生成することは、さらに難しくなる。また、半導体メモリ装置が高電圧の生成にかなり多くの電力を消費することや、高電圧を生成する回路がさらに複雑化して回路面積が大きくなることなどの問題がある。
特開平05−258577号公報
本発明の目的は、電源電圧より高い電圧レベルの高電圧をデータアクセスのために生成する必要のある半導体メモリ装置を製造することにおいて、高電圧を直接受信することによって内部に高電圧生成回路を必要としない半導体メモリ装置を提供することにある。
本発明は、データアクセスに用いられる複数の電圧のうち、最も高いレベルの電圧を受ける高電圧入力パッドと、複数のデータを保存するコア領域と、前記コア領域に保存されたデータをアクセスする回路を備える周辺領域と、前記高電圧入力パッドを介して入力される高電圧を前記コア領域と前記周辺領域とのうち、少なくとも1ヶ所に提供する高電圧伝達部と、前記高電圧を利用して前記コア領域で用いられる少なくとも1つ以上の第1駆動電圧を生成して提供するコア電圧生成部と、前記高電圧を利用して前記周辺領域で用いられる少なくとも1つ以上の第2駆動電圧を生成して前記周辺領域に提供する周辺領域用電圧生成部とを備えたことを特徴とする半導体メモリ装置を提供する。
また、本発明の他の側面に係る半導体メモリ装置は、前記高電圧が、前記コア領域に備えられたワードラインを駆動するために提供されることを特徴とする。
また、本発明の他の側面に係る半導体メモリ装置は、前記高電圧が、前記コア領域のオーバードライブ動作のために提供されることを特徴とする。
また、本発明の他の側面に係る半導体メモリ装置は、前記第2駆動電圧が、電源電圧レベルであることを特徴とする。
また、本発明の他の側面に係る半導体メモリ装置は、前記コア電圧生成部が、基準信号を提供する基準電圧生成部と、前記基準信号とフィードバック信号とを比較する電圧比較部と、該電圧比較部の比較結果に対応して、前記電圧比較部に提供される比較信号の変化量に対応する結果信号を提供する比較結果伝達部と、前記結果信号に対応して前記フィードバック信号と前記第1駆動電圧とを出力する駆動電圧出力部を備えたことを特徴とする。
また、本発明の他の側面に係る半導体メモリ装置は、前記コア領域が、複数の第1単位セルを備える第1セルブロックと、複数の第2単位セルを備える第2セルブロックと、前記第1単位セルに保存されたデータ信号、又は、前記第2単位セルに保存されたデータ信号を感知及び増幅するビットラインセンス増幅器と、該ビットラインセンス増幅器を前記第1単位セルと接続する第1MOSトランジスタと、前記ビットラインセンス増幅器を前記第2単位セルと接続する第2MOSトランジスタとを備え、前記第1MOSトランジスタ及び前記第2MOSトランジスタのゲートに前記高電圧が提供されることを特徴とする。
また、本発明の他の側面に係る半導体メモリ装置は、前記高電圧の電圧レベルが、前記コア領域に配置されたNMOSトランジスタの一側、又は、他側に印加される駆動電圧と前記NMOSトランジスタによるしきい電圧とを合わせたことを特徴とする。
また、本発明の他の側面に係る半導体メモリ装置は、データを出力させる出力電圧を受ける出力電圧入力パッドと、前記出力電圧を利用して前記周辺領域から出力されるデータ信号を外部に出力するデータ出力ドライバーとをさらに備えたことを特徴とする。
また、本発明の他の側面として、データアクセスに用いられる複数の電圧のうち、最も高いレベルの高電圧を受けるステップと、前記高電圧をダウンさせてコア電圧を生成するステップと、前記高電圧と前記コア電圧とを利用して、コア領域にあるデータの信号を出力するステップと、前記高電圧をダウンさせて電源電圧レベルの駆動電圧を生成するステップと、前記高電圧と駆動電圧とを利用して前記コア領域にあるデータ信号を出力するステップとを含むことを特徴とする半導体メモリ装置の駆動方法を提供する。
また、本発明の他の側面に係る半導体メモリ装置の駆動方法は、前記駆動電圧を利用して外部から伝達される入力データ信号を受信して前記コア領域に伝達するステップと、前記高電圧と前記コア電圧とを利用して、前記入力データ信号を前記コア領域に保存するステップとを含むことを特徴とする。
また、本発明の他の側面に係る半導体メモリ装置の駆動方法は、前記高電圧が、前記コア領域にあるワードラインを駆動することを特徴とする。
また、本発明の他の側面に係る半導体メモリ装置の駆動方法は、前記高電圧が、前記コア領域にオーバードライブ動作のために出力されることを特徴とする。
また、本発明の他の側面に係る半導体メモリ装置の駆動方法は、前記高電圧の電圧レベルが、前記コア領域に配置されたNMOSトランジスタの一側、又は、他側に印加される駆動電圧と前記NMOSトランジスタによるしきい電圧とを合わせたことを特徴とする。
また、本発明は、データアクセスに用いられる複数の電圧のうち、最も高いレベルの電圧を受ける高電圧入力パッドと、複数のワードライン、複数のビットライン及び複数の感知増幅器を備え、前記ワードラインに対応するデータ信号を前記ビットラインを介して前記感知増幅器が前記データ信号を受信して増幅して提供するコア領域と、前記高電圧入力パッドを介して入力される高電圧を前記コア領域に備えられた前記ワードラインに提供する高電圧伝達部と、前記高電圧の電圧レベルを減圧して、前記複数の感知増幅器が前記ビットラインに印加される信号を増幅することに用いられるコア電圧を提供するコア電圧生成部とを備えたことを特徴とする半導体メモリ装置を提供する。
また、本発明の他の側面に係る半導体メモリ装置は、前記コア領域に保存されたデータをアクセスする回路を備える周辺領域と、前記高電圧を減圧して前記周辺領域に用いられる周辺領域用駆動電圧を生成する周辺領域用電圧生成部とをさらに備えたことを特徴とする。
また、本発明の他の側面に係る半導体メモリ装置は、前記高電圧が、前記コア領域のオーバードライブ動作のために提供されることを特徴とする。
また、本発明の他の側面に係る半導体メモリ装置は、前記高電圧の電圧レベルが、前記ワードラインに接続された単位セルのNMOSトランジスタの一側、又は、他側に印加される駆動電圧と前記NMOSトランジスタによるしきい電圧とを合わせたことを特徴とする。
また、本発明は、データ信号を保存する格納手段と該格納手段とに保存されたデータ信号を伝達するスイッチ用NMOSトランジスタを備える単位セルと、前記NMOSトランジスタの一側に印加される駆動電圧の電圧レベルと前記NMOSトランジスタのしきい電圧の電圧レベルとを合わせた電圧レベルとを有する高電圧を外部から受信して、前記スイッチ用NMOSトランジスタのゲートに提供する高電圧伝達部と、前記高電圧を減圧させて前記駆動電圧を生成する駆動電圧生成部とを備えたことを特徴とする半導体メモリ装置を提供する。
また、本発明の他の側面に係る半導体メモリ装置は、前記駆動電圧生成部が、基準信号を提供する基準電圧生成部と、前記基準信号とフィードバック信号とを比較する電圧比較部と、該電圧比較部の比較結果に対応して、前記電圧比較部に提供される比較信号の変化量に対応する結果信号を提供する比較結果伝達部と、前記結果信号に対応して前記フィードバック信号及び前記駆動電圧を出力する駆動電圧出力部とを備えたことを特徴とする。
以下、本発明の最も好ましい実施形態を添付した図面を参照しながら説明する。
図3は、本発明の好ましい実施形態に係る半導体メモリ装置を示すブロック図である。
同図を説明すると、本実施形態に係る半導体メモリ装置は、高電圧入力パッドVPP_PAD、高電圧伝達部100、コア電圧生成部200、コア領域300、周辺領域用電圧生成部400、周辺領域500、データ入出力ドライバー600、接地電圧入力パッドVSS_PAD、データ入出力パッドDQ、入出力電圧入力パッドVDDQ_PAD、及び入出力接地電圧入力パッドVSSQ_PADを備える。
高電圧入力パッドVPP_PADは、半導体メモリ装置がデータアクセスに用いる複数の電圧のうち、最も高いレベルの電圧を受けるためのものである。例えば、半導体メモリ装置が内部でデータアクセスのために必要とする電圧は、高電圧VPP、コア電圧VCORE、ビットラインプリチャージ電圧VBLP、セルプレート電圧VCP、及び低低圧VBBなどがある。このうち、最も電圧レベルの高い電圧が高電圧VPPであり、半導体メモリ装置は、高電圧VPPを高電圧入力パッドVPP_PADを介して受信する。
高電圧伝達部100は、高電圧入力パッドVPP_PADを介して入力される高電圧VPPを、コア領域300の動作において、高電圧レベルを必要とする動作に対応して伝達する。具体的に、高電圧伝達部100は、コア領域300に備えられる複数のワードラインを駆動するワードライン駆動電圧WLPと、コア領域300のオーバードライブ動作を行うオーバードライブ駆動電圧PPとを提供する。ここでは、高電圧伝達部100は、コア電圧でのみ高電圧レベルの駆動電圧を提供すると例示したが、周辺領域において高電圧レベルの駆動電圧を必要とする場合は、高電圧伝達部100から周辺領域500に、必要とされる高電圧レベルの駆動電圧を出力することができる。
コア電圧生成部200は、高電圧VPPを一定レベルに減圧させたコア電圧を生成してコア領域300に出力する。コア領域300は、複数のデータを保存する複数の単位セルを備える。コア領域300が保存したデータを周辺領域に出力したり、周辺領域に伝達するデータを保存するためには、様々な駆動電圧が必要である。ここでは、コア電圧生成部200でコア電圧を生成してコア領域に出力することのみを示しており、コア領域で必要とされる他の様々な電圧、例えば、ビットラインプリチャージ電圧VBLPを生成するブロックについては示されていない。
周辺領域用電圧生成部400は、高電圧VPPを一定レベルに減圧した電源電圧VDDを生成して周辺領域500に提供する。周辺領域500は、コア領域でのデータアクセス動作を行うために必要な様々な回路を備えた領域である。周辺領域用電圧生成部400が周辺領域500に提供する電源電圧VDDレベルは、通常の半導体メモリ装置が外部から受信する電源電圧と同じレベルである。
前述のように、半導体メモリ装置は、通常、電源電圧VDDを受信してコア電圧に必要な各種の駆動電圧を生成し、特に、電源電圧より高いレベルの電圧レベルを維持した高電圧を生成する。そのため、半導体メモリ装置は、高電圧を生成するために高電圧生成回路を備えなければならなかった。これとは異なり、本実施形態に係る半導体メモリ装置の最も大きな特徴は、電源電圧レベルの電圧を受けることではなく、データアクセスのために内部で必要とされる全ての駆動電圧のうち、最も高い電圧レベルを有する高電圧を外部から受信することである。したがって、本実施形態に係る半導体メモリ装置は、高電圧を生成する高電圧生成回路を備えていない。半導体メモリ装置は、外部から印加される高電圧を必要な場所に提供する伝達回路を備えているだけである。
コア領域に備えられた複数の単位セルは、それぞれデータ信号を保存する保存媒体と、該保存媒体に保存されたデータ信号をビットラインに伝達するスイッチ用NMOSトランジスタとを備える。各単位セルに備えられるスイッチ用NMOSトランジスタのゲートは、ワードラインに接続される。ワードラインは、高電圧伝達部から提供されるワードライン駆動電圧WLPの印加を受ける。したがって、単位セルのNMOSトランジスタによるハイレベルなデータ信号の損失を防ぐことができる。
また、単位セルに保存されたデータ信号をより速く感知及び増幅するために、半導体メモリ装置はオーバードライブ動作を行う。オーバードライブ動作は、単位セルに保存されたデータ信号を感知及び増幅するにあたり、感知及び増幅の初期に、コア電圧より高いレベルの電圧を印加することをいう。高電圧伝達部100から提供するオーバードライブ駆動電圧PPは、オーバードライブ動作を行っている区間の間はコア領域にある単位セルのデータ信号を感知及び増幅する感知増幅器に提供される。
データ入出力ドライバー600は、入出力電圧入力パッドVDDQ_PAD及び入出力接地電圧入力パッドVSSQ_PADを介して入出力電圧VDDQ,VSSQを受信し、周辺領域500から伝達されるデータ信号をデータ入出力パッドDQを介して出力したり、データ入出力パッドDQを介して伝達されるデータ信号を周辺領域500に伝達する。このようにデータを入出力させる回路に、別途に駆動電圧を提供する理由は、電源電圧の変動に対するノイズを低減させ、データ信号の出力時における駆動能力を向上させ、半導体メモリ装置を他の様々な製品に接続することができるようにするためである。
図4は、図3に示したコア領域のワードラインデコーダを示す回路図である。ワードラインデコーダは、高電圧レベルのワードライン駆動電圧WLPの印加を受け、複数の入力信号WLOFFb,BAX1,BAX2に応答してデコードされたワードライン活性化信号WLを出力する。このため、ワードラインデコーダは、複数のMOSトランジスタM7〜M13と複数のインバータI1〜I3とを備える。
図5は、図3に示したコア電圧生成部を示す回路図である。
同図に示すように、コア電圧生成部200は、基準電圧生成部210、電圧比較部220、比較結果伝達部230、及び駆動電圧出力部240を備える。基準電圧生成部210は、高電圧VPPの電圧レベルに対応する基準信号VREを提供する。電圧比較部220は、基準信号VREとフィードバック信号VFとを比較し、その比較した結果に対応して比較信号C1,C2を変化させる。比較した結果、伝達部230は、電圧比較部220の比較結果に対応し、電圧比較部220へと提供される比較信号C1,C2の変化量に対応する結果信号VRを駆動電圧出力部240へと提供する。駆動電圧出力部240は、結果信号VRに対応してフィードバック信号VFとコア電圧VCOREとを出力する。
基準電圧生成部210は、備えられた抵抗Ra,Rb,Rc,Rdを利用して入出力電圧VDDQを分配して基準信号VREを出力する。電圧比較部220は、基準信号VREとフィードバック信号VFとの電圧レベルを比較して、比較した結果に対応して比較信号C1,C2の電流量を変化させる。比較した結果、伝達部230は、同じ電流量を有する比較信号C1,C2を電圧比較部220に提供し、電圧比較部220によって変化する比較信号C1,C2に対応する結果信号VRを出力する。駆動電圧出力部240は、結果信号VRに対応してコア電圧VCOREとフィードバック信号VFとを出力する。
図6は、図3に示すコア領域を示す回路図である。特に、ビットラインセンス増幅器を中心に示したものである。
同図を説明すると、コア領域300は、単位セルCELL、プリチャージ部320、接続部330、ビットラインセンス増幅器340,360、プリチャージ部350、接続部370、プリチャージ部380、及びセンス増幅器駆動電圧提供部390A,390Bを備える。単位セルCELLは、ゲートがワードラインWLに接続されたスイッチ用NMOSトランジスタTrと、データ信号を保存するキャパシタCとを備える。プリチャージ部320は、ビットラインBLU,BLUBの2つの電圧レベルを等しく維持するためにMOSトランジスタM24を備える。接続部330は、ビットラインBL,BLBとビットラインBLU,BLUBとを接続するためのものである。ビットラインセンス増幅器340は、ビットラインBL,BLBの電圧レベルのうち、相対的に高い電圧レベルを有するラインの電圧レベルを、コア電圧VCOREとして増幅する回路である。ビットラインセンス増幅器360は、ビットラインBL,BLBの電圧レベルのうち、相対的に低い電圧レベルを有するラインの電圧レベルを接地電圧VSSとして増幅する回路である。プリチャージ部350は、ビットラインBL,BLBの電圧レベルをプリチャージ電圧VBLPとして維持させる回路である。接続部370は、ビットラインBL,BLBとビットラインBLD,BLDBとを接続するためのものである。プリチャージ部380は、ビットラインBLD,BLDBの2つの電圧レベルを等しく維持させるためにMOSトランジスタM36を備える。センス増幅器駆動電圧提供部390Aは、ビットラインセンス増幅器340にコア電圧VCOREを提供する回路である。センス増幅器駆動電圧提供部390Bは、ビットラインセンス増幅器360に接地電圧VSSを提供する回路である。半導体メモリ装置は、回路面積を低減させるため、センス増幅器を隣り合う2つのセルブロックを共有させて用いる。接続部320,370は、センス増幅器の近隣にあるセルブロックのうちの1つと接続する回路である。
高電圧伝達部100によって出力されるワードライン駆動電圧WLPは、ワードラインWLに伝達される。単位セルCELLのNMOSトランジスタTrのゲート端には、高電圧レベルを維持するワードライン駆動電圧が印加される。NMOSトランジスタTrの一側に接続されたビットラインBLUには、コア電圧の電圧レベルが印加されるため、単位セルCELLのNMOSトランジスタTrが、ハイレベルの信号をビットラインBLUからキャパシタCに伝達したり、キャパシタCからビットラインBLUに伝達する場合、伝達されるデータ信号の損失がなくなる。したがって、半導体メモリ装置が単位セルのNMOSトランジスタTrによるハイレベルなデータの損失を補償するためにのみ高電圧を受ける場合は、半導体メモリ装置が受信する高電圧の電圧レベルは、NMOSトランジスタTrの一側又は他側に印加されるコア電圧VCOREとNMOSトランジスタTrとによるしきい電圧を合わせたレベルであれば良い。
また、接続部330,370をなすMOSトランジスタM25,M26,M34,M35のゲートに印加される制御信号BISH,BISLも高電圧VPPレベルで提供すれば、MOSトランジスタM25,M26,M34,M35によって伝達されるハイレベルなデータ信号の損失を防ぐことができる。
またビットラインセンス増幅器340,360は、単位セルCELLのキャパシタCに保存されたデータ信号がビットラインBLに印加された後、ビットラインの電圧レベルを感知する際には、コア電圧VCOREより、さらに高い高電圧の印加を一時的に受けるオーバードライブ動作を行う。オーバードライブ動作のため、高電圧PPは、MOSトランジスタM39を介してオーバードライブ動作が行われる区間にビットラインセンス増幅器340に提供される。
図7は図3に示したデータ入出力ドライバーを示す回路図である。特に、データを出力する回路を中心に示すものである。
同図を説明すると、データ入出力ドライバー600は、データ伝達部610と、データドライバー620とを備える。データ伝達部610は、周辺領域500が提供したデータDATAをクロック信号に同期させて受信してラッチし、データドライバー620に出力するため、インバータI4〜I9と、ラッチL1,L2と、伝送ゲートT1,T2と、抵抗R1,R5と、MOSトランジスタM41,M42とを備える。データドライバー620は、データ伝達部610に提供されるデータ信号を利用してデータ入出力パッドDQに接続されたデータ出力ラインをプルアップ又はプルダウンさせる。
本発明による半導体メモリ装置は、高電圧を外部から直接受信することから、高電圧生成回路を必要としない。したがって、高電圧生成回路が占めていた回路面積の分、半導体メモリ装置の回路面積を低減することができる。
また、高電圧を外部から受信することから、非常に低い電源電圧で駆動する半導体メモリ装置が、電源電圧の2倍又は3倍の電圧レベルを有する高電圧を生成する必要がなく、半導体メモリ装置の内部的な動作の信頼性の向上を期待することができる。
また、高電圧を生成するために必要な電力を消費しないため、半導体メモリ装置の消費電力が、以前より大幅に低減するという効果がある。
尚、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲内から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
M1〜M44 MOSトランジスタ
MP1〜MP7 PMOSトランジスタ
MN1〜MN5 NMOSトランジスタ
Ra,Rb,Rc,Rd 抵抗
MP1〜MP7 PMOSトランジスタ
MN1〜MN5 NMOSトランジスタ
Ra,Rb,Rc,Rd 抵抗
Claims (19)
- データアクセスに用いられる複数の電圧のうち、最も高いレベルの電圧を受ける高電圧入力パッドと、
複数のデータを保存するコア領域と、
前記コア領域に保存されたデータをアクセスする回路を備える周辺領域と、
前記高電圧入力パッドを介して入力される高電圧を前記コア領域と前記周辺領域とのうち、少なくとも1ヶ所に提供する高電圧伝達部と、
前記高電圧を利用して前記コア領域で用いられる少なくとも1つ以上の第1駆動電圧を生成して提供するコア電圧生成部と、
前記高電圧を利用して前記周辺領域で用いられる少なくとも1つ以上の第2駆動電圧を生成して前記周辺領域に提供する周辺領域用電圧生成部と
を備えたことを特徴とする半導体メモリ装置。 - 前記高電圧が、前記コア領域に備えられたワードラインを駆動するために提供されることを特徴とする請求項1に記載の半導体メモリ装置。
- 前記高電圧が、前記コア領域のオーバードライブ動作のために提供されることを特徴とする請求項1に記載の半導体メモリ装置。
- 前記第2駆動電圧が、電源電圧レベルであることを特徴とする請求項1に記載の半導体メモリ装置。
- 前記コア電圧生成部が、
基準信号を提供する基準電圧生成部と、
前記基準信号とフィードバック信号とを比較する電圧比較部と、
該電圧比較部の比較結果に対応して、前記電圧比較部に提供される比較信号の変化量に対応する結果信号を提供する比較結果伝達部と、
前記結果信号に対応して前記フィードバック信号と前記第1駆動電圧とを出力する駆動電圧出力部を備えたことを特徴とする請求項1に記載の半導体メモリ装置。 - 前記コア領域が、
複数の第1単位セルを備える第1セルブロックと、
複数の第2単位セルを備える第2セルブロックと、
前記第1単位セルに保存されたデータ信号、又は、前記第2単位セルに保存されたデータ信号を感知及び増幅するビットラインセンス増幅器と、
該ビットラインセンス増幅器を前記第1単位セルと接続する第1MOSトランジスタと、
前記ビットラインセンス増幅器を前記第2単位セルと接続する第2MOSトランジスタと
を備え、
前記第1MOSトランジスタ及び前記第2MOSトランジスタのゲートに前記高電圧が提供されることを特徴とする請求項1に記載の半導体メモリ装置。 - 前記高電圧の電圧レベルが、
前記コア領域に配置されたNMOSトランジスタの一側、又は、他側に印加される駆動電圧と前記NMOSトランジスタによるしきい電圧とを合わせたことを特徴とする請求項1に記載の半導体メモリ装置。 - データを出力させる出力電圧を受ける出力電圧入力パッドと、
前記出力電圧を利用して前記周辺領域から出力されるデータ信号を外部に出力するデータ出力ドライバーと
をさらに備えたことを特徴とする請求項1に記載の半導体メモリ装置。 - データアクセスに用いられる複数の電圧のうち、最も高いレベルの高電圧を受けるステップと、
前記高電圧をダウンさせてコア電圧を生成するステップと、
前記高電圧と前記コア電圧とを利用して、コア領域にあるデータの信号を出力するステップと、
前記高電圧をダウンさせて電源電圧レベルの駆動電圧を生成するステップと、
前記高電圧と駆動電圧とを利用して前記コア領域にあるデータ信号を出力するステップと
を含むことを特徴とする半導体メモリ装置の駆動方法。 - 前記駆動電圧を利用して外部から伝達される入力データ信号を受信して前記コア領域に伝達するステップと、
前記高電圧と前記コア電圧とを利用して、前記入力データ信号を前記コア領域に保存するステップと
を含むことを特徴とする請求項9に記載の半導体メモリ装置の駆動方法。 - 前記高電圧が、前記コア領域にあるワードラインを駆動することを特徴とする請求項9に記載の半導体メモリ装置の駆動方法。
- 前記高電圧が、前記コア領域にオーバードライブ動作のために出力されることを特徴とする請求項9に記載の半導体メモリ装置の駆動方法。
- 前記高電圧の電圧レベルが、
前記コア領域に配置されたNMOSトランジスタの一側、又は、他側に印加される駆動電圧と前記NMOSトランジスタによるしきい電圧とを合わせたことを特徴とする請求項9に記載の半導体メモリ装置の駆動方法。 - データアクセスに用いられる複数の電圧のうち、最も高いレベルの電圧を受ける高電圧入力パッドと、
複数のワードライン、複数のビットライン及び複数の感知増幅器を備え、前記ワードラインに対応するデータ信号を前記ビットラインを介して前記感知増幅器が前記データ信号を受信して増幅して提供するコア領域と、
前記高電圧入力パッドを介して入力される高電圧を前記コア領域に備えられた前記ワードラインに提供する高電圧伝達部と、
前記高電圧の電圧レベルを減圧して、前記複数の感知増幅器が前記ビットラインに印加される信号を増幅することに用いられるコア電圧を提供するコア電圧生成部と
を備えたことを特徴とする半導体メモリ装置。 - 前記コア領域に保存されたデータをアクセスする回路を備える周辺領域と、
前記高電圧を減圧して前記周辺領域に用いられる周辺領域用駆動電圧を生成する周辺領域用電圧生成部と
をさらに備えたことを特徴とする請求項14に記載の半導体メモリ装置。 - 前記高電圧が、
前記コア領域のオーバードライブ動作のために提供されることを特徴とする請求項14に記載の半導体メモリ装置。 - 前記高電圧の電圧レベルが、
前記ワードラインに接続された単位セルのNMOSトランジスタの一側、又は、他側に印加される駆動電圧と前記NMOSトランジスタによるしきい電圧とを合わせたことを特徴とする請求項14に記載の半導体メモリ装置。 - データ信号を保存する格納手段と該格納手段とに保存されたデータ信号を伝達するスイッチ用NMOSトランジスタを備える単位セルと、
前記NMOSトランジスタの一側に印加される駆動電圧の電圧レベルと前記NMOSトランジスタのしきい電圧の電圧レベルとを合わせた電圧レベルとを有する高電圧を外部から受信して、前記スイッチ用NMOSトランジスタのゲートに提供する高電圧伝達部と、
前記高電圧を減圧させて前記駆動電圧を生成する駆動電圧生成部と
を備えたことを特徴とする半導体メモリ装置。 - 前記駆動電圧生成部が、
基準信号を提供する基準電圧生成部と、
前記基準信号とフィードバック信号とを比較する電圧比較部と、
該電圧比較部の比較結果に対応して、前記電圧比較部に提供される比較信号の変化量に対応する結果信号を提供する比較結果伝達部と、
前記結果信号に対応して前記フィードバック信号及び前記駆動電圧を出力する駆動電圧出力部と
を備えたことを特徴とする請求項18に記載の半導体メモリ装置。
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