KR100224702B1 - 기준 셀 커패시터로 선형 커패시터를 사용하는 강유전체 메모리소자, 그에 저장된 정보를 읽는 방법 및 그 제조방법 - Google Patents

기준 셀 커패시터로 선형 커패시터를 사용하는 강유전체 메모리소자, 그에 저장된 정보를 읽는 방법 및 그 제조방법 Download PDF

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Abstract

본 발명은 메모리 셀 어레이부 및 기준 셀 어레이부를 구비하는 강유전체 메모리소자, 그에 저장된 정보를 읽는 방법 및 그 제조방법에 관한 것으로, 메모리 셀의 커패시터는 강유전체 커패시터인 반면에, 기준 셀의 커패시터는 유전체막으로 구성된 선형 커패시터인 것을 특징으로 한다. 이에 따라, 읽기동작시 기준 셀이 열화되는 현상을 개선시킬 수 있다.

Description

기준 셀 커패시터로 선형 커패시터를 사용하는 강유전체 메모리소자, 그에 저장된 정보를 읽는 방법 및 그 제조방법
본 발명은 강유전체 메모리소자, 그 구동방법 및 그 제조방법에 관한 것으로, 특히 기준 셀의 커패시터로 선형 커패시터를 사용하는 강유전체 메모리소자, 그에 저장된 정보를 읽는 방법 및 그 제조방법에 관한 것이다.
강유전체 메모리소자는 두 개의 전극 사이에 강유전체막을 개재시킨 강유전체 커패시터를 메모리 셀에 채택한 반도체소자이다. 강유전체막은 쌍극자(dipole)들로 이루어져 있으므로, 외부에서 가해지는 전계에 따라 쌍극자들이 일정방향으로 배열된다. 일단 쌍극자들이 전계에 의해 일정방향으로 배열되면, 전계를 제거하더라도 쌍극자들은 이미 배열된 상태를 그대로 유지한다. 이에 따라, 강유전체 커패시터는 외부에서 전계가 가해지지 않을지라도 전 상태(previous state)를 그대로 유지하는 성질이 있으므로 비휘발성 기억소자에 널리 사용되고 있다. 이러한 강유전체막으로는 PZT(lead zirconate titanate)막 등이 널리 사용되고 있다. 상술한 강유전체막의 대표적인 특성, 즉 히스테리시스(hysteresis) 특성이 도 1에 도시되었다. 여기서, 가로축(the axis of abscissa)은 강유전체막에 가해지는 전압을 나타내고, 세로축(the axis of ordinate)은 강유전체막의 분극(polarization)을 나타낸다.
도 1을 참조하면, 강유전체막에 양의 전압 및 음의 전압을 가하면, 일정 루프를 따라 분극이 발생한다. 다시 말해서, 강유전체막에 소정의 양의 전압을 가하여 양의 최대분극(positive maximum polarization; +Pm)을 갖는 점(B)에 도달시킨 다음에 전압을 0V로 감소시키면, 양의 잔류분극(positive remnant polarization; +Pr)이 잔존하는 점(C)에 도달한다. 계속해서, 전압을 음(-)의 방향으로 증가시키면, 분극상태가 0인 음의 코어시브 전압(negative coercive voltage; -Vc)을 거쳐서 음의 최대분극(negative maximum polarization; -Pm)을 갖는 점(D)에 도달한다. 이어서, 다시 전압을 양(+)의 방향으로 증가시키어 0V가 되면, 강유전체막은 음(-)의 잔류분극(negative remnant polarization; -Pr)이 잔존하는 점(A)에 도달한다. 다음에, 전압을 양의 방향으로 증가시키면, 분극상태가 0인 양의 코어시브 전압(positive coercive voltage; +Vc)을 거쳐서 양의 최대분극점(positive maximum polarization point; B)에 도달한다. 이와 같이 강유전체막은 0V의 전압에서 잔류분극이 형성된 상태를 유지하므로 도 1에 도시된 바와 같이 일정루프를 갖는 히스테리시스 특성을 보인다.
상술한 강유전체막의 히스테리시스 특성을 이용하는 강유전체 메모리소자는 일반적으로 메모리 셀에 저장된 정보를 읽어내기 위하여 기준 셀(reference cell), 즉 더미 셀(dummy cell)을 널리 채택하고 있다(미국 특허 제4,873,664호).
상기한 미국특허 제4,873,664호에서 설명된 하나의 실시예에 의하면, 하나의 더미 셀의 비트라인과 연결된 감지증폭기(sense amplifier)는 복수 개의 메모리 셀이 공유하는 하나의 비트라인에 연결된다. 그리고, 더미 셀의 커패시터는 메모리 셀의 커패시터와 동일한 강유전체막으로 채택하고 있다. 이와 같이 하나의 더미 셀이 복수 개의 메모리 셀과 비교되도록 설계하는 이유는 강유전체 메모리소자의 집적도를 증가시키기 위한 목적이다. 그러나, 강유전체 메모리소자의 집적도를 증가시키기 위하여 하나의 더미 셀과 비교되는 메모리 셀의 수를 증가시킬수록 더미 셀의 동작 빈도수가 증가된다. 이와 같이, 하나의 더미 셀이 동작하는 횟수가 증가되면, 더미 셀을 구성하는 강유전체 커패시터의 강유전체막이 쉽게 열화되어 도 1에서 설명한 잔류분극(Pr)의 양이 점점 감소된다. 결과적으로, 강유전체 메모리 소자의 수명이 단축된다.
본 발명이 이루고자 하는 기술적 과제는 메모리 셀의 집적도는 물론 기준 셀의 수명을 개선시킬 수 있는 강유전체 메모리소자, 및 그 구동방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 강유전체 메모리소자의 제조방법을 제공하는 데 있다.
도 1은 강유전체막의 일반적인 특성을 보여주는 히스테리시스 루프곡선(hysteresis loop curve)이다.
도 2는 본 발명 및 종래기술에 모두 적용되는 일반적인 강유전체 메모리소자의 개략적인 블록 다이아그램이다.
도 3은 본 발명의 실시예에 따른 강유전체 메모리소자의 동작을 설명하기 위한 회로도이다.
도 4는 도 3의 각각의 제어단자에 인가되는 신호의 파형도들(waveforms) 및 출력단자의 파형도들이다.
도 5 내지 도 8은 본 발명에 따른 강유전체 메모리소자의 제조방법을 설명하기 위한 단면도들이다.
상기 기술적 과제를 이루기 위한 본 발명의 바람직한 태양(aspect)에 따르면, 본 발명의 강유전체 메모리소자는 복수의 메모리 셀이 배열된 메모리 셀 어레이부와, 상기 메모리 셀에 저장된 정보의 포텐샬(potential)과 비교되는 기준전압을 발생시키는 복수의 기준 셀이 배열된 기준 셀 어레이부와, 상기 메모리 셀중 원하는 메모리 셀 및 상기 기준 셀중 원하는 기준 셀을 선택하기 위한 로우 어드레스 신호 및 칼럼 어드레스 신호를 각각 출력시키는 로우 디코우더 및 칼럼 디코우더와, 상기 선택된 메모리 셀 및 상기 선택된 기준 셀의 정보를 서로 비교하여 선택된 메모리 셀의 정보를 출력시키는 감지 증폭기부와, 상기 감지 증폭기부로부터 출력되는 신호를 외부로 출력시키는 입출력회로부(input/output circuit)와, 상기 기준 셀의 비트라인 및 접지단자 사이에 접속되어 상기 기준 셀의 선형 커패시터를 방전시키기 위한 스위칭 소자, 예컨대 모스 트랜지스터를 구비한다. 여기서, 하나의 감지 증폭기는 2개의 입력단을 구비하며, 이들 2개의 입력단 중 하나는 하나의 기준 셀의 비트라인과 연결되고, 다른 하나는 복수 개의 메모리 셀이 공유하는 하나의 비트라인과 연결된다. 그리고, 상기 각각의 메모리 셀들은 모두 하나의 억세스 트랜지스터 및 하나의 강유전체 커패시터로 구성되는 반면에, 상기 각각의 기준 셀들은 모두 하나의 억세스 트랜지스터 및 하나의 선형 커패시터로 구성되는 것을 특징으로 한다. 상기 선형 커패시터는 2개의 전극 사이에 히스테리시스 특성을 갖는 강유전체막이 아닌 일반적인 유전체막이 개재된 커패시터를 의미한다.
한편, 상기 각각의 메모리 셀 및 기준 셀의 구조는 하나의 억세스 트랜지스터 및 하나의 선형 커패시터로 구성된 통상의 DRAM 구조와 동일하다. 단지, 메모리 셀의 커패시터가 강유전체 커패시터로 구성된 점이 다르다. 따라서, 억세스 트랜지스터의 게이트 전극은 워드라인과 연결되고, 억세스 트랜지스터의 소오스 영역(또는 드레인 영역)은 비트라인과 연결된다. 또한, 메모리 셀의 억세스 트랜지스터의 드레인 영역(또는 소오스 영역)은 강유전체 커패시터의 하나의 전극, 즉 스토리지 전극과 연결되고, 강유전체 커패시터의 다른 하나의 전극, 즉 플레이트 전극은 플레이트 라인에 연결된다. 이와 마찬가지로, 기준 셀의 억세스 트랜지스터의 게이트 전극 및 소오스 영역(또는 드레인 영역)은 각각 워드라인 및 비트라인에 연결되고, 기준 셀의 억세스 트랜지스터의 드레인 영역(또는 소오스 영역)은 선형 커패시터의 하나의 전극, 즉 스토리지 전극과 연결된다. 그리고, 선형 커패시터의 다른 하나의 전극, 즉 플레이트 전극은 플레이트 라인과 연결된다. 여기서, 상기 워드라인 및 플레이트 라인은 로우 디코우더에 의해 제어되고, 상기 비트라인은 칼럼 디코우더에 의해 제어된다.
또한, 상술한 본 발명의 강유전체 메모리소자를 동작시키는 방법, 특히 메모리 셀에 저장된 정보를 읽어내는 방법은 먼저, 선택된 메모리 셀 및 이에 대응하는 기준 셀, 즉 선택된 기준 셀에 각각 연결된 메모리 셀의 비트라인 및 기준 셀의 비트라인을 모두 소정의 전압으로 프리차지(precharge)시킨다. 다음에, 로우 디코우더 및 칼럼 디코우더를 이용하여 선택된 메모리 셀의 워드라인 및 선택된 기준 셀의 워드라인에 제1폭을 갖는 제1 펄스 신호를 인가함으로써, 선택된 메모리 셀의 억세스 트랜지스터 및 선택된 기준 셀의 억세스 트랜지스터를 턴온 시킨다. 그리고, 상기 선택된 메모리 셀의 플레이트 라인 및 선택된 기준 셀의 플레이트 라인에 상기 제1 폭보다 작은 제2 폭을 갖는 제2 펄스신호를 인가한다. 이때, 제1 펄스 신호 및 제2 펄스 신호를 동시에 인가하거나 제2 펄스 신호를 제1 펄스 신호보다 늦게 인가하는 것이 바람직하다. 그리고, 상기 선택된 메모리 셀은 강유전체 메모리소자의 비트 구성(bit organization)에 따라 1개, 또는 2n개일 수도 있다. 여기서, n은 양의 정수이다. 이와 같이 각각의 워드라인 및 각각의 플레이트 라인에 각각 제1 펄스신호 및 제2 펄스신호를 인가하면, 선택된 메모리 셀의 비트라인 및 선택된 기준 셀의 비트라인에 각각 서로 다른 전압이 유기된다. 좀 더 구체적으로 설명하면, 상기 선택된 메모리 셀의 초기상태가 논리 1인 경우, 즉 강유전체 커패시터의 스토리지 전극 및 플레이트 전극에 각각 음(-)의 전하 및 양(+)의 전하가 대전된 경우에는 강유전체막 내의 쌍극자들이 회전함으로써 강유전체 커패시터에 변위전류(displacement current)가 흐른다. 이러한 변위전류는 선택된 메모리 셀의 비트라인 전압을 제1 전압으로 상승시킨다. 만일, 상기 선택된 메모리 셀의 초기상태가 논리 0인 경우, 즉 강유전체 커패시터의 스토리지 전극 및 플레이트 전극에 각각 양(+)의 전하 및 음(-)의 전하가 대전된 경우에는 강유전체막 내의 쌍극자가 거의 회전하지 않는다. 따라서, 논리 0인 강유전체 커패시터에 흐르는 변위전류는 논리 1인 강유전체 커패시터에 흐르는 변위전류에 비하여 적은(small) 전류가 흐른다. 결과적으로, 초기상태가 논리 0인 메모리 셀의 비트라인은 상기 제1 전압보다 낮은 제2 전압을 갖는다. 이때, 상기 선택된 기준 셀의 비트라인에 유기되는 전압은 선택된 기준 셀의 선형 커패시턴스 및 선택된 기준 셀 비트라인의 기생 커패시턴스에 의해 결정된다. 따라서, 기준 셀의 선형 커패시턴스는 선택된 기준 셀 비트라인의 전압이 상기 제1 전압 및 제2 전압 사이의 값을 갖도록 설정하여야 한다.
상술한 바와 같이 선택된 메모리 셀의 비트라인 및 선택된 기준 셀의 비트라인에 유기된 전압은 감지증폭기에 입력되고, 감지증폭기는 이들 비트라인 전압들의 차이를 증폭시킨 다음, 선택된 메모리 셀의 증폭된 정보를 출력시킨다.
한편, 선택된 메모리 셀에 저장된 초기정보가 논리 0인 경우에는 초기정보가 읽기동작 중에 원래의 상태를 유지하는 반면에, 선택된 메모리 셀에 저장된 초기정보가 논리 1인 경우에는 초기정보가 읽기동작 중에 플립(flip)되어 선택된 메모리 셀의 정보가 논리 0으로 변한다. 그러나, 제2 펄스 신호가 끝나는 시점에서 상기 선택된 메모리 셀의 플레이트 라인 및 비트라인에 각각 0V 및 양(+)의 제2 전압이 인가되므로 선택된 메모리 셀이 원래의 상태, 즉 논리 1 상태로 변하는 자기 재저장(self-restoring) 동작이 자동적으로 실시된다. 이때, 선택된 기준 셀의 비트라인은 다음 동작(next operation)을 위하여 접지시킨다. 선택된 기준 셀의 비트라인을 접지시키는 단계는 선택된 기준 셀 비트라인에 접속된 스위치 소자를 턴온시킴으로써 실시된다. 스위칭 소자, 즉 스위칭 모스 트랜지스터를 턴온 시키기 위해서는 스위칭 모스 트랜지스터의 게이트 전극에 리스토어 펄스를 인가한다.
상술한 바와 같이 본 발명의 강유전체 메모리소자 및 그 구동 방법에 의하면, 기준 셀의 커패시터가 선형 커패시터이므로 강유전체막의 열화에 기인한 잔류분극의 감소 현상이 발생하지 않는다. 따라서, 기준 셀의 수명을 개선시킬 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명은 먼저, 반도체기판 상에 상기 반도체기판의 소정영역을 노출시키는 제1 및 제2 스토리지 콘택홀을 갖는 하부 층간절연막 패턴을 형성한다. 여기서, 상기 제1 및 제2 스토리지 콘택홀은 각각 강유전체 메모리소자의 메모리 셀 어레이부 및 기준 셀 어레이부에 형성된다. 다음에, 상기 제1 및 제2 스토리지 콘택홀, 즉 메모리 셀의 스토리지 콘택홀 및 기준 셀의 스토리지 콘택홀을 각각 채우는 메모리 셀 플러그 패턴 및 기준 셀 플러그 패턴을 형성하고, 상기 메모리 셀 플러그 패턴 및 기준 셀 플러그 패턴이 형성된 결과물 전면에 제1 도전막, 예컨대 내산화성이 우수한 백금막을 형성한다. 이어서, 상기 제1 도전막 상에 강유전체막, 예컨대 PZT막을 형성하고, 이를 패터닝하여 메모리 셀 플러그 패턴 상부에 강유전체막 패턴을 형성한다. 다음에, 상기 강유전체막 패턴을 덮는 제1 포토레지스트 패턴 및 기준 셀 플러그 패턴 상부에 제2 포토레지스트 패턴을 형성한다. 계속해서, 상기 제1 및 제2 포토레지스트 패턴을 식각 마스크로하여 제1 도전막을 식각함으로써, 강유전체막 패턴 및 메모리 셀 플러그 패턴 사이에 메모리 셀 스토리지 전극을 형성함과 동시에 기준 셀 플러그 패턴을 덮는 기준 셀 스토리지 전극을 형성한다. 이어서, 상기 제1 및 제2 포토레지스트 패턴을 제거하고, 그 결과물 전면에 상기 강유전체막 패턴을 노출시키는 확산장벽막 패턴을 형성한다. 상기 확산장벽막 패턴은 기준 셀의 커패시터의 유전체막 역할을 하며, 타이타늄 산화막(TiO2)과 같은 물질막으로 형성하는 것이 바람직하다. 다음에, 확산장벽막 패턴이 형성된 결과물 전면에 내산화성이 우수한 제2 도전막, 예컨대 백금막을 형성하고, 이를 패터닝하여 상기 노출된 강유전체막 패턴을 덮는 메모리 셀 플레이트 전극 및 상기 기준 셀 스토리지 전극 상의 확산장벽막 패턴을 덮는 기준 셀 플레이트 전극을 형성한다. 이어서, 상기 메모리 셀 플레이트 전극 및 기준 셀 플레이트 전극이 형성된 결과물 전면에 상부 층간절연막을 형성한 후, 이를 패터닝하여 상기 메모리 셀 플레이트 전극 및 기준 셀 플레이트 전극을 노출시키는 상부 층간절연막 패턴을 형성한다. 계속해서, 상기 노출된 메모리 셀 플레이트 전극 및 기준 셀 플레이트 전극 상에 각각 메모리 셀의 플레이트 라인 및 기준 셀의 플레이트 라인을 형성한다. 여기서, 상기 강유전체막 패턴과 상기 상부 층간절연막 패턴 사이에 개재된 확산장벽막 패턴은 강유전체막 패턴과 상부 층간절연막이 서로 반응하는 것을 방지하여 강유전체막 패턴의 막질(film quality)이 저하되는 것을 방지한다.
상술한 바와 같이 본 발명에 따른 강유전체 메모리소자의 제조방법에 의하면, 메모리 셀 어레이부 및 기준 셀 어레이부에 각각 강유전체 커패시터 및 선형 커패시터를 형성할 수 있다. 이에 따라, 메모리 셀의 정보를 읽어내기 위한 독출 동작(read opreration)시 기준 셀의 동작횟수가 증가할지라도, 기준 셀의 선형 커패시터는 강유전체 커패시터와 같이 잔류분극의 감소에 기인하는 오동작을 방지할 수 있다. 결과적으로, 강유전체 메모리소자의 수명을 개선시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 2는 본 발명 및 종래기술에 모두 적용되는 일반적인 강유전체 메모리소자의 개략적인 블록 다이아그램이다.
도 2를 참조하면, 일반적인 강유전체 메모리소자는 복수 개의 메모리 셀이 매트릭스 형태로 배열된 메모리 셀 어레이부(1)와, 상기 메모리 셀에 저장된 정보와 비교하기 위한 정보를 발생시키는 복수 개의 기준 셀이 배열된 기준 셀 어레이부(9)와, 상기 메모리 셀들 중 원하는 메모리 셀 및 상기 기준 셀들 중 원하는 기준 셀을 선택하기 위한 로우 어드레스 신호 및 칼럼 어드레스 신호를 각각 발생시키는 로우 디코우더(3) 및 칼럼 디코우더를 포함한다. 여기서, 로우 디코우더(3)는 메모리 셀의 워드라인(W/L1, ... ,W/Ln) 및 기준 셀의 워드라인(W/Lr)을 제어하고 칼럼 디코우더는 메모리 셀의 비트라인(B/L1, ... ,B/Lm) 및 기준 셀의 비트라인(B/Lr1, ... , B/Lrm)을 제어함으로써, 원하는 메모리 셀 및 원하는 기준 셀을 선택한다. 또한, 로우 디코우더(3)는 메모리 셀의 플레이트 라인(P/L1, ... ,P/Ln) 및 기준 셀의 플레이트 라인(P/Lr)을 제어한다. 이때, 선택되는 메모리 셀의 개수 및 기준 셀의 개수는 강유전체 메모리소자의 비트 구성(bit organization)에 따라 1개 또는 2n개일 수도 있다. 여기서, n은 양의 정수이다.
한편, 메모리 셀의 비트라인들 및 기준 셀의 비트라인들은 감지증폭기부에 연결된다. 여기서, 하나의 감지증폭기의 입력단은 2개이며, 이들 2개의 입력단 중 하나의 입력단은 하나의 메모리 셀의 비트라인에 연결되고 다른 하나의 입력단은 하나의 기준 셀의 비트라인에 연결된다. 그리고, 감지증폭기는 2개의 입력단의 전압차이를 증폭시키고, 메모리 셀에 저장된 정보만을 입출력회로부(input/output circuit; 11)로 출력시킨다. 여기서, 칼럼 디코우더 및 감지증폭기부는 모두 메모리 셀의 비트라인(B/L1, ... ,B/Lm) 및 기준 셀의 비트라인(B/Lr1, ... ,B/Lrm)에 접속되며, 칼럼 디코우더/감지증폭기부(column decoder/sense amplifier; 7)를 구성한다.
도 3은 본 발명에 따른 메모리 셀 어레이부(1), 기준 셀 어레이부(9), 및 감지증폭기부의 일부분을 도시한 회로도이고, 도 4는 도 3의 회로도를 참조하여 본 발명에 따른 읽기 동작을 설명하기 위한 파형도들이다.
먼저 도 3을 참조하면, 본 발명에 따른 메모리 셀 어레이부(1)의 각각의 메모리 셀은 하나의 억세스 트랜지스터(Ta) 및 하나의 강유전체 커패시터(CFE)로 구성된다. 그리고, 상기 억세스 트랜지스터(Ta)의 드레인 영역(또는 소오스 영역)은 강유전체 커패시터(CFE)의 스토리지 전극과 연결된다. 또한, 억세스 트랜지스터(Ta)의 게이트 전극 및 소오스 영역(또는 드레인 영역)은 각각 메모리 셀 워드라인(W/L1, ... ,W/Ln) 및 메모리 셀 비트라인(B/L1, ... ,B/Lm)에 연결되고, 강유전체 커패시터(CFE)의 플레이트 전극은 메모리 셀 플레이트 라인(P/L1, ... ,P/Ln)에 연결된다.
한편, 기준 셀 어레이부(9)의 각각의 기준 셀은 하나의 억세스 트랜지스터(Tar) 및 하나의 선형 커패시터(CL)로 구성된다. 그리고, 기준 셀의 억세스 트랜지스터(Tar)의 드레인 영역(또는 소오스 영역)은 선형 커패시터(CL)의 스토리지 전극에 연결된다. 또한, 억세스 트랜지스터(Tar)의 게이트 전극 및 소오스 영역(또는 드레인 영역)은 각각 기준 셀 워드라인(W/Lr) 및 기준 셀 비트라인(B/Lr1, ... ,B/Lrm)에 연결되고, 선형 커패시터(CL)의 플레이트 전극은 기준 셀 플레이트 전극(P/Lr)에 연결된다. 여기서, 선형 커패시터는 강유전체막이 아닌 일반적인 유전체막을 사용하는 커패시터를 의미한다.
계속해서, 칼럼 디코우더/감지증폭기부(7)의 감지증폭기부는 복수 개의 감지증폭기로 구성된다. 그리고, 제1 감지증폭기(71)의 입력단은 제1 메모리 셀 비트라인(B/L1) 및 제1 기준 셀 비트라인(B/Lr1)과 연결된다. 이와 마찬가지로, 제2 감지증폭기(72)의 입력단은 제2 메모리 셀 비트라인(B/L2) 및 제2 기준 셀 비트라인(B/Lr2)과 연결된다. 또한, 상기 각각의 기준 셀 비트라인 및 접지단자 사이에 스위칭 소자, 바람직하게는 스위칭 모스 트랜지스터가 접속된다. 즉, 제1 기준 셀 비트라인(B/Lr1)에는 제1 스위칭 모스 트랜지스터(T1)가 연결되고, 제2 기준 셀 비트라인(B/Lr2)에는 제2 스위칭 모스 트랜지스터(T2)가 연결된다. 그리고, 각각의 스위칭 소자의 제어단자, 즉 스위칭 모스 트랜지스터의 게이트 전극에는 리스토어 펄스신호가 인가된다. 다시 말해서, 제1 스위칭 모스 트랜지스터(T1)의 게이트 전극에는 제1 리스토어 펄스신호(6RST1)가 인가되고, 제2 스위칭 모스 트랜지스터(T2)의 게이트 전극에는 제2 리스토어 펄스신호(6RST2)가 인가된다. 여기서, 상기 스위칭 소자는 기준 셀 비트라인을 접지시키어 기준 셀의 선형 커패시터를 방전시키기 위한 소자이다. 도 3에서 참조부호 Cbl1으로 표시한 소자는 제1 메모리 셀 비트라인(B/L1)의 기생 커패시터, 즉 제1 기생 커패시터를 나타내고, 참조부호 Cblr1으로 표시한 소자는 제1 기준 셀 비트 라인(B/Lr1)의 기생 커패시터, 즉 제2 기생 커패시터를 나타낸다. 또한, 참조부호 Cbl2로 표시한 소자는 제2 메모리 셀 비트라인(B/L2)의 기생 커패시터, 즉 제3 기생 커패시터를 나타내고, 참조부호 Cblr2로 표시한 소자는 제2 기준 셀 비트라인(B/Lr2)의 기생 커패시터, 즉 제4 기생 커패시터를 나타낸다. 이러한 제1 내지 제4 기생 커패시터(Cbl1, Cblr1, Cbl2, Cblr2)는 모든 메모리 셀 비트라인 및 모든 기준 셀 비트라인에 존재하는 커패시터들이다.
도 4는 도 3의 소정의 메모리 셀에 저장된 정보를 읽어내기 위한 파형도들이다.
도 3 및 도 4를 참조하여 본 발명에 따른 읽기방법을 설명하기로 한다.
상기 복수의 메모리 셀들 중 제1 메모리 셀 워드라인(W/L1) 및 제1 메모리 셀 비트라인(B/L1)이 교차하는 부분에 위치하는 제1 메모리 셀(C11)에 저장된 정보를 읽어내기 위한 방법은 먼저, 제1 메모리 셀 비트라인(B/L1) 및 이에 대응하는 제1 기준 셀 비트라인(B/Lr1)을 소정의 전압, 예컨대 0V로 프리차지(precharge)시킨다. 다음에, 상기 제1 메모리 셀 워드라인(W/L1) 및 상기 기준 셀 워드라인(W/Lr)에 제1 폭(TD1)을 갖는 제1 펄스신호(6WL)를 인가하여 제1 메모리 셀(C11)의 억세스 트랜지스터 및 제1 기준 셀(Cr1)의 억세스 트랜지스터를 턴온시킨다. 이와 같이 제1 메모리 셀 비트라인(B/L1) 및 제1 기준 셀 비트라인(B/Lr1)을 프리차지시키고 제1 메모리 셀 워드라인(W/L1) 및 기준 셀 워드라인(W/Lr)에 제1 펄스신호(6WL)를 인가하면, 제1 메모리 셀(C11) 및 이에 대응하는제1 기준 셀(Cr1)이 선택된다. 또한, 상기 선택된 제1 메모리 셀(C11)의 플레이트 라인, 즉 제1 메모리 셀 플레이트 라인(P/L1) 및 상기 선택된 제1 기준 셀(Cr1)의 플레이트 라인, 즉 기준 셀 플레이트 라인(P/Lr)에 상기 제1 폭(TD1)보다 작은 제2 폭(TD2)을 갖는 제2 펄스신호(6PL)를 인가한다. 여기서, 제1 및 제2 펄스신호(6WL, 6PL)는 동시에 인가되어지는 것이 바람직하다. 이때, 상기 제1 메모리 셀(C11)의 초기정보가 논리 1인 경우, 즉 강유전체 커패시터(CFE)의 스토리지 전극 및 플레이트 전극에 각각 양(+)의 전하 및 음(-)의 전하가 대전된 경우에는 상기 강유전체 커패시터(CFE)의 쌍극자들이 회전한다. 이에 따라, 강유전체 커패시터(CFE)에 변위전류(displacement current)가 흐르게 되어 상기 제1 기생 커패시터(Cbl1)가 충전된다. 결과적으로, 제1 메모리 셀 비트라인(B/L1)에 초기의 프리차지된 전압이 상승하여 제1 전압(V1)이 유기된다. 이에 반하여, 상기 제1 메모리 셀(C11)의 초기정보가 논리 0인 경우, 즉 강유전체 커패시터(CFE)의 스토리지 전극 및 플레이트 전극에 각각 음(-)의 전하 및 양(+)의 전하가 대전된 경우에는 상기 강유전체 커패시터(CFE)의 쌍극자들이 거의 회전하지 않는다. 이에 따라, 상기 제1 메모리 셀 비트라인(B/L1)에 상기 제1 전압(V1)보다 낮은 제2 전압(V2)이 유기된다.
한편, 제1 기준 셀 비트라인(B/Lr1)에 유기되는 전압(VBLr1)은 제1 기준 셀(Cr1)의 커패시터가 선형 커패시터이므로 상기 선형 커패시턴스(CL) 및 상기 제2 기생 커패시턴스(Cblr1)에 의하여 결정된다. 이를 수식으로 표현하면 다음과 같다.
Figure kpo00001
여기서, Vcc는 기준 셀 플레이트 라인(P/Lr)에 인가되는 제2 펄스신호의 전압을 나타내며, 일반적인 전원전압을 사용하는 것이 바람직하다. 그리고, 제2 기생 커패시턴스(Cblr1)는 공정 파라메터(parameter)에 따라 결정되는 값이다. 결과적으로, 상기 제1 기준 셀 비트라인에 유기되는 전압(VBLr1)이 상기 제1 전압(V1) 및 제2 전압(V2) 사이의 값을 갖도록 선형 커패시턴스(CL)가 적절하게 설계되어야 한다.
이와 같이 제1 메모리 셀 비트라인(B/L1) 및 제1 기준 셀 비트라인(B/Lr1)에 유기되는 전압은 도 3의 제1 감지증폭기(71)에 의하여 증폭되고 제1 메모리 셀(C11)의 정보만을 출력시킨다. 이러한 출력신호에 대한 파형도들(61, 60)이 도 4에 보여졌다. 여기서, 파형도(61)은 제1 메모리 셀의 초기정보가 논리 1인 경우에 해당하고, 파형도(60)은 제1 메모리 셀의 초기정보가 논리 0인 경우에 해당한다. 그리고, 각각의 파형도(60, 61)에 있어서, 점선으로 표시한 파형은 제1 기준 셀의 출력파형이고, 실선으로 표시한 파형은 제1 메모리 셀의 출력파형이다.
한편, 상기 제1 메모리 셀(C11)의 초기정보가 논리 1인 경우에 강유전체 커패시터(CFE)는 상기 제2 펄스신호(6PL)가 인가되는 동안 쌍극자가 회전되어 논리 0에 해당하는 상태로 플립(flip)된다. 반면에, 상기 제1 메모리 셀(C11)의 초기정보가 논리 0인 경우에 강유전체 커패시터(CFE)는 초기정보를 그대로 유지한다. 그러나, 제1 펄스신호(6WL)가 지속되는 상태에서 제2 펄스신호(6PL)가 0V로 강하(falling down)되면, 상기 제1 메모리 셀(C11)의 강유전체 커패시터(CFE)는 초기의 상태, 즉 논리 1의 상태로 회복되는 자기 재저장(self-restoring) 동작이 자동적으로 수행된다. 이때, 상기 제1 기준 셀 비트라인(B/Lr1)은 다음 동작을 위하여 접지시켜야 한다. 제1 기준 셀 비트라인(B/Lr1)을 접지시키기 위해서 제1 스위칭 소자, 즉 제1 스위칭 모스 트랜지스터(T1)를 턴온시켜야 한다. 제1 스위칭 모스 트랜지스터(T1)를 턴온시키기 위하여 그 게이트 전극에 제1 리스토어 펄스신호(6RST1)를 인가한다.
상술한 바와 같이 본 발명에 따른 강유전체 메모리소자 및 그 구동방법에 의하면,
메모리 셀이 강유전체 커패시터를 구비하는 반면에, 기준 셀은 선형 커패시터를 구비한다. 따라서, 기준 셀의 읽기동작 횟수가 증가할지라도, 강유전체막의 히스테리시스 특성 열화에 기인하는 잔류분극의 감소현상을 피할 수 있다. 결과적으로, 기준 셀의 수명을 개선시킬 수 있다.
도 5 내지 도 8은 본 발명에 따른 강유전체 메모리소자의 제조방법을 설명하기 위한 단면도들이다. 여기서, 참조부호 m 및 r로 표시한 부분은 각각 메모리 셀 어레이부 및 기준 셀 어레이부를 나타낸다.
도 5는 제1 도전막(107) 및 강유전체막 패턴(109)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체기판(101) 상에 하부 층간절연막을 형성하고, 이를 패터닝하여 반도체기판(101)의 소정영역을 노출시키는 제1 스토리지 콘택홀 및 제2 스토리지 콘택홀을 갖는 하부 층간절연막 패턴(103)을 형성한다. 제1 스토리지 콘택홀은 메모리 셀 어레이부(m)에 형성되고, 제2 스토리지 콘택홀은 기준 셀 어레이부(r)에 형성된다. 상기 제1 스토리지 콘택홀에 의해 노출된 반도체기판(101)의 소정영역은 메모리 셀의 억세스 트랜지스터(도시하지 않음)의 드레인 영역에 해당하고, 상기 제2 스토리지 콘택홀에 의해 노출된 반도체기판(101)의 소정영역은 기준 셀의 억세스 트랜지스터(도시하지 않음)의 드레인 영역에 해당한다.
다음에, 제1 스토리지 콘택홀을 채우는 메모리 셀 플러그 패턴(105a) 및 제2 스토리지 콘택홀을 채우는 기준 셀 플러그 패턴(105b)을 형성한다. 상기 플러그 패턴들(105a, 105b)은 텅스텐막 또는 도우핑된 폴리실리콘막으로 형성한다. 이어서, 상기 플러그 패턴들(105a, 105b)이 형성된 결과물 전면에 제1 도전막(107), 예컨대 내산화성이 우수한 백금막을 형성한다. 계속해서, 상기 제1 도전막(107) 상에 강유전체막, 예컨대 PZT막을 형성하고, 이를 패터닝하여 상기 메모리 셀 플러그 패턴(105a) 상부에 강유전체막 패턴(109)을 형성한다. 그리고, 상기 강유전체막 패턴(109)을 덮는 제1 포토레지스터 패턴(111a) 및 상기 기준 셀 플러그 패턴(105b) 상의 제1 도전막(107)을 덮는 제2 포토레지스트 패턴(111b)을 형성한다.
도 6은 메모리 셀 스토리지 전극(107a), 기준 셀 스토리지 전극(107b) 및 확산장벽막 패턴(113)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로 설명하면, 상기 제1 및 제2 포토레지스트 패턴(111a, 111b)을 식각 마스크로하여 상기 제1 도전막(107)을 식각함으로써, 상기 메모리 셀 플러그 패턴(105a) 및 상기 강유전체막 패턴(109) 사이에 개재된 메모리 셀 스토리지 전극(107a)을 형성함과 동시에, 상기 기준 셀 플러그 패턴(105b) 상에 기준 셀 스토리지 전극(107b)을 형성한다. 이어서, 상기 제1 및 제2 포토레지스트 패턴(111a, 111b)을 제거한 다음, 그 결과물 전면에 확산장벽막, 예컨대 타이타늄 산화막(TiO2)을 형성한다. 다음에, 상기 확산장벽막을 패터닝하여 상기 강유전체막 패턴(109)을 노출시키는 확산장벽막 패턴(113)을 형성한다. 상기 확산장벽막 패턴(113)은 기준 셀 커패시터의 유전체막으로 사용된다. 또한, 확산장벽막 패턴(113)은 메모리 셀 커패시터의 강유전체막 패턴(109)이 후속공정에서 형성되는 상부 층간절연막과 서로 접촉되는 것을 방지한다. 따라서, 확산장벽막 패턴(113)을 형성함으로써, 강유전체막 패턴(109)이 상부 층간절연막과 서로 반응하는 현상을 억제시킬 수 있다. 결과적으로, 강유전체막 패턴(109)의 막질이 저하되는 것을 방지할 수 있다.
도 7은 메모리 셀 플레이트 전극(115a) 및 기준 셀 플레이트 전극(115b)을 형성하는 단계를 설명하기 위한 단면도이다. 상세히 설명하면, 상기 확산장벽막 패턴(113)이 형성된 결과물 전면에 내산화성이 우수한 제2 도전막, 예컨대 백금막을 형성하고, 이를 패터닝하여 상기 노출된 강유전체막 패턴(109)을 덮는 메모리 셀 플레이트 전극(115a) 및 상기 기준 셀 스토리지 전극(107b) 상의 확산장벽막 패턴(113)을 덮는 기준 셀 플레이트 전극(115b)을 형성한다. 이와 같이 메모리 셀 플레이트 전극(115a) 및 기준 셀 플레이트 전극(115b)을 형성하면, 메모리 셀 어레이부(m)에 강유전체 커패시터가 형성되고, 기준 셀 어레이부(r)에 선형 커패시터가 형성된다.
도 8은 메모리 셀 플레이트 라인(119a) 및 기준 셀 플레이트 라인(119b)을 형성하는 단계를 설명하기 위한 단면도이다. 좀 더 상세히 설명하면, 상기 플레이트 전극들(115a, 115b)이 형성된 결과물 전면에 상부 층간절연막을 형성하고, 이를 패터닝하여 상기 메모리 셀 플레이트 전극(115a) 및 상기 기준 셀 플레이트 전극(115b)을 노출시키는 상부 층간절연막 패턴(117)을 형성한다. 다음에, 상부 층간절연막 패턴(117)이 형성된 결과물 전면에 금속막과 같은 도전막을 형성하고, 이를 패터닝하여 상기 메모리 셀 플레이트 전극(115a)과 연결된 메모리 셀 플레이트 라인(119a) 및 기준 셀 플레이트 전극(115b)과 연결된 기준 셀 플레이트 라인(119b)을 형성한다.
본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.
상술한 본 발명의 바람직한 실시예들에 의하면, 기준 셀의 커패시터가 히스테리시스 특성을 갖지 않는 유전체막으로 구성된다. 따라서, 기준 셀의 동작횟수가 증가될지라도, 강유전체막의 히스테리시스 특성 열화, 즉 잔류분극의 감소에 기인하는 오동작이 발생하는 현상을 방지할 수 있다. 결과적으로, 기준 셀의 수명을 개선시킴으로써, 읽기동작의 신뢰성이 개선된 강유전체 메모리소자를 구현할 수 있다.

Claims (17)

  1. 하나의 억세스 트랜지스터 및 하나의 강유전체 커패시터로 구성된 메모리 셀이 열(row) 방향 및 행(column) 방향으로 배열된 메모리 셀 어레이부;
    하나의 억세스 트랜지스터 및 하나의 선형 커패시터로 구성된 기준 셀이 열 방향으로 배열된 기준 셀 어레이부;
    상기 메모리 셀들 중 원하는 메모리 셀 및 상기 기준 셀들 중 원하는 기준 셀을 선택하기 위한 로우 어드레스 신호 및 칼럼 어드레스 신호를 각각 출력시키는 로우 디코우더 및 칼럼 디코우더;
    상기 선택된 메모리 셀에 저장된 정보 및 상기 선택된 기준 셀에 저장된 정보를 서로 비교하여 상기 선택된 메모리 셀의 정보를 출력시키는 감지증폭기부;
    상기 각각의 기준 셀과 상기 각각의 감지 증폭기 사이에 정보를 전송시키는 기준 셀 비트라인; 및
    상기 선형 커패시터를 방전시키기 위하여 상기 기준 셀 비트라인에 접속된 스위칭 소자를 포함하는 것을 특징으로 하는 강유전체 메모리소자.
  2. 제1항에 있어서, 상기 스위칭 소자는 모스 트랜지스터인 것을 특징으로 하는 강유전체 메모리소자.
  3. 제1항에 있어서, 상기 선형 커패시터의 유전체막은 타이타늄 산화막으로 형성된 것을 특징으로 하는 강유전체 메모리소자.
  4. 복수의 메모리 셀 워드라인, 복수의 메모리 셀 플레이트 라인 및 복수의 메모리 셀 비트라인에 의해 제어되는 복수의 메모리 셀로 구성된 메모리 셀 어레이부와, 적어도 하나 이상의 기준 셀 워드라인, 복수의 기준 셀 플레이트 라인 및 복수의 기준 셀 비트라인에 의해 제어되는 복수의 기준 셀로 구성된 기준 셀 어레이부를 갖는(having) 강유전체 메모리소자의 구동방법에 있어서, 상기 복수의 메모리 셀들 중 적어도 하나 이상의 선택된 메모리 셀에 저장된 정보를 읽는 방법은,
    상기 선택된 메모리 셀에 연결된 메모리 셀 비트라인 및 상기 선택된 메모리 셀에 대응하는 선택된 기준 셀에 연결된 기준 셀 비트라인을 모두 동일한 소정의 전압으로 프리차지(precharge)시키는 단계;
    상기 선택된 메모리 셀이 공유하는 하나의 메모리 셀 워드라인 및 상기 선택된 기준 셀이 공유하는 하나의 기준 셀 워드라인에 제1 폭을 갖는 제1 펄스신호를 동시에(simultaneosly) 인가하는 단계;
    상기 선택된 메모리 셀이 공유하는 하나의 메모리 셀 플레이트 라인 및 상기 선택된 기준 셀이 공유하는 하나의 기준 셀 플레이트 라인에 상기 제1 폭보다 작은 제2 폭을 갖는 제2 펄스 신호를 동시에 인가하는 단계; 및
    상기 제2 펄스 신호가 끝나는 시점에서 상기 선택된 기준 셀과 연결된 기준 셀 비트라인의 전압을 접지시키는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리소자의 읽기방법.
  5. 상기 제4항에 있어서, 상기 소정의 전압은 0V인 것을 특징으로 하는 강유전체 메모리소자의 읽기방법.
  6. 상기 제4항에 있어서, 상기 선택된 기준 셀 비트라인을 접지시키는 단계는
    상기 선택된 기준 셀 비트라인과 접지단자 사이에 접속된 스위칭소자를 턴온시키는 것을 특징으로 하는 강유전체 메모리소자의 읽기방법.
  7. 상기 제6항에 있어서, 상기 스위칭소자는 모스 트랜지스터인 것을 특징으로 하는 강유전체 메모리소자의 읽기방법.
  8. 제7항에 있어서, 상기 모스 트랜지스터를 턴온시키는 방법은 상기 모스 트랜지스터의 게이트 전극에 리스토어(restore) 펄스신호를 인가하는 것을 특징으로 하는 강유전체 메모리소자의 읽기방법.
  9. 제4항에 있어서, 상기 제1 및 제2 펄스신호는 동시에 인가되는 것을 특징으로 하는 강유전체 메모리소자의 읽기방법.
  10. 제4항에 있어서, 상기 제2 펄스신호는 상기 제1 펄스신호보다 늦게 인가되는 것을 특징으로 하는 강유전체 메모리소자의 읽기방법.
  11. 메모리 셀 어레이부 및 기준 셀 어레이부를 갖는 강유전체 메모리소자의 제조방법에 있어서,
    상기 메모리 셀 어레이부의 소정영역에 차례로 적층된 메모리 셀 스토리지 전극 및 강유전체막 패턴을 형성함과 동시에 상기 기준 셀 어레이부의 소정영역에 기준 셀 스토리지 전극을 형성하는 단계:
    상기 결과물 전면에 상기 강유전체막 패턴을 노출시키는 유전체막 패턴을 형성하는 단계; 및
    상기 노출된 강유전체막 패턴을 덮는 메모리 셀 플레이트 전극 및 상기 기준 셀 스토리지 전극 상의 유전체막을 덮는 기준 셀 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리소자의 제조방법.
  12. 제11항에 있어서, 상기 메모리 셀 스토리지 전극, 상기 강유전체막 패턴 및 상기 기준 셀 스토리지 전극을 형성하는 단계는
    반도체기판 상에 제1 도전막 및 강유전체막을 차례로 형성하는 단계;
    상기 강유전체막을 패터닝하여 상기 메모리 셀 어레이부의 제1 도전막의 소정영역 상에 강유전체막 패턴을 형성하는 단계;
    상기 강유전체막 패턴을 덮는 제1 포토레지스트 패턴 및 상기 기준 셀 어레이부의 제1 도전막의 소정영역을 덮는 제2 포토레지스트 패턴을 형성하는 단계;
    상기 제1 및 제2 포토레지스트 패턴을 식각 마스크로하여 상기 제1 도전막을 식각함으로써, 상기 강유전체막 패턴 및 상기 제2 포토레지스트 패턴 아래에 각각 메모리 셀 스토리지 전극 및 기준 셀 스토리지 전극을 형성하는 단계; 및
    상기 제1 및 제2 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리소자의 제조방법.
  13. 제12항에 있어서, 상기 제1 도전막은 백금막으로 형성하는 것을 특징으로 하는 강유전체 메모리소자의 제조방법.
  14. 제12항에 있어서, 상기 강유전체막은 PZT막으로 형성하는 것을 특징으로 하는 강유전체 메모리소자의 제조방법.
  15. 제11항에 있어서, 상기 유전체막 패턴은 타이타늄 산화막(TiO2)으로 형성하는 것을 특징으로 하는 강유전체 메모리소자의 제조방법.
  16. 제11항에 있어서, 상기 메모리 셀 플레이트 전극 및 상기 기준 셀 플레이트 전극은 백금막으로 형성하는 것을 특징으로 하는 강유전체 메모리소자의 제조방법.
  17. 제11항에 있어서, 상기 메모리 셀 플레이트 전극 및 상기 기준 셀 플레이트 전극을 형성하는 단계 이후에
    상기 메모리 셀 플레이트 전극 및 상기 기준 셀 플레이트 전극이 형성된 결과물 전면에 상부 층간절연막을 형성하는 단계;
    상기 상부 층간절연막을 패터닝하여 상기 메모리 셀 플레이트 전극 및 상기 기준 셀 플레이트 전극을 노출시키는 금속 콘택홀을 형성하는 단계; 및
    상기 노출된 메모리 셀 플레이트 전극 및 상기 노출된 기준 셀 플레이트 전극 상에 각각 메모리 셀 플레이트 라인 및 기준 셀 플레이트 라인을 형성하는 단계를 더 구비하는 것을 특징으로 하는 강유전체 메모리소자의 제조방법.
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