JP2012238852A - 半導体メモリ装置およびその駆動方法 - Google Patents
半導体メモリ装置およびその駆動方法 Download PDFInfo
- Publication number
- JP2012238852A JP2012238852A JP2012099963A JP2012099963A JP2012238852A JP 2012238852 A JP2012238852 A JP 2012238852A JP 2012099963 A JP2012099963 A JP 2012099963A JP 2012099963 A JP2012099963 A JP 2012099963A JP 2012238852 A JP2012238852 A JP 2012238852A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- line
- bit line
- memory device
- word line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
【解決手段】キャパシタの一方の電極をビット線に接続し、他方の電極をセルトランジスタのドレインに接続する。また、セルトランジスタのソースは、ソース線に接続される。この結果、例えば、スタック型キャパシタを採用する場合には、キャパシタの電極の一方をビット線の一部とすることができる。ソース線は、半導体基板上に形成された不純物領域や、ワード線に平行な配線を用いることができるので、構造が単純となる。
【選択図】図1
Description
C4=C2+(n−1)*C1*C3/(C1+C3)(式1)
である。例えば、n=1000、C1がC3の50倍である場合には、この式の第2項は、C1の約20倍となるので、十分な考慮が必要である。これは、データの読み出しの際のビット線電位の変動に関わるからである。
1/51*(n−1)*C1(式2)
である。式2がC1の10倍以下であることが必要であるので、nは511以下であることが最低限求められる。C2の値によってはnはより小さくなる。
本実施の形態では、スタック型キャパシタを有する半導体メモリ装置について図5を用いて説明する。図5(A)は半導体メモリ装置の一断面である。半導体メモリ装置は基板111表面に設けられた素子分離領域112、不純物領域113a乃至不純物領域113c、ワード線104a、ワード線104b、キャパシタ電極115a、キャパシタ電極115b、ビット線105、ソース線106を有する。なお、ビット線105はワード線104aおよびワード線104bと交差するように形成する。また、ワード線104a/ワード線104bとビット線105の間には層間絶縁物116を設ける。
本実施の形態では、スタック型キャパシタを有する半導体メモリ装置について図7を用いて説明する。図7(A)は半導体メモリ装置の一断面である。半導体メモリ装置は基板111表面に設けられた素子分離領域112、不純物領域113a乃至不純物領域113c、ワード線104a、ワード線104b、キャパシタ電極115a、キャパシタ電極115b、ビット線105を有する。なお、ビット線105はワード線104aおよびワード線104bと交差するように形成する。また、ワード線104a/ワード線104bとビット線105の間には層間絶縁物116を設ける。
本実施の形態では、縦チャネル型トランジスタを用いて、セル面積を4F2(Fは最小加工寸法)とした半導体メモリ装置の作製について、図8乃至図12を用いて概略を説明する。なお、図8(A)は4つのメモリセルとその周辺を上方より見た様子を、図8(B)は図8(A)の一点鎖線C−Dでの断面を、図8(C)は図8(A)の一点鎖線A−Bでの断面を示す。また、図8(D)は、周辺回路部のトランジスタの断面を示す。図9乃至図11においても同様である。また、図12(A)は図8(A)の一点鎖線A−Bでの断面を示し、図12(B)は図8(A)の一点鎖線C−Dでの断面を示し、図12(C)は周辺回路部のトランジスタの断面を示す。
シリコン等の半導体よりなる基板301の表面に素子分離領域302を形成する。この後、基板301を深くエッチングする必要から、素子分離領域302は、通常の半導体装置の場合よりも深く形成することが求められる。さらに、マスク303を形成する。
基板301および素子分離領域302をエッチングする。この結果、マスク303で覆われていた部分はピラー304となる。なお、このエッチング工程では、基板301および素子分離領域302のエッチングレートが異なるため、図に示すように、その境界付近では段差が生じることがある。
ゲート絶縁物305を形成し、周辺回路部にゲート配線306を形成し(図10(D)参照)、ドーピングをおこなう。この結果、メモリセルにおいて、ピラー304の頂上部に上部不純物領域307aが、ピラー304以外の部分に下部不純物領域307bが、周辺回路部に周辺回路不純物領域307cが形成される。
ワード線として機能する第1配線308を形成する。図では第1配線308を素子分離領域302(すなわち、下部不純物領域307b)と交差するように設けるが、その他の方向に設けてもよい。例えば、素子分離領域302と平行に設けてもよい。
層間絶縁物311中あるいはその上に接続電極309、キャパシタ310、第2配線312a、第2配線312b等を形成する。第2配線312bは周辺回路部の配線となる。第2配線312aは、第1配線308と交差するように形成するとビット線として機能させることができる。その際には、下部不純物領域307bをソース線として機能させればよい。
本実施の形態では、半導体メモリ装置の作製について、図13乃至図17を用いて概略を説明する。なお、図13(A)は4つのメモリセルとその周辺を上方より見た様子を、図13(B)は図13(A)の一点鎖線C−Dでの断面を、図13(C)は図8(A)の一点鎖線A−Bでの断面を示す。また、図13(D)は、周辺回路部のトランジスタの断面を示す。図14乃至図16においても同様である。また、図17(A)は図13(A)の一点鎖線A−Bでの断面を示し、図17(B)は図13(A)の一点鎖線C−Dでの断面を示し、図17(C)は周辺回路部のトランジスタの断面を示す。
シリコン等の半導体よりなる基板301の表面に素子分離領域302を形成する。素子分離領域302は本実施の形態では、通常の半導体装置の場合と同程度の深さに形成すればよい。また、メモリセル領域には形成しなくてもよい。さらに、マスク303を形成する。マスク303は周辺回路部のほとんどの部分を覆うように形成するとよい。
基板301をエッチングする。この結果、メモリセル領域のマスク303で覆われていた部分はピラー304となる。なお、メモリセル領域には素子分離領域302はなく、また周辺回路部はマスク303で覆われているためエッチングされないので、実施の形態3のような段差が生じにくい。このため、絶縁膜(特にゲート絶縁物)の絶縁不良を防ぐことができる。
ゲート絶縁物305を形成した後、第1配線308aおよび第1配線308bを形成する。これらは同一材料で同一工程で形成するとよい。第1配線308aはワード線として機能し、第1配線308bは周辺回路部のゲート配線として機能する。実施の形態3と異なり、周辺回路部のゲート配線とワード線を同時に形成できるので作製工程が少なくなる。
ドーピングをおこなう。この結果、メモリセルにおいて、ピラー304の頂上部に上部不純物領域307aが、ピラー304以外の部分に下部不純物領域307bが、周辺回路部に周辺回路不純物領域307cが形成される。下部不純物領域307bはソース線として用いることができる。なお、図から明らかなように、ソース線(下部不純物領域307b)はワード線(第1配線308a)と平行に形成される。
層間絶縁物311中あるいはその上に接続電極309、キャパシタ310、第2配線312a、第2配線312b等を形成する。第2配線312bは周辺回路部の配線となる。第2配線312aは、第1配線308aと交差するように形成し、ビット線として機能させる。
本実施の形態では、半導体メモリ装置の作製について、図18乃至図22を用いて概略を説明する。なお、図18(A)は4つのメモリセルとその周辺を上方より見た様子を、図18(B)は図18(A)の一点鎖線C−Dでの断面を、図18(C)は図8(A)の一点鎖線A−Bでの断面を示す。また、図18(D)は、周辺回路部のトランジスタの断面を示す。図19乃至図21においても同様である。また、図22(A)は図18(A)の一点鎖線A−Bでの断面を示し、図22(B)は図18(A)の一点鎖線C−Dでの断面を示し、図22(C)は周辺回路部のトランジスタの断面を示す。
シリコン等の半導体よりなる基板301の表面に素子分離領域302を形成する。素子分離領域302は本実施の形態では、通常の半導体装置の場合と同程度の深さに形成すればよい。また、メモリセル領域には形成しなくてもよい。さらに、マスク303を形成する。マスク303は周辺回路部のほとんどの部分を覆うように形成するとよい。
基板301および素子分離領域302をエッチングする。この結果、メモリセル領域のマスク303で覆われていた部分はピラー304となる。なお、メモリセル領域には素子分離領域302はなく、また周辺回路部はマスク303で覆われているためエッチングされないので、実施の形態3のような段差が生じにくい。
ゲート絶縁物305と周辺回路部にゲート配線306を形成した後、ドーピングをおこなう。この結果、メモリセルにおいて、ピラー304の頂上部に上部不純物領域307aが、ピラー304以外の部分に下部不純物領域307bが、周辺回路部に周辺回路不純物領域307cが形成される。下部不純物領域307bはソース線として用いることができる。実施の形態3あるいは実施の形態4と異なり、本実施の形態の下部不純物領域307bは縦横に広がっているため十分に抵抗が低い。
ワード線として機能する第1配線308を形成する。
層間絶縁物311中あるいはその上に接続電極309、キャパシタ310、第2配線312a、第2配線312b等を形成する。第2配線312bは周辺回路部の配線となる。
第2配線312aは、第1配線308aと交差するように形成し、ビット線として機能させる。
102 セルトランジスタ
103 キャパシタ
104 ワード線
104a ワード線
104b ワード線
105 ビット線
106 ソース線
107 第1の寄生容量
108 第2の寄生容量
109 電位供給配線
111 基板
112 素子分離領域
113a 不純物領域
113b 不純物領域
113c 不純物領域
114a 接続電極
114b 接続電極
114c 接続電極
115a キャパシタ電極
115b キャパシタ電極
116 層間絶縁物
201 メモリセル
202 セルトランジスタ
203 キャパシタ
204a ワード線
204b ワード線
205 ビット線
206 ソース線
211 基板
212 素子分離領域
213a 不純物領域
213b 不純物領域
213c 不純物領域
214a 接続電極
214b 接続電極
214c 接続電極
215a キャパシタ電極
215b キャパシタ電極
216 層間絶縁物
301 基板
302 素子分離領域
303 マスク
304 ピラー
305 ゲート絶縁物
306 ゲート配線
307a 上部不純物領域
307b 下部不純物領域
307c 周辺回路不純物領域
308 第1配線
308a 第1配線
308b 第1配線
309 接続電極
310 キャパシタ
311 層間絶縁物
312a 第2配線
312b 第2配線
SN ストレージノード
Claims (8)
- ビット線とワード線とソース線とメモリセルを有し、前記メモリセルは、セルトランジスタとスタック型のキャパシタを有し、前記セルトランジスタのゲートとドレインとソースは、それぞれ、前記ワード線と前記キャパシタの電極の一と前記ソース線に接続し、ビット線はキャパシタの上に形成されることを特徴とする半導体メモリ装置。
- ビット線とワード線とソース線とメモリセルを有し、前記メモリセルは、セルトランジスタとスタック型のキャパシタを有し、前記セルトランジスタのゲートとドレインとソースは、それぞれ、ワード線、前記キャパシタの電極の一、ソース線に接続し、前記キャパシタの電極の他はビット線に接続し、ビット線はキャパシタの上に形成されることを特徴とする半導体メモリ装置。
- 請求項1あるいは請求項2のいずれかにおいて、前記ソース線は前記ワード線と平行に形成されている半導体メモリ装置。
- 請求項3において、前記ソース線は前記ビット線に平行な配線と接続している半導体メモリ装置。
- 請求項1乃至請求項4のいずれか一において、前記キャパシタの容量は、前記セルトランジスタのゲート容量の1倍乃至10倍である半導体メモリ装置。
- 請求項1乃至請求項5のいずれか一において、前記セルトランジスタのオフ抵抗は1×1018Ω以上である半導体メモリ装置。
- 請求項1乃至請求項6のいずれか一に記載の半導体メモリ装置において、前記ソース線の全てにおいてその電位を、データの読み出し中、保存中、書き込み中で一定に保つ半導体メモリ装置の駆動方法。
- 請求項1乃至請求項6のいずれか一に記載の半導体メモリ装置において、一のデータの書き込み直後と他のデータの書き込み直後とで前記セルトランジスタのドレインおよびソースの電位が不変である半導体メモリ装置の駆動方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012099963A JP2012238852A (ja) | 2011-04-26 | 2012-04-25 | 半導体メモリ装置およびその駆動方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011097821 | 2011-04-26 | ||
JP2011097821 | 2011-04-26 | ||
JP2012099963A JP2012238852A (ja) | 2011-04-26 | 2012-04-25 | 半導体メモリ装置およびその駆動方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017043730A Division JP6395885B2 (ja) | 2011-04-26 | 2017-03-08 | 半導体メモリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012238852A true JP2012238852A (ja) | 2012-12-06 |
JP2012238852A5 JP2012238852A5 (ja) | 2015-06-18 |
Family
ID=47067777
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012099963A Withdrawn JP2012238852A (ja) | 2011-04-26 | 2012-04-25 | 半導体メモリ装置およびその駆動方法 |
JP2017043730A Active JP6395885B2 (ja) | 2011-04-26 | 2017-03-08 | 半導体メモリ装置 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017043730A Active JP6395885B2 (ja) | 2011-04-26 | 2017-03-08 | 半導体メモリ装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8743591B2 (ja) |
JP (2) | JP2012238852A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012252770A (ja) * | 2011-05-10 | 2012-12-20 | Semiconductor Energy Lab Co Ltd | ゲインセル型半導体メモリ装置およびその駆動方法 |
JP2017199899A (ja) * | 2016-04-13 | 2017-11-02 | 力旺電子股▲分▼有限公司 | 消去およびプログラム可能な不揮発性メモリ |
JP2018018568A (ja) * | 2016-07-29 | 2018-02-01 | 株式会社東芝 | 半導体記憶装置 |
CN108695337A (zh) * | 2017-04-07 | 2018-10-23 | 力旺电子股份有限公司 | 可编程可抹除的非挥发性存储器 |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI541978B (zh) | 2011-05-11 | 2016-07-11 | 半導體能源研究所股份有限公司 | 半導體裝置及半導體裝置之驅動方法 |
US8982607B2 (en) | 2011-09-30 | 2015-03-17 | Semiconductor Energy Laboratory Co., Ltd. | Memory element and signal processing circuit |
JP2016225613A (ja) * | 2015-05-26 | 2016-12-28 | 株式会社半導体エネルギー研究所 | 半導体装置及び半導体装置の駆動方法 |
WO2018224911A1 (ja) | 2017-06-08 | 2018-12-13 | 株式会社半導体エネルギー研究所 | 半導体装置及び半導体装置の駆動方法 |
KR102289598B1 (ko) * | 2017-06-26 | 2021-08-18 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템 그리고 그것의 프로그램 방법 |
JP2019164868A (ja) * | 2018-03-20 | 2019-09-26 | 東芝メモリ株式会社 | 半導体記憶装置 |
CN117337029A (zh) * | 2022-06-24 | 2024-01-02 | 长鑫存储技术有限公司 | 一种半导体结构及其形成方法 |
CN116234308B (zh) * | 2022-07-07 | 2024-02-20 | 北京超弦存储器研究院 | 存储单元、存储器及其控制方法、电子设备 |
CN116209248B (zh) * | 2022-08-08 | 2024-02-23 | 北京超弦存储器研究院 | 动态存储器、其制作方法、读取方法及存储装置 |
CN116209249B (zh) * | 2022-08-08 | 2024-02-20 | 北京超弦存储器研究院 | 动态存储器、其制作方法、读取方法及存储装置 |
CN116209247B (zh) * | 2022-08-08 | 2024-02-20 | 北京超弦存储器研究院 | 动态存储器、其制作方法、读取方法及存储装置 |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04232687A (ja) * | 1990-11-06 | 1992-08-20 | Korea Electron Telecommun | 低雑音特性をもつダイナミックram |
JPH06232370A (ja) * | 1992-12-30 | 1994-08-19 | Hyundai Electron Ind Co Ltd | ダイナミックラムセル |
JP2006049708A (ja) * | 2004-08-06 | 2006-02-16 | Toshiba Corp | 半導体記憶装置 |
JP2006172683A (ja) * | 2004-11-19 | 2006-06-29 | Hitachi Ltd | 半導体記憶装置 |
JP2007081443A (ja) * | 1997-03-27 | 2007-03-29 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP2008282459A (ja) * | 2007-05-08 | 2008-11-20 | Elpida Memory Inc | 半導体記憶装置 |
JP2009032384A (ja) * | 2007-06-29 | 2009-02-12 | Toshiba Corp | 半導体記憶装置の駆動方法および半導体記憶装置 |
JP2010009667A (ja) * | 2008-06-26 | 2010-01-14 | Elpida Memory Inc | 半導体記憶装置 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05250875A (ja) | 1992-02-27 | 1993-09-28 | Nec Corp | 半導体記憶装置 |
JPH06215564A (ja) | 1993-01-13 | 1994-08-05 | Nec Corp | 半導体記憶装置 |
JPH07114792A (ja) | 1993-10-19 | 1995-05-02 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2638487B2 (ja) | 1994-06-30 | 1997-08-06 | 日本電気株式会社 | 半導体記憶装置 |
JP3270294B2 (ja) | 1995-01-05 | 2002-04-02 | 株式会社東芝 | 半導体記憶装置 |
JP3723599B2 (ja) | 1995-04-07 | 2005-12-07 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
FR2829280B1 (fr) * | 2001-09-05 | 2004-09-24 | St Microelectronics Sa | Dispositif de memoire claquable et procede de claquage d'une telle memoire |
JP3749851B2 (ja) * | 2001-10-25 | 2006-03-01 | 株式会社東芝 | 強誘電体半導体メモリ |
JP2003173673A (ja) * | 2001-11-30 | 2003-06-20 | Sanyo Electric Co Ltd | 強誘電体メモリ |
JP4024166B2 (ja) * | 2002-03-20 | 2007-12-19 | 三洋電機株式会社 | 強誘電体メモリ |
US7499307B2 (en) * | 2005-06-24 | 2009-03-03 | Mosys, Inc. | Scalable embedded DRAM array |
JP5130571B2 (ja) * | 2007-06-19 | 2013-01-30 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP4886021B2 (ja) * | 2008-12-16 | 2012-02-29 | エルピーダメモリ株式会社 | 半導体装置及びその製造方法 |
US8508994B2 (en) * | 2009-04-30 | 2013-08-13 | Micron Technology, Inc. | Semiconductor device with floating gate and electrically floating body |
US8300461B2 (en) * | 2010-08-24 | 2012-10-30 | Yield Microelectronics Corp. | Area saving electrically-erasable-programmable read-only memory (EEPROM) array |
-
2012
- 2012-04-18 US US13/449,456 patent/US8743591B2/en active Active
- 2012-04-25 JP JP2012099963A patent/JP2012238852A/ja not_active Withdrawn
-
2017
- 2017-03-08 JP JP2017043730A patent/JP6395885B2/ja active Active
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04232687A (ja) * | 1990-11-06 | 1992-08-20 | Korea Electron Telecommun | 低雑音特性をもつダイナミックram |
JPH06232370A (ja) * | 1992-12-30 | 1994-08-19 | Hyundai Electron Ind Co Ltd | ダイナミックラムセル |
JP2007081443A (ja) * | 1997-03-27 | 2007-03-29 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP2006049708A (ja) * | 2004-08-06 | 2006-02-16 | Toshiba Corp | 半導体記憶装置 |
JP2006172683A (ja) * | 2004-11-19 | 2006-06-29 | Hitachi Ltd | 半導体記憶装置 |
JP2008282459A (ja) * | 2007-05-08 | 2008-11-20 | Elpida Memory Inc | 半導体記憶装置 |
JP2009032384A (ja) * | 2007-06-29 | 2009-02-12 | Toshiba Corp | 半導体記憶装置の駆動方法および半導体記憶装置 |
JP2010009667A (ja) * | 2008-06-26 | 2010-01-14 | Elpida Memory Inc | 半導体記憶装置 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012252770A (ja) * | 2011-05-10 | 2012-12-20 | Semiconductor Energy Lab Co Ltd | ゲインセル型半導体メモリ装置およびその駆動方法 |
US9443844B2 (en) | 2011-05-10 | 2016-09-13 | Semiconductor Energy Laboratory Co., Ltd. | Gain cell semiconductor memory device and driving method thereof |
JP2017199899A (ja) * | 2016-04-13 | 2017-11-02 | 力旺電子股▲分▼有限公司 | 消去およびプログラム可能な不揮発性メモリ |
US10115682B2 (en) | 2016-04-13 | 2018-10-30 | Ememory Technology Inc. | Erasable programmable non-volatile memory |
JP2018018568A (ja) * | 2016-07-29 | 2018-02-01 | 株式会社東芝 | 半導体記憶装置 |
CN108695337A (zh) * | 2017-04-07 | 2018-10-23 | 力旺电子股份有限公司 | 可编程可抹除的非挥发性存储器 |
Also Published As
Publication number | Publication date |
---|---|
US8743591B2 (en) | 2014-06-03 |
JP2017108178A (ja) | 2017-06-15 |
JP6395885B2 (ja) | 2018-09-26 |
US20120275213A1 (en) | 2012-11-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6395885B2 (ja) | 半導体メモリ装置 | |
JP6224183B2 (ja) | 半導体メモリ装置 | |
KR102092814B1 (ko) | 전계 효과 트랜지스터 및 그것을 이용한 메모리 및 반도체 회로 | |
US8324682B2 (en) | Dynamic random access memory cell and array having vertical channel transistor | |
JP5651524B2 (ja) | 半導体メモリ装置 | |
JP6000560B2 (ja) | 半導体メモリ装置 | |
JP5789465B2 (ja) | 半導体メモリ装置 | |
JP6193441B2 (ja) | 半導体装置 | |
US7701794B2 (en) | Semiconductor memory device | |
US20170092649A1 (en) | Semiconductor device and method for manufacturing the same | |
US20190355712A1 (en) | Semiconductor device | |
US10103101B2 (en) | Semiconductor device and method of manufacturing the same | |
JP6146983B2 (ja) | 半導体メモリ装置 | |
WO2021253717A1 (zh) | 存储器及其形成方法、控制方法 | |
JP5973182B2 (ja) | 半導体メモリ装置及び半導体装置 | |
JP5462863B2 (ja) | 半導体記憶装置 | |
CN103094282B (zh) | P型一次性可编程器件结构 | |
US20220367467A1 (en) | Memory device using pillar-shaped semiconductor element | |
US20240096403A1 (en) | Memory core circuits having cell-on-periphery structures and memory devices including the same | |
JP2011204296A (ja) | 半導体記憶装置 | |
TWI491027B (zh) | 非揮發性記憶單元及非揮發性記憶體之佈局 | |
KR20240064189A (ko) | 씨오피 구조를 갖는 메모리 코어 회로 및 이를 포함하는 메모리 장치 | |
JPS5856265B2 (ja) | 半導体記憶装置 | |
JP2007012950A (ja) | メモリ装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150422 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150422 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160112 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160114 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160208 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160621 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160809 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20161213 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20170309 |