JPH04232687A - 低雑音特性をもつダイナミックｒａｍ - Google Patents

低雑音特性をもつダイナミックｒａｍ

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JPH04232687A
JPH04232687A JP3040225A JP4022591A JPH04232687A JP H04232687 A JPH04232687 A JP H04232687A JP 3040225 A JP3040225 A JP 3040225A JP 4022591 A JP4022591 A JP 4022591A JP H04232687 A JPH04232687 A JP H04232687A
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memory cells
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李　揆弘
Jin-Ho Lee
振孝 李
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、低雑音特性をもつダイ
ナミックＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃ
ｃｅｓｓ　Ｍｅｍｏｒｙ）に関するもので、特にメモリ
ーセルに誘起された雑音がメモリー内にある差動増幅器
によって相殺されて除去されるようにしたダイナミック
ＲＡＭに関するもである。
【０００２】
【従来の技術】一般に、ダイナミックＲＡＭ（以下、“
ＤＲＡＭ”と称する）で情報が記録（ｗｒｉｔｅ）され
るとか、または読出（ｒｅａｄ　ｏｕｔ）されるとき、
このような情報信号に比べて雑音が大いと誤動作が惹起
されうる。
【０００３】雑音はＤＲＡＭ動作時に瞬間的に流れる電
流によって発生される瞬間電圧変動の雑音とチップパッ
ケージー（ｃｈｉｐ　ｐａｃｋａｇｅ）から発生される
放射線物質であるα−粒子（α−ｐａｒｔｉｃｌｅ）が
半導体内に浸透されることによって発生される電圧変動
の雑音および、メモリーセルのアレイ（ｍｅｍｏｒｙ　
ｃｅｌｌ　ａｒｒａｙ　）で選択されたメモリーセルに
ある情報によって影響を受けるビットラインの電圧変動
がワードライン（ｗｏｒｄ　ｌｉｎｅ）とビットライン
（ｂｉｔ　ｌｉｎｅ）との間にある寄生容量（ｐａｒａ
ｓｔｉｃ　ｃａｐａｃｉｔａｎｃｅ）を通じて誘起され
ることによって発生されるセル配列の雑音（ｎｏｉｓｅ
　ｂｙ　ｃｅｌｌ　ａｒｒａｙ）等がある。
【０００４】このような雑音によってＤＲＡＭにおける
情報を書きこみおよび読出すとき、ＤＲＡＭの誤動作が
発生される。
【０００５】このような雑音の影響を受けるＤＲＡＭの
構造は次のようである。
【０００６】図１はオープンビットラインの構造（ｗｉ
ｔｈ　ａ　ｓｔｒｕｃｔｕｒｅ　ｏｆ　ｏｐｅｎ　ｂｉ
ｔ　ｌｉｎｅ）をもつ従来のダイナミックＲＡＭのセル
配列を示しており、図２は折返しビットラインの構造（
ｗｉｔｈ　ａ　ｓｔｒｕｃｔｕｒｅ　ｏｆ　ｆｏｌｄｅ
ｄ　ｂｉｔ　ｌｉｎｅ）をもつ従来のダイナミックＲＡ
Ｍのセル配列を示してある。
【０００７】図１においては基準メモリーセル（ｒｅｆ
ｅｒｅｎｃｅ　ｍｅｍｏｒｙ　ｃｅｌｌ）は一つのトラ
ンジスタＱと一つのキャパシターＣｓとで構成され、そ
してＭＣ０，ＭＣ１，ＤＭ０，ＤＭ１，…等に各々表示
される。
【０００８】すなわち、図１に図示された従来のダイナ
ミックＲＡＭは上記の基準メモリーセルの配列で構成さ
れるので、ＭＯＳトランジスタＱのドレインはビットラ
インに連結されており、このトランジスタのゲートはワ
ードラインに連結されており、ソースはキャパシターＣ
ｓの一端に連結されている。
【０００９】上記のキャパシターの他端には基準電圧Ｖ
ｒｅｆが印加される。
【００１０】未説明符号ＣＢＷはビットラインとワード
ラインとの間の寄生容量（ｐａｒａｓｔｉｃｃａｐａｃ
ｉｔａｎｃｅ）であり、１０はセンス増幅器である。
【００１１】このような構造をもつ基準メモリーセルは
一つのビットラインＢＬ０，ＢＬ１を通じて入力された
電圧の差を増幅するセンス増幅器（ｓｅｎｓｅａｍｐｌ
ｉｆｉｅｒ）１０、例えば差動増幅器の両方の方向に対
向されるように配列されている。
【００１２】このような回路は動作で選択された基準メ
モリーセルのキャパシターＣｓに“０”情報、または“
１”情報に該当する電荷を貯蔵してから、これを読出す
ときにはワードライン（Ｗ０，Ｗ１…）を通じて提供さ
れるパルス信号によってトランジスタを遮断（ｓｗｉｃ
ｈ　ｏｆｆ）させると同時に基準電圧によってビットラ
イン（ＢＬ，バーＢＬ）をプリチャージ（ｐｒｅｃｈａ
ｒｇｅ）させる。なお、本明細書において上部にバーが
付されるべき符号は、例えば“バーＢＬ”のように表記
するものとする。図面ではバー“￣”がそのまま付され
ている。
【００１３】このような状態でワードラインＷ１が選択
されると、このワードラインに連結されたすべての基準
メモリーセル（ＭＣ１…）等のキャパシターに貯蔵され
てある情報がそれぞれのビットラインを通じてセンス増
幅器に提供される。このとき、上記のセンス増幅器から
は各ビットラインが基準電圧としてプリチャージされて
いる状態であるので、上記情報が各ビットラインに印加
されることにより発生されるこれらのビットラインにお
ける微細な電圧の変動を感知する。
【００１４】すなわち、上記のセンス増幅器はプリチャ
ージされた選択のビットライン（ＢＬ０，ＢＬ１…）上
にある電圧とプリチャージされた非選択のビットライン
（バーＢＬ０，バーＢＬ１，…）上にある基準電圧との
差異を増幅するものである。
【００１５】このように各ビットライン上に電圧変動が
発生されるとき非選択されたワードラインはビットライ
ン間の寄生容量ＣＢＷによって電圧変動が発生され、こ
れに因って再び選択されたビットラインに雑音が混合さ
れてその正常動作に影響を及ぶので、ＤＲＡＭ誤動作を
誘発させる。このとき、ビットライン間にある寄生容量
ＣＢＷが大いと大い程雑音はその程大きくなる。
【００１６】上記の構造をもつ従来のＤＲＡＭの代表的
な技術は１９７５．１２．２９日付に出願された米国の
特許（ＵＳＰ）４，０４４，３４０号に開示されている
。
【００１７】上記のオープンビットライン構造のＤＲＡ
Ｍで発生されるセル配列のノイズ（ａｒｒａｙ　ｎｏｉ
ｓｅ）をある程度減少させるための折返しビットライン
構造のＤＲＡＭが提案されてあるが、このような構造の
ＤＲＡＭも雑音を充分に除去することはできなかったの
である。
【００１８】図２は図１に図示のＤＲＡＭ構造を改善し
てよりよい特性をもつ折返しビットライン構造をもつ従
来のＤＲＡＭのメモリーセル配列を図示している。
【００１９】図２に図示のように上記のＤＲＡＭはセン
ス増幅器１０の一方の方向に一対のビットラインＢＬ，
バーＢＬが隣接されている状態で平行に配列されており
、そしてワードラインに交叉されているビットラインＢ
ＬとバーＢＬ中のある一つのみに基準メモリーセルＭＣ
０，ＭＣ１，…が接続された構造をもっており、上記Ｄ
ＲＡＭの動作は図１の回路動作と同じである。
【００２０】上記の基準メモリーセルは一つのトランジ
スタＱと一つのキャパシターＣｓとで構成される。
【００２１】図２におけるビットラインに連結されてい
る基準メモリーセルでビットラインとワードラインとの
間にある寄生容量をＣＢＷであと表示し、基準メモリー
セルが形成されていないビットラインとワードラインと
の交叉点に存在する寄生容量をＣＢＷＮであると表示す
る。
【００２２】
【発明が解決しようとする課題】しかし、上記構造をも
つ従来のＤＲＡＭは各ビットライン上に電圧変動が発生
されるとき差動増幅器であるセンス増幅器（１０）の二
つの入力端子に連結されたビットラインＢＬ０，バーＢ
Ｌ０における寄生容量ＣＢＷとＣＢＷＮとの差異に相応
するセル配列雑音が発生される。
【００２３】上記で説明した従来の構造をもつ技術は、
またＵＳＰ３，８７６，９９２号，ＵＳＰ３，９７９，
７３４号およびＵＳＰ４，１９０，４６６号にも開示さ
れている。
【００２４】要約すると、オープンビットラインの構造
を持つ従来のＤＲＡＭはビットラインとラインとの交叉
点に基準メモリーセルが形成され、かつ基準メモリーセ
ルがセンス増幅器の両方の方向に形成された構造をもっ
ているので、セルアレイで示す雑音が大いので誤動作を
惹起する。
【００２５】すなわち、セルアレイによる雑音は一例で
あって、セルアレイの一つのワード線ラインで最下位の
ビットラインに接続されたメモリーセル内のキャパシタ
ーに貯蔵された情報のみ“０”であり、その他のすべて
のキャパシターの情報が“１”であるとき、ワードライ
ンによって上記の“０”情報を印加する上記の最下位の
ビットラインのデータが“１”として上昇される誤動作
を起こす。
【００２６】また、折返しビットラインの構造をもつ従
来のＤＲＡＭは一対のビットラインがセンス増幅器に対
して平行に配列されているので、上記のオープンビット
ライン構造のＤＲＡＭよりも低いセルアレイ雑音が発生
されるが、上記の二つのビットライン中のある一つのみ
に基準メモリーセルが形成された構造を持っているので
、瞬間電圧変動の雑音または／そしてα−粒子による雑
音が同時に起すときには誤動作が惹起される。
【００２７】このような雑音によるＤＲＡＭの誤動作を
防止するためにはそのＤＲＡＭ内で発生された雑音同士
相互に相殺して誤動作を防止しうる低雑音特性をもつＤ
ＲＡＭ構造が要求されている。
【００２８】したがって、本発明はダイナミックＲＡＭ
セル配列の構造および外部の要因によって混入される雑
音を除去する目的で差動増幅器に接続された一対のビッ
トライン上の信号に流入される雑音同士相互に相殺され
るようにして低雑音特性をもつようにしたダイナミック
ＲＡＭを提供するのにその目的がある。
【００２９】
【課題を解決するための手段】上記の目的を達成するた
めに本発明はワードラインと相互に隣接する一対のビッ
トラインとの間にそれぞれ配置されている基準メモリー
セルの一対を具備して、１ビットの情報に該当する相互
に相反されたレベルの信号を上記一対の基準メモリーセ
ルに同時に各々貯蔵されるようにした構成をもつ複数の
メモリーセルを包含し、上記の各基準メモリーセルは一
つのキャパシターと一つのスイッチング用トランジスタ
とから構成し、上記キャパシターの一端が上記トランジ
スタのコレクターに連結され、そして上記キャパシター
の他端は上記ビットライン中の近接したビットラインに
接続され、各基準メモリーセル内にあるトランジスタの
ベースは一つのワード線に接続され、各基準メモリーセ
ル内にあるトランジスタのエミッタは基準電圧が印加さ
れるように接続された構成を包含する低雑音特性をもつ
ダイナミックＲＡＭを特徴とする。
【００３０】具体的に、本発明の構造的な差異点は従来
の技術においては一つの基準メモリーセルに“０”、ま
たは“１”に対する１ビットの情報を貯蔵する構造であ
るのに反して本発明は１ビットの情報を二つの基準メモ
リーセルに貯蔵する構造をもつことにある。
【００３１】
【実施例】以下、添付図面に基づいて本発明を詳細に説
明する。
【００３２】図３は本発明によるメモリーセルの構造を
もつダイナミックＲＡＭのセル配列を例示する図面であ
る。
【００３３】図３に図示のようにセンス増幅器１０の一
方の方向に相互に隣接する二つのビットラインＢＬ１と
バーＢＬ１とが接続されており、このビットラインＢＬ
１とバーＢＬ１とワードラインＷＬ１，ＷＬ２，…とが
交叉される支点に基準メモリーセルＭＣ１０，バーＭＣ
１０，…とが形成されている。
【００３４】すなわち、センス増幅器に相互に隣接する
二つのビットライン上に各々形成された基準メモリーセ
ルの一対を本発明においてはメモリーセル、または結合
ビットライン（ｃｏｕｐｌｅｄ　ｂｉｔ　ｌｉｎｅ）構
造のメモリーセルであると称する。
【００３５】図３で、メモリーセル（ＣＭＣ１０）は二
つの基準メモリーセルＭＣ１０，バーＭＣ１０を包含す
る。
【００３６】したがって、本発明によるメモリー装置は
各そのセンス増幅器（１０，２０，…）に接続される一
対のビットライン上に二つの基準メモリーセルを具備し
て一つの情報を書きこみおよび読出すメモリーセルがワ
ードラインとビットラインとに交叉される支点に形成さ
れた構成をもつ。
【００３７】本発明のＤＲＡＭに配列された基準メモリ
ーセルはすべて同一な特性をもつように製造されたもの
である。
【００３８】すなわち、センス増幅器１０に一方の方向
に接続された一対のビットラインＢＬ１，バーＢＬ１と
ワードラインＷＬ１，ＷＬ２，…とが交叉される支点に
メモリーセルＣＭＣ１０，ＣＭＣ１１，…とが形成され
るのと同様にセンス増幅器２０に接続された一対のビッ
トラインＢＬ２，バーＢＬ２とワードラインＷＬ１，Ｗ
Ｌ２，…とが交叉される支点にメモリーセルＣＭＣ２０
，ＣＭＣ２１，…とが形成されているものである。
【００３９】符号ＣＢＷはビットラインとワードライン
との間に存在する寄生キャパシタンスである。
【００４０】本発明においてはメモリーセルの二つの基
準メモリーセルに１ビットに該当する情報、すなわち同
時に相互に相反されたレベルの情報を貯蔵してから、セ
ンス増幅器に読出されるが、このような情報の書きこみ
および読出しに対する動作を具体的に説明する。
【００４１】“１”情報をメモリーセルＣＭＣ１０に貯
蔵するためには、まずワードラインＷＬ１を選択して上
記メモリーセルＣＭＣ１０の基本メモリーセルＭＣ１０
およびバーＭＣ１０中のＭＣ１０にはハイレベルの電圧
Ｖｄｄを貯蔵されるようにし、これと同時にバーＭＣ１
０にはロウレベルの電圧Ｖｓｓを貯蔵する。これと反対
に上記メモリーセルＣＭＣ１０に“０”情報を貯蔵する
ためには、ＣＭ１０にはロウレベルの電圧を貯蔵される
ようにし、これと同時にバーＭＣ１０にはハイレベルの
電圧Ｖｄｄを貯蔵されるようにする。
【００４２】一方、上記メモリーセルＣＭＣ１０に貯蔵
された情報を読みたいときには、従来のデータ読出し方
法と同様に該当するワードラインＷＬ１を選択して基準
メモリーセルＭＣ１０，バーＭＣ１０から貯蔵された信
号を印加するビットラインＢＬ１，バーＢＬ１の電位（
ｐｏｔｅｎｔｉａｌ）変化を上記センス増幅器１０によ
って感知および増幅するものである。
【００４３】このとき、上記のビットラインＢＬ１とバ
ーＢＬ１とからは基準メモリーセルＭＣ１０とバーＭＣ
１０とに貯蔵された相互に相反された情報が印加される
ので、相互に反対の電位極性で電位変化が起す。
【００４４】上記のビットラインＢＬ１とバーＢＬ１と
の上で電位変化が発生されるとき、瞬間電位変動とα−
粒子による雑音およびアレイ配列による雑音が混入され
てもＢＬ１とバーＢＬ１とに基準メモリーセルが同一な
特性をもって対応に配列されているので、基準メモリー
セルに混入されたノイズおよびセルアレイに対するノイ
ズが上記ビットラインＢＬ１とバーＢＬ１とに同時に同
一な大きさで混入される。
【００４５】したがって、上記ビットラインＢＬ１とバ
ーＢＬ１との電圧差を感知および増幅するセンス増幅器
にはＢＬ１とＢＬ１とに同一な大きさで混入されたノイ
ズは相互に相殺されるので、雑音が低下されると同時に
誤動作を防止しうるものである。
【００４６】従来のダイナミックＲＡＭにおいては一対
のビットラインＢＬ０およびバーＢＬ０が接続されたセ
ンス増幅器の二つの入力端子中の一つの基準電圧が印加
されており、他の端子にはメモリーセルに貯蔵された情
報によって基準電圧より微細に高いとか、低くなる電圧
が印加される。
【００４７】このような基準電圧との差異を△Ｖである
とすると、本発明のメモリーセル構造においては２△Ｖ
がされるので、雑音特性が良好になる。
【００４８】例えば、本発明のメモリーセルの一対の基
準メモリーセルＭＣ１０，バーＭＣ１０に連結されてい
るビットラインＢＬ１およびバーＢＬ１が相互に相反さ
れた極性で電位変化が発生されるので、ビットラインの
電位変動時に上記の２△Ｖは上記の△Ｖより大いので、
雑音混入に対する抵抗性が良好になる、すなわち雑音特
性が良好になるものである。
【００４９】本発明においては、また基準メモリーセル
が製造工程において同じ特性をもつように構成されるの
で、選択されたワードラインに連結されたすべてのメモ
リーセルにおける各ビットラインに電圧変動が発生され
るときこの電圧変動が上記ワードラインを通じて再び選
択された隣接する一対のビットラインに同じ量の雑音が
混入されて相殺される。
【００５０】合わせて、上記のビットラインＢＬとバー
ＢＬとに有機された寄生キャパシタンスＣＢＷの大きさ
に相応する量の雑音は差動増幅器であるセンス増幅器で
感知および増幅する過程でＢＬおよびバーＢＬに混入さ
れて同一な量に分配されたノイズが相互に相殺されるの
で、懸隔に改善された雑音特性をもつダイナミックＲＡ
Ｍを具現しうるものである。上記で説明した本発明のＤ
ＲＡＭは外部の雑音、すなわちα−粒子による雑音およ
び瞬間電流変化による雑音が混入されてもこの混入され
た雑音が同じ量で一対のビットラインに同時に印加され
ているので、センス増幅派に相互に相殺されて雑音によ
る誤動作を防止しうるものである。
【００５１】図４は本発明の一実施例であって基準メモ
リーセルのトランジスタをバイポーラ型トランジスタで
構成したメモリーセルの詳細回路図である。
【００５２】図４で、メモリーセルＣＭＣ１０を形成す
る二つの基準メモリーセルＭＣ１０，バーＭＣ１０の各
々はバイポーラ型トランジスタＱと貯蔵用キャパシター
Ｃｓとから構成される。各基準メモリーセルは一つのバ
イポーラトランジスタをスイッチトランジスタＱで使用
する、キャパシターＣｓの一端子は上記トランジスタの
コレクターに連結され、かつ他端子はビットラインに接
続され、上記トランジスタのベースはワードラインに接
続され、エミッタはセンス増幅器の一番高い電位である
Ｖｄｄが印加されて基準メモリーセルに貯蔵された電荷
の喪失を防止してやる。
【００５３】このような構成をもつ基準メモリーセルの
二つが一つのワードラインを通じて各トランジスタのベ
ースに連結されて一つのメモリーセルを構成するもので
ある。
【００５４】上記の基準メモリーセルでスイッチトラン
ジスタにバイポーラトランジスタを使用するのは高速ス
イッチングによるデータの書きこみおよび読出しを高速
に遂行されるようにするためのものである。
【００５５】図５は図４に図示されたバイポーラトラン
ジスタで構成されたダイナミックＲＡＭの平面構造の例
示図である。
【００５６】図面で、番号１０と２０はセンス増幅器で
あり、符号ＢＬ１およびバーＢＬ１はビットラインであ
り、符号ＷＬ１，ＷＬ４はワードラインであり、符号Ｂ
Ｓはバイポーラトランジスタの活性層および貯蔵用キャ
パシターの領域（Ｂｉｐｏｌａｒ　ｔｒａｎｓｉｓｔｏ
ｒ　ａｃｔｉｖｅ　ｌａｙｅｒ　ａｎｄＳｔｏｒａｇｅ
　ｃａｐａｃｉｔｏｒ　ｌａｙｅｒ）である。
【００５７】本発明のメモリーセルは上記のセンス増幅
器の二つの入力端子に連結されたビットラインＢＬ１お
よびバーＢＬ１はセンス増幅器の一方の方向に隣接して
配置されており、このビットラインとワードラインとが
直角に交叉するようになっており、ビットラインとワー
ドラインとが交叉される位置ごとに垂直構造をもつバイ
ポーラトランジスタが配置されている。
【００５８】本発明によるメモリーセルを具現するため
には、上記の貯蔵用キャパシターが上記のバイポーラト
ランジスタの上部に位置した垂直構造（図面に図示され
ていない）、すなわち積層構造となっているのが要求さ
れる。このような垂直構造のダイナミックＲＡＭの断面
構造は図６に図示されている。
【００５９】図面で、バイポーラトランジスタの構造は
エミッタであるＮ＋（Ｎ＋Ｔｙｐｅ）基板５０と、ベー
ス役割をするＰ￣（Ｐ￣Ｔｙｐｅ）シリコン５１および
コレクター役割をするＮ＋シリコン５５を包含して上記
同一なＮ＋基板５０上に形成されたＮ￣シリコン５０ａ
とフィールド酸化膜（ｆｉｅｌｄ　ｏｘｉｄｅ）５０ｂ
と、Ｐ型ポリシリコンで形成されたワードライン５２と
、酸化膜スペーサー（ｏｘｉｄｅ　ｓｐａｃｅｒ）５３
と上記のＰ￣シリコン５１上に順序的に形成されたＮ￣
シリコン５４およびＮ＋シリコン５５とから構成されて
いる。
【００６０】貯蔵用キャパシター（ｓｔｏｒａｇｅ　ｃ
ａｐａｃｉｔｏｒ）　は上記のトランジスタのコレクタ
ーＮ＋シリコン５５上に形成されており、貯蔵ノード（
ｓｔｏｒａｇｅ　ｎｏｄｅ）５７と誘電体（ｄｉｅｌｅ
ｃｔｒｉｃ）５８およびＮ型ポリシリコンであるプレー
ト５９とから構成される。
【００６１】符号ＢＬとバーＢＬは金属体のビットライ
ンであって上記のキャパシタープレート５９と一体にさ
れている。
【００６２】図７は本発明の他の実施例であって低消費
電力および集積度を高めるために基準メモリーセルのス
イッチトランジスタをＭＯＳ型トランジスタとして構成
されたダイナミックＲＡＭのセル配列を例示している。
【００６３】図７に図示されたダイナミックＲＡＭの構
造は図４に例示された構造と同一であるが、スイッチト
ランジスタであるバイポーラトランジスタの代りにＭＯ
Ｓトランジスタで具現した点のみ異なる。
【００６４】本発明は適切な実施例によって説明され、
描写されているが、その形式と具体的な構造に対する各
種の変更が本発明の精神と範囲に這背されない限り発明
しうるのはこの技術分野に属する通常的な知識をもつも
のなら自明なものである。
【００６５】
【発明の効果】上記で説明したように、本発明の特性が
同じ基準メモリーセルの二つを１ビットの情報を貯蔵、
または読出すのに利用される一つのメモリーセルとして
使用するので、他のメモリーセルから誘起される雑音が
上記二つの基準メモリーセルに同時に影響を及ぶことに
なり、これと同時に同一に分配された雑音は差動増幅器
によって相殺させることができるようにされることによ
ってダイナミックＲＡＭの外部の雑音、または内部のア
レイノイズ等と同じ雑音を低下させることができてダイ
ナミックＲＡＭの誤動作を防止することができる。
【図面の簡単な説明】
【図１】オープンビットライン（ｏｐｅｎ　ｂｉｔ　ｌ
ｉｎｅ）の構造をもつ従来のダイナミックＲＡＭの一部
のセル配列の例示図。
【図２】折返しビットライン（ｆｏｌｄｅｄ　ｂｉｔ　
ｌｉｎｅ）の構造をもつ従来のダイナミックＲＡＭの一
部のセル配列の例示図。
【図３】本発明によるメモリーセルの構造をもつ従来の
ダイナミックＲＡＭの一部のセル配列の例示図。
【図４】本発明の一実施例であって、メモリーセル内の
トランジスタがバイポーラ型トランジスタで構成された
ダイナミックＲＡＭのセル配列の例示図。
【図５】図４における例示のダイナミックＲＡＭの平面
構造の例示図。
【図６】図４における例示のダイナミックＲＡＭの断面
図の例示図。
【図７】本発明の他の実施例であって、メモリーセル内
のトランジスタがＭＯＳ型トランジスタで構成されたダ
イナミックＲＡＭのセル配列の例示図。
【符号の説明】
１０，２０…センス増幅器、Ｃｓ…キャパシター、Ｑ…
トランジスタ、ＢＬ０，ＢＬ１…ビットライン、Ｗ０，
Ｗ１…ワードライン、ＭＣ０，ＭＣ１…基準メモリセル
、ＣＭＣ１０，ＣＭＣ１１，ＣＭＣ２０，ＣＭＣ２１…
メモリーセル、５０…Ｎ＋基板、５１…Ｐ￣シリコン、
５２…ワードライン、５３…酸化膜スペーサー、５４…
Ｎ￣シリコン、５５…Ｎ＋シリコン、５７…貯蔵ノード
、５８…誘電体、５９…プレート。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】　　ワードラインと相互に隣接する一対の
    ビットラインとの間にそれぞれ配置されている基準メモ
    リーセルの一対を具備して１ビットの情報に該当する相
    互に相反されたレベルの信号を上記一対の基準メモリー
    セルに同時にそれぞれ貯蔵されるように構成された複数
    のメモリーセルを包含しており、上記の各基準メモリー
    セルは一つのキャパシターと一つのスイッチング用トラ
    ンジスタとから構成し、上記キャパシターの一端が上記
    トランジスタのコレクターに連結され、そして上記キャ
    パシターの他端は上記ビットライン中の近接のビットラ
    インに接続され、各基準メモリーセル内にあるトランジ
    スタのベースは一つのワード線に接続され、各基準メモ
    リーセル内にあるトランジスタのエミッタは基準電圧が
    印加されるように接続された構成をもつ低雑音特性をも
    つダイナミックＲＡＭ。
  2. 【請求項２】　　前記の多数の隣接ビットラインはセン
    ス増幅器の一方の方向に配列されるようにした構成であ
    る低雑音特性をもつ請求項１に記載のダイナミックＲＡ
    Ｍ。
  3. 【請求項３】　　前記のトランジスタはバイポーラ型ト
    ランジスタである低雑音特性をもつ請求項１に記載のダ
    イナミックＲＡＭ。
  4. 【請求項４】　　前記のトランジスタはＭＯＳ型トラン
    ジスタである低雑音特性をもつ請求項１に記載のダイナ
    ミックＲＡＭ。
  5. 【請求項５】　　前記ビットラインとワードラインとの
    交叉点で上記のトランジスタとキャパシターとが積層さ
    れた構造である低雑音特性をもつ請求項１に記載のダイ
    ナミックＲＡＭ。
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