JP5462863B2

JP5462863B2 - 半導体記憶装置

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Publication number: JP5462863B2
Application number: JP2011505709A
Authority: JP
Inventors: 康夫村久木; 俊一岩成; 良昭中尾
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2009-11-09
Filing date: 2010-10-15
Publication date: 2014-04-02
Anticipated expiration: 2030-10-15
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Description

本発明は、半導体メモリ及びメモリシステムに関するものであり、特にＦｅＲＡＭ（強誘電体メモリ：Ferro Electric Random Access Memory）を搭載した半導体記憶装置に関する。

強誘電体メモリとは、強誘電体の分極反転を利用して情報を強誘電体キャパシタに保持するメモリであり、電源を断っても保持された情報が消失しない不揮発メモリである。

半導体記憶装置では、メモリ領域以外に周辺回路領域が設けられている。この周辺回路領域は、ＣＭＯＳトランジスタから構成されるロジック回路や電源回路、Ａ／Ｄ変換回路などの様々な回路が設けられている。これらの回路の電源電圧を安定化させるなどの目的で平滑容量が搭載される。メモリを搭載する製造プロセスにおいては、これらの平滑容量をメモリセルのメモリキャパシタと同一材料で同時に形成する構成が採られている。例えば、特許文献１及び特許文献２では、メモリとして機能しないダミーメモリセルのメモリキャパシタを平滑容量として機能させている。

特開２００８−１０７６５号公報特開２００３−３３２５３２号公報

しかしながら、半導体記憶装置では小型化と高集積化の要望が益々高まっており、電源電圧を安定化させるなどの目的で搭載が必要な平滑容量の占有面積が無視できなくなってきており、高集積化の課題である。

また、不揮発メモリであるＦｅＲＡＭメモリ装置では、電源途絶時のデータ保護、例えば所定の電圧以上で書込み及び読み出し動作を完了させるなどを行うために、非常に大きな平滑容量が必要となっており、その占有面積が課題である。

前記課題を解決するため、請求項１記載の半導体記憶装置では、列方向に並んで配置した複数のビット線と、行方向に並んで配置した複数のワード線と、前記ビット線と前記ワード線との交差点に配置され、前記ビット線とプレート配線との間に直列接続された選択素子と第１の容量素子とを有し、前記選択素子の制御端子を前記ワード線に接続した複数のメモリセルとからなるメモリセルアレイとを備え、前記第１の容量素子の下層において、２つ以上の前記メモリセルにまたがって、第２の容量素子を具備し、前記選択素子は第１のＭＯＳトランジスタであり、前記第２の容量素子は第２のＭＯＳトランジスタであることを特徴とする。

請求項２記載の発明は、前記請求項１記載の半導体記憶装置において、前記選択素子に接続される前記第１の容量素子の電極の短辺の長さと長辺の長さが異なることを特徴とする。

請求項３記載の発明は、前記請求項１又は２記載の半導体記憶装置において、前記メモリセルアレイの周囲に記憶素子として使用しないダミーメモリセルアレイを備え、前記ダミーメモリセルアレイのビット線と前記第２の容量素子の端子とが接続されることを特徴とする。

請求項４記載の発明は、前記請求項１記載の半導体記憶装置において、前記第１のＭＯＳトランジスタのゲート酸化膜厚より前記第２のＭＯＳトランジスタのゲート酸化膜厚が薄いことを特徴とする。

請求項５記載の発明は、前記請求項１又は４記載の半導体記憶装置において、前記第１のＭＯＳトランジスタのソースとドレインの方向と、前記第２のＭＯＳトランジスタのソースとドレインの方向とは、異なることを特徴とする。

請求項６記載の発明は、前記請求項１、４及び５の何れか１項に記載の半導体記憶装置において、前記第１及び第２のＭＯＳトランジスタは、ＮＭＯＳトランジスタであることを特徴とする。

請求項７記載の発明は、前記請求項１及び４〜６の何れか１項に記載の半導体記憶装置において、前記第１のＭＯＳトランジスタの前記制御端子は、ゲート電極であることを特徴とする。

請求項８記載の発明は、前記請求項１〜７の何れか１項に記載の半導体記憶装置において、前記第２の容量素子の第１の端子の接続電位は電源電圧であり、前記第２の容量素子の第２の端子の接続電位は接地電位であることを特徴とする。

請求項９記載の発明は、前記請求項１〜７の何れか１項に記載の半導体記憶装置において、前記第２の容量素子の第１の端子の接続電位は、ワード線を駆動する電源電圧であり、前記第２の容量素子の第２の端子の接続電位は接地電位であることを特徴とする。

請求項１０記載の発明は、前記請求項１〜７の何れか１項に記載の半導体記憶装置において、前記第２の容量素子の第１の端子の接続電位は、周辺回路部に搭載する内部電源回路の電源電圧であり、前記第２の容量素子の第２の端子の接続電位は接地電位であることを特徴とする。

請求項１１記載の発明は、前記請求項１〜１０の何れか１項に記載の半導体記憶装置において、前記第１の容量素子は、強誘電体容量であることを特徴とする。

請求項１２記載の発明は、前記請求項１〜１１の何れか１項に記載の半導体記憶装置において、前記複数のビット線は、前記第１の容量素子よりも下方に配置されることを特徴とする。

請求項１３記載の発明は、前記請求項１〜１１の何れか１項に記載の半導体記憶装置において、記複数のビット線は、前記第１の容量素子よりも上方に配置されることを特徴とする。

請求項１４記載の発明は、前記請求項１〜１３の何れか１項に記載の半導体記憶装置において、前記複数のメモリセルは、第１のメモリセルと第２のメモリセルとを含み、前記第１のメモリセルの選択素子は、前記第１のメモリセルに含まれる第１の容量素子が接続される第１の拡散領域と、ビット線に接続される第２の拡散領域とを有し、前記第２のメモリセルの選択素子は、前記第２のメモリセルに含まれる第１の容量素子が接続される第３の拡散領域と、ビット線に接続される第４の拡散領域とを有し、前記第１のメモリセルの選択素子のゲート電極と前記第２のメモリセルの選択素子のゲート電極とは、異なるワード線に接続されており、前記第１の拡散領域と前記第３の拡散領域との間に、前記第２の容量素子が配置されることを特徴とする。

以上により、請求項１記載の発明では、複数のメモリセル領域にまたがって第２の容量素子を形成するので、第２の容量素子を大容量の平滑容量として搭載することが可能になる。また、第２の容量素子はメモリセルアレイ内に複数配置できるので、非常に大きな平滑容量を、面積を増加させることなく搭載できると共に、第２の容量素子をＭＯＳトランジスタで構成するので、プロセスの工程を追加することなく第２の容量を搭載できる。

また、請求項２記載の半導体記憶装置では、第１の容量素子の選択素子に接続される電極の短辺と長辺の長さを変更することにより、第１の容量素子のメモリ特性（例えば保持電荷量）と、メモリセル面積とを維持したまま、隣接する２本のワード線の間隔を増大できるので、第２の容量素子の容量を増大でき、より大容量の平滑容量を搭載できる。

更に、請求項３記載の半導体記憶装置では、メモリセルアレイの周囲に記憶素子として使用しないダミーメモリセルアレイを備えた場合には、そのダミーメモリセルアレイのビット線と第２の容量素子の端子とを接続するので、第２の容量の端子接続を、面積を増加させることなく行うことが可能になる。

また、請求項４記載の半導体記憶装置では、選択素子と第２の容量素子とは、ゲート酸化膜圧が異なるＭＯＳトランジスタであり、前記選択素子は、電源電圧を第１の容量素子に印加できるように、（電源電圧＋ＭＯＳ閾値電圧）以上の耐圧のＭＯＳトランジスタが使用され、一方、前記第２の容量素子は平滑容量として使用する関係上、電源電圧の耐圧が確保できていれば問題なく、従って、第２の容量素子（平滑容量）のゲート酸化膜圧を電源電圧の耐圧が確保できる膜厚まで薄膜化したＭＯＳトランジスタで構成でき、より大容量の平滑容量を搭載できる。

更に、請求項５記載の半導体記憶装置では、第１のＭＯＳトランジスタである選択素子のソースとドレインの方向と、第２のＭＯＳトランジスタである第２の容量素子のソースとドレインの方向とが異なるように配置されるので、第２の容量素子のＭＯＳトランジスタのソースとドレインの面積を小さくすることが可能になり、より大容量の平滑容量を搭載できる。

以上説明したように、請求項１〜１４記載の発明の半導体記憶装置によれば、メモリセルアレイに大容量の平滑容量を配置できるので、電源電圧の安定化などに必要な平滑容量を、面積を増加させることなく搭載できる。

本発明の第１の実施形態の半導体記憶装置に備えるメモリセルアレイのＡ−Ａ’断面図及び平面図である。本発明の第２の実施形態の半導体記憶装置に備えるメモリセルアレイのＡ−Ａ’断面図及び平面図である。同メモリセルアレイのＢ−Ｂ’断面図及び平面図である。同メモリセルアレイのＣ−Ｃ’断面図及び平面図である。本発明の第３の実施形態の半導体記憶装置に備えるメモリセルアレイのＡ−Ａ’断面図及び平面図である。本発明の第４の実施形態の半導体記憶装置に備えるメモリセルアレイのＡ−Ａ’断面図及び平面図である。本発明の第５の実施形態の半導体記憶装置に備えるメモリセルアレイのＡ−Ａ’断面図及び平面図である。本発明の第６の実施形態の半導体記憶装置に備えるメモリセルアレイのＡ−Ａ’断面図及び平面図である。本発明の第７の実施形態の半導体記憶装置に備えるメモリセルアレイのＡ−Ａ’断面図及び平面図である。本発明の第８の実施形態の半導体記憶装置に備えるメモリセルアレイのＡ−Ａ’断面図及び平面図である。本発明の第１の実施形態の半導体記憶装置の全体概略構成を示す図である。

（実施形態１）
図１１は、本発明の半導体記憶装置を概略構成を示す。同図において、９０１はメモリセルアレイ、９０２は周辺回路領域である。

図１は、本発明の請求項１、４、７を適用した第１の実施形態による半導体記憶装置におけるメモリセルアレイのＡ−Ａ’断面図及び平面図を示す。同平面図は、メモリセルアレイ９０１の一部の４行２列のメモリセルアレイを示している。メモリセルの構成をこれ等のＡ−Ａ’断面図及び平面図を用いて説明する。

同図において、１００は基板、１０９は行方向に延びるビット線、ＷＬは列方向に延びるワード線である。前記ビット線１０９とワード線ＷＬとの各交差点には、各々、メモリセルが配置される。以下、行方向に隣接する第１及び第２のメモリセルＡ及びＢについて説明する。

前記メモリセルＡは、第１の容量素子としての強誘電体メモリ容量素子Ｃと、選択素子としてのトランスファゲートＴＧとを備える。

前記メモリセルＡの強誘電体メモリ容量素子Ｃにおいて、１０１はプレート配線（上部電極）、１０２は強誘電体、１０３は下部電極である。また、トランスファゲートＴＧは、第１のＮＭＯＳトランジスタで構成されていて、１０５及び１０７は前記トランスファゲートＴＧの拡散領域、１０６はゲート電極である。前記トランスファゲートＴＧの一方の拡散領域（第１の拡散領域）１０５は下部電極コンタクト１０４を介して強誘電体メモリ容量素子Ｃの下部電極１０３に接続され、前記トランスファゲートＴＧの他方の拡散領域（第２の拡散領域）１０７はビット線コンタクト１０８を介してビット線１０９に接続されていて、これ等強誘電体メモリ容量素子ＣとトランスファゲートＴＧとが前記ビット線１０９とプレート配線（上部電極）との間に直列接続されている。前記トランスファゲートＴＧのゲート電極（制御端子）１０６は前記ワード線ＷＬに接続される。

一方、前記メモリセルＡに隣接するメモリセルＢも、メモリセルＡと同様の構成であって、第１の容量素子としての強誘電体メモリ容量素子Ｃと、選択素子としてのトランスファゲートＴＧとを備え、メモリセルＢのトランスファゲートＴＧのゲート電極１０６に接続されるワード線ＷＬは、メモリセルＡのトランスファゲートＴＧのゲート電極１０６に接続されるワード線ＷＬとは異なる。メモリセルＢについての詳細な説明は、メモリセルＡの構成と同一部分に同一の符号を付して省略する。

そして、前記２つのメモリセルＡ、Ｂを含む列方向の多数個のメモリセルにまたがって、それ等の各強誘電体メモリ容量素子Ｃの下層には、メモリセルＡのトランスファゲートＴＧの強誘電体メモリ容量素子Ｃに接続された拡散領域（第１の拡散領域）１０５と、隣接するメモリセルＢのトランスファゲートＴＧの強誘電体メモリ容量素子Ｃに接続された拡散領域（第３の拡散領域）１０５との間を含む列方向の領域において、第２の容量素子としての平滑容量ＳＣが配置されている。

前記平滑容量ＳＣは、第２のＮＭＯＳトランジスタで構成されていて、列方向に延びるゲート電極１１２と、拡散領域１１３とを備えて、ＭＯＳトランジスタ容量を構成している。前記平滑容量ＳＣにおいて、メモリセルアレイ９０１の一端部にはコンタクト１１４が配置されて平滑容量ＳＣの拡散領域１１３が接地電位に接続され、メモリセルアレイ９０１の他端部にはコンタクト１１５が配置されて平滑容量ＳＣのゲート電極１１２が電源電位に接続される。尚、図１において、１３０及び１３１は素子分離領域である。

このように、２つのメモリセルＡ、Ｂを含む複数個のメモリセル間にまたがって、電源に接続した共通のゲート電極１１２を配置し、ソース・ドレインとして拡散領域１１３を行方向に配置することにより、強誘電体メモリ容量素子Ｃの領域に平滑容量ＳＣを配置することが可能になる。

（実施形態２）
図２は、本発明の請求項１、４、６及び７を適用した第２の実施形態による半導体記憶装置におけるメモリセルアレイのＡ−Ａ’断面図及び平面図を示す。同平面図は、メモリセルアレイ９０１の一部の４行２列のメモリセルアレイを示している。以下、複数のメモリセルの構成をＡ−Ａ’断面図のメモリセルＡを用いて説明する。

同図において、２００は基板である。第１の容量素子である強誘電体メモリ容量素子Ｃにおいて、２０１はプレート配線（上部電極）、２０２は強誘電体、２０３は下部電極、２０４はトランスファゲートＴＧの拡散領域２０５への下部電極コンタクトである。

選択素子であるトランスファゲートＴＧは、第１のＮＭＯＳトランジスタで構成されていて、２０５及び２０７は前記トランスファゲートＴＧの拡散領域、２０６はゲート電極であってワード線ＷＬに接続されている。また、２０８はビット線コンタクト、２０９はビット線であり、拡散領域２０７とビット線２０９とはビット線コンタクト２０８で接続される。

そして、平滑容量ＳＣは、第２のＮＭＯＳトランジスタで構成されていて、ゲート電極２１２と、拡散領域２１３とにより、ＭＯＳトランジスタ容量を構成している。２３０及び２３１は素子分離領域である。メモリセルアレイ９０１の端部でコンタクト２１４を配置して平滑容量ＳＣの拡散領域２１３を接地電位に接続し、コンタクト２１５で平滑容量ＳＣのゲート電極２１２を電源電位に接続している。

図３は、メモリセルアレイのＢ−Ｂ’断面図及び平面図を示す。同図において、２５１及び２５２は素子分離領域、２５３は接地電位に接続された配線である。拡散領域２１３をコンタクト２１４を介して接地電位に接続している。

図４は、メモリセルアレイのＣ−Ｃ’断面図及び平面図を示す。同図において、２６１は素子分離領域、２６３は電源電位ＶＤＤに接続された配線である。ゲート電極２１２をコンタクト２１５を介して配線２６３の電源電位ＶＤＤに接続している。

このように、メモリセルＡとメモリセルＢとの間にまたがって、電源に接続した共通のゲート電極２１２を配置し、ソース・ドレインとして拡散領域２１３を列方向に配置することにより、強誘電体メモリ容量素子Ｃの領域に、実施形態１に対してより大容量の平滑容量ＳＣを配置することが可能になる。

（実施形態３）
図５は、本発明の請求項１、２、４、６、７を適用した第３の実施形態による半導体記憶装置におけるメモリセルアレイのＡ−Ａ’断面図及び平面図を示す。同平面図は、メモリセルアレイ９０１の一部の４行２列のメモリセルアレイを示している。以下、複数のメモリセルの構成をＡ−Ａ’断面図のメモリセルＡを用いて説明する。

同図において、３００は基板である。第１の容量素子である強誘電体メモリ容量素子Ｃにおいて、３０１はプレート配線（上部電極）、３０２は強誘電体、３０３は下部電極、３０４はトランスファゲートＴＧの拡散領域３０５への下部電極コンタクトである。

選択素子であるトランスファゲートＴＧは、第１のＮＭＯＳトランジスタで構成されていて、３０５及び３０７は前記トランスファゲートＴＧの拡散領域、３０６はトランスファゲートＴＧのゲート電極であってワード線ＷＬに接続されている。３０８はビット線コンタクト、３０９はビット線であり、拡散領域３０７とビット線３０９とはビット線コンタクト３０８で接続される。

そして、平滑容量ＳＣは、第２のＮＭＯＳトランジスタで構成されていて、ゲート電極３１２と、拡散領域３１３とを有し、ＭＯＳトランジスタ容量を構成している。３３０及び３３１は素子分離領域である。メモリセルアレイ９０１の端部でコンタクト３１４を配置して平滑容量ＳＣの拡散領域３１３を接地電位に接続し、コンタクト３１５で平滑容量ＳＣのゲート電極３１２を電源電位に接続する。

図５において、Ｃａｐ＿Ｘ３及びＣａｐ＿Ｙ３は、強誘電体メモリ容量素子Ｃの下部電極３０３の行方向サイズ及び列方向サイズである。前記サイズＣａｐ＿Ｘ３及びＣａｐ＿Ｙ３の積は、強誘電体メモリ容量素子Ｃの面積であり、メモリ特性を満足するように設定される。このとき、Ｃａｐ＿Ｘ３＞Ｃａｐ＿Ｙ３と設定することにより、メモリセルＡとメモリセルＢとの下部電極コンタクト３０４が接続される拡散領域３０５の間隔をより大きくすることができる。

このように、メモリセルＡとメモリセルＢとの間にまたがって、電源に接続した共通のゲート電極３１２を配置し、ソース・ドレインとして拡散領域３１３を列方向に配置し、かつ強誘電体メモリ容量素子Ｃの下部電極３０３の形状を長方形にすることにより、強誘電体メモリ容量素子Ｃの領域に、実施形態２に対してより大容量の平滑容量ＳＣを配置することが可能になる。

（実施形態４）
図６は、本発明の請求項１、２、３、４、６、７を適用した第４の実施形態による半導体記憶装置におけるメモリセルアレイのＡ−Ａ’断面図及び平面図を示す。同平面図は、メモリセルアレイ９０１の一部の４行２列のメモリセルアレイ４４０と、ダミーメモリセルアレイ４２０、４２１とを示しており、メモリセルアレイ周囲にダミーメモリセルアレイが必要な場合に本発明を適用した実施形態である。

以下、複数のメモリセルの構成をＡ−Ａ’断面図のメモリセルＡを用いて説明する。同図において、４００は基板である。第１の容量素子である強誘電体メモリ容量素子Ｃにおいて、４０１はプレート配線（上部電極）、４０２は強誘電体、４０３は下部電極、４０４はトランスファゲートＴＧの拡散領域４０５への下部電極コンタクトである。

選択素子であるトランスファゲートＴＧは、第１のＮＭＯＳトランジスタで構成されていて、４０５及び４０７は前記トランスファゲートＴＧの拡散領域、４０６はゲート電極であってワード線ＷＬに接続されている。４０８はビット線コンタクト、４０９はビット線であり、前記拡散領域４０７とビット線４０９とはビット線コンタクト４０８で接続される。

また、平滑容量ＳＣは、ゲート電極４１２と、拡散領域４１３とを有し、ＭＯＳトランジスタ容量を構成している。尚、４３０及び４３１は素子分離領域である。

更に、４２０及び４２１はダミーメモリセルアレイ、４２２及び４２３はダミービット線であってその電位は接地電位である。一方のダミーメモリセルアレイ４２０にコンタクト４１５を配置して、平滑容量ＳＣの拡散領域４１３をダミービット線４２２に接続して接地電位に設定している。また、前記ダミーメモリセルアレイ４２０の端部にコンタクト４１４を配置して、平滑容量ＳＣのゲート電極４１２を、ワード線ＷＬを駆動する電源電位ＶＤＤに接続している。尚、この電源電位ＶＤＤは、図１１に示した周辺回路領域９０２に配置される周辺回路部（図示せず）内に搭載する内部電源回路の電源電圧としても良い。

このように、メモリセルＡとメモリセルＢとの間にまたがって、電源に接続した共通のゲート電極４１２を配置し、ソース・ドレインとして拡散領域４１３を列方向に配置して平滑容量ＳＣを構成し、ダミーメモリセルアレイ４２０のダミービット線４２２を利用して前記平滑容量ＳＣの拡散領域４１３の電位を接続する。従って、平滑容量ＳＣの拡散領域４１３の接続をダミーメモリセルアレイ４２０で行うことにより、平滑容量ＳＣの拡散領域４１３のコンタクトを配置するスペースを削減でき、メモリセルアレイ９０１のより一層の面積削減ができる。

（実施形態５）
図７は、本発明の請求項１、２、３、４、６、７を適用した第５の実施形態による半導体記憶装置におけるメモリセルアレイのＡ−Ａ’断面図及び平面図を示す。同平面図は、メモリセルアレイ９０１の一部の４行２列のメモリセルアレイ５４０と、ダミーメモリセルアレイ５２０、５２１とを示しており、メモリセルアレイ周囲にダミーメモリセルアレイが必要な場合に本発明を適用した実施形態である。

以下、複数のメモリセルの構成をＡ−Ａ’断面図のメモリセルＡを用いて説明する。同図において、５００は基板である。第１の容量素子である強誘電体メモリＣにおいて、５０１はプレート配線（上部電極）、５０２は強誘電体、５０３は下部電極、５０４はトランスファゲートＴＧの拡散領域５０５への下部電極コンタクトである。

選択素子であるトランスファゲートＴＧは、第１のＮＭＯＳトランジスタで構成されていて、５０５及び５０７は前記トランスファゲートＴＧの拡散領域、５０６はゲート電極であってワード線ＷＬに接続されている。５０８はビット線コンタクト、５０９はビット線であり、拡散領域５０７とビット線５０９とはビット線コンタクト５０８で接続される。

また、平滑容量ＳＣは、第２のＮＭＯＳトランジスタで構成されていて、ゲート電極（第１の端子）５１２と、拡散領域（第２の端子）５１３とを有し、ＭＯＳトランジスタ容量を構成している。５３０及び５３１は素子分離領域である。

更に、５２０及び５２１はダミーメモリセルアレイ、５２２はダミービット線であってその電位は接地電位である。５２３はダミービット線であってその電位は電源電位である。

ダミーメモリセルアレイ５２０にコンタクト５１５が配置されて平滑容量ＳＣの拡散領域５１３がダミービット線５２２を介して接地電位に接続される。また、ダミーメモリセルアレイ５２１にコンタクト５１４が配置されて、平滑容量ＳＣのゲート電極５１２がダミービット線５２３を介して電源電位に接続される。

このように、メモリセルＡとメモリセルＢとの間にまたがって、電源に接続した共通のゲート電極５１２を配置し、ソース・ドレインとして拡散領域５１３を列方向に配置して平滑容量ＳＣを構成する。そして、ダミーメモリセル５２０のダミービット線５２２を利用して平滑容量ＳＣの拡散領域５１３を接地電位に接続し、平滑容量ＳＣのゲート電極５１２をダミーメモリセル５２１のダミービット線５２３を利用して電源電位に接続する。平滑容量ＳＣの端子接続をダミーメモリセルアレイ部で行うことにより、端子接続スペースを削減でき、実施形態４よりもメモリセルアレイの面積削減ができる。

（実施形態６）
図８は、本発明の請求項１、４、５、６、７を適用した第６の実施形態による半導体記憶装置におけるメモリセルアレイのＡ−Ａ’断面図及び平面図を示す。同平面図は、メモリセルアレイ９０１の一部の４行２列のメモリセルアレイを示している。以下、複数のメモリセルの構成をＡ−Ａ’断面図のメモリセルＡを用いて説明する。

同図において、６００は基板である。第１の容量素子である強誘電体メモリ容量素子Ｃにおいて、６０１はプレート配線（上部電極）、６０２は強誘電体、６０３は下部電極、６０４はトランスファゲートＴＧの拡散領域６０５への下部電極コンタクトである。

選択素子であるトランスファゲートＴＧは、第１のＮＭＯＳトランジスタで構成されていて、６０５及び６０７は前記トランスファゲートＴＧの拡散領域、６０６はゲート電極であってワード線ＷＬに接続されている。６０８はビット線コンタクト、６０９はビット線であり、拡散領域６０７とビット線６０９とはビット線コンタクト６０８で接続される。

また、平滑容量ＳＣは、第２のＮＭＯＳトランジスタで構成されていて、ゲート電極６１２と、拡散領域６１３とを有し、ＭＯＳトランジスタ容量を構成している。そして、このＭＯＳトランジスタ容量のゲート酸化膜厚は、前記トランスファゲートＴＧのゲート酸化膜厚よりも薄くすることが本実施形態の特徴点である。例えば、前記トランスファゲートＴＧは、強誘電体メモリ容量素子Ｃの下部電極６０３に所望の書込み電圧を印加する必要があるため、電源電圧と同じレベルの書き込み電圧を印加する場合には、トランスファゲートＴＧのゲート電圧を（電源電圧＋ＭＯＳの閾値電圧）以上にする必要がある。このため、トランスファゲートＴＧのゲート酸化膜の耐圧は（電源電圧＋閾値電圧）以上必要になる。しかし、平滑容量ＳＣは目的の電源に対する耐圧があれば良い。従って、電源電圧に対して平滑容量ＳＣを構成する場合は、耐圧は通常の電源電圧に対して確保できていれば良い。よって、平滑容量ＳＣのゲート酸化膜圧は、トランスファゲートＴＧのゲート酸化膜圧よりも薄くでき、例えばトランスファゲートＴＧのゲート酸化膜厚ｔをｔ＝７ｎｍに設定し、平滑容量ＳＣのゲート酸化膜厚ｔをｔ＝３．５ｎｍとした場合には、約２倍の容量値を確保できる。

（実施形態７）
図９は、本発明の請求項１、４、６、７を適用した第７の実施形態による半導体記憶装置におけるメモリセルアレイのＡ−Ａ’断面図及び平面図を示し、ビット線が強誘電体メモリ容量素子Ｃよりも上方に配置される場合の実施形態である。前記平面図は、メモリセルアレイ９０１の一部の４行２列のメモリセルアレイを示している。以下、複数のメモリセルの構成をＡ−Ａ’断面図のメモリセルＡを用いて説明する。

同図において、７００は基板である。第１の容量素子である強誘電体メモリ容量素子Ｃにおいて、７０１はプレート配線（上部電極）、７０２は強誘電体、７０３は下部電極であり、上部電極７０１と強誘電体７０２と下部電極７０３とにより強誘電体メモリ容量素子Ｃを形成する。７０４はトランスファゲートＴＧの拡散領域７０５への下部電極コンタクトである。

選択素子であるトランスファゲートＴＧは、第１のＮＭＯＳトランジスタで構成されていて、７０５及び５０７は前記トランスファゲートＴＧの拡散領域、７０６はゲート電極であってワード線ＷＬに接続されている。７０８はビット線コンタクト、７０９はビット線であり、拡散領域７０７とビット線７０９とはビット線コンタクト７０８で接続される。

また、平滑容量ＳＣは、第２のＮＭＯＳトランジスタで構成されていて、ゲート電極７１２と、拡散領域７１３とを有し、ＭＯＳトランジスタ容量を構成している。７３０及び７３１は素子分離領域である。メモリセルアレイ９０１の端部でコンタクト７１４を配置して平滑容量ＳＣの拡散領域７１３を接地電位に接続し、コンタクト７１５で平滑容量ＳＣのゲート電極７１２を電源電位に接続する。

このように、ビット線７０９を強誘電体メモリ容量素子Ｃよりも上方に配置した構成においても、メモリセルＡとメモリセルＢとの間にまたがって、電源に接続した共通のゲート電極７１２を配置し、ソース・ドレインとして拡散領域７１３を列方向に配置することにより、強誘電体メモリ容量素子Ｃの領域に、平滑容量ＳＣを配置することが可能になる。

（実施形態８）
図１０は、本発明の請求項１、４、６、７を適用した第８の実施形態による半導体記憶装置におけるメモリセルアレイのＡ−Ａ’断面図及び平面図を示し、ビット線が強誘電体メモリ容量素子Ｃよりも上方に配置され、強誘電体メモリ容量素子Ｃがプレーナ型の場合の実施形態である。前記平面図は、メモリセルアレイ９０１の一部の４行２列のメモリセルアレイを示している。以下、複数のメモリセルの構成をＡ−Ａ’断面図のメモリセルＡを用いて説明する。

同図において、８００は基板である。第１の容量素子である強誘電体メモリ容量素子Ｃにおいて、８０１はプレート配線（上部電極）、８０２は強誘電体、８０３は下部電極であり、上部電極８０１と強誘電体８０２と下部電極８０３とにより強誘電体メモリ容量素子Ｃを形成する。８４０はプレート配線（上部電極）コンタクト、８４１は第１配線層である。８０４はトランスファゲートＴＧの拡散領域８０５へのコンタクトである。

選択素子であるトランスファゲートＴＧは、第１のＮＭＯＳトランジスタで構成されていて、８０５及び８０７は前記トランスファゲートＴＧの拡散領域、８０６はゲート電極であってワード線ＷＬに接続されている。８０８はビット線コンタクト、８０９はビット線であり、拡散領域８０７とビット線８０９とはビット線コンタクト８０８で接続されている。

また、平滑容量ＳＣは、第２のＮＭＯＳトランジスタで構成されていて、ゲート電極８１２と、拡散領域８１３とを有し、ＭＯＳトランジスタ容量を構成している。８３０及び８３１は素子分離領域である。メモリセルアレイ９０１の端部でコンタクト８１４を配置して平滑容量ＳＣの拡散領域８１３を接地電位に接続し、コンタクト８１５で平滑容量ＳＣのゲート電極８１２を電源電位に接続している。

このように、ビット線８０９を誘電体メモリ容量素子Ｃよりも上方に配置した構成で、誘電体メモリ容量素子Ｃがプレーナ型の構成においても、メモリセルＡとメモリセルＢとの間にまたがって、電源に接続した共通のゲート電極８１２を配置し、ソース・ドレインとして拡散領域８１３を列方向に配置することにより、強誘電体メモリ容量素子Ｃの領域に、平滑容量ＳＣを配置することが可能になる。

以上説明したように、本発明は、回路の電源電圧を安定化させるなどの目的で必要となる平滑容量をメモリセルアレイ部に搭載できて、チップ面積を削減できるので、例えば強誘電体を用いた半導体メモリやＤＲＡＭ等の半導体記憶装置として有用である。

ＴＧトランスファゲート（選択素子）
１０５〜８０５トランスファゲートの拡散領域
１０６〜８０６トランスファゲートのゲート電極
１０７〜８０７トランスファゲートの拡散領域
Ｃ強誘電体メモリ容量素子（第１の容量素子）
１０１〜８０１プレート配線（上部電極）
１０２〜８０２強誘電体
１０３〜８０３下部電極
１０４〜８０４コンタクト
１００〜８００基板
１０８〜８０８ビット線コンタクト
１０９〜８０９ビット線
ＷＬワード線
ＳＣ平滑容量（第２の容量素子）
１１２〜８１２平滑容量のゲート電極
１１３〜８１３平滑容量の拡散領域
１１４〜８１４、
１１５〜８１５平滑容量素子へのコンタクト
１３０〜８３０、
１３１〜８３１素子分離領域
８４０プレート配線（上部電極）コンタクト
８４１第１配線層
４２０、４２１ダミーメモリセルアレイ

Claims

列方向に並んで配置した複数のビット線と、
行方向に並んで配置した複数のワード線と、
前記ビット線と前記ワード線との交差点に配置され、前記ビット線とプレート配線との間に直列接続された選択素子と第１の容量素子とを有し、前記選択素子の制御端子を前記ワード線に接続した複数のメモリセルとからなるメモリセルアレイとを備え、
前記第１の容量素子の下層において、２つ以上の前記メモリセルにまたがって、第２の容量素子を具備し、
前記選択素子は第１のＭＯＳトランジスタであり、前記第２の容量素子は第２のＭＯＳトランジスタである
ことを特徴とする半導体記憶装置。
前記請求項１記載の半導体記憶装置において、
前記選択素子に接続される前記第１の容量素子の電極の短辺の長さと長辺の長さが異なる
ことを特徴とする半導体記憶装置。
前記請求項１又は２記載の半導体記憶装置において、
前記メモリセルアレイの周囲に記憶素子として使用しないダミーメモリセルアレイを備え、
前記ダミーメモリセルアレイのビット線と前記第２の容量素子の端子とが接続される
ことを特徴とする半導体記憶装置。
前記請求項１記載の半導体記憶装置において、
前記第１のＭＯＳトランジスタのゲート酸化膜厚より前記第２のＭＯＳトランジスタのゲート酸化膜厚が薄い
ことを特徴とする半導体記憶装置。
前記請求項１又は４記載の半導体記憶装置において、
前記第１のＭＯＳトランジスタのソースとドレインの方向と、前記第２のＭＯＳトランジスタのソースとドレインの方向とは、異なる
ことを特徴とする半導体記憶装置。
前記請求項１、４及び５の何れか１項に記載の半導体記憶装置において、
前記第１及び第２のＭＯＳトランジスタは、ＮＭＯＳトランジスタである
ことを特徴とする半導体記憶装置。
前記請求項１及び４〜６の何れか１項に記載の半導体記憶装置において、
前記第１のＭＯＳトランジスタの前記制御端子は、ゲート電極である
ことを特徴とする半導体記憶装置。
前記請求項１〜７の何れか１項に記載の半導体記憶装置において、
前記第２の容量素子の第１の端子の接続電位は電源電圧であり、前記第２の容量素子の第２の端子の接続電位は接地電位である
ことを特徴とする半導体記憶装置。
前記請求項１〜７の何れか１項に記載の半導体記憶装置において、
前記第２の容量素子の第１の端子の接続電位は、ワード線を駆動する電源電圧であり、前記第２の容量素子の第２の端子の接続電位は接地電位である
ことを特徴とする半導体記憶装置。
前記請求項１〜７の何れか１項に記載の半導体記憶装置において、
前記第２の容量素子の第１の端子の接続電位は、周辺回路部に搭載する内部電源回路の電源電圧であり、前記第２の容量素子の第２の端子の接続電位は接地電位である
ことを特徴とする半導体記憶装置。
前記請求項１〜１０の何れか１項に記載の半導体記憶装置において、
前記第１の容量素子は、強誘電体容量である
ことを特徴とする半導体記憶装置。
前記請求項１〜１１の何れか１項に記載の半導体記憶装置において、
前記複数のビット線は、前記第１の容量素子よりも下方に配置される
ことを特徴とする半導体記憶装置。
前記請求項１〜１１の何れか１項に記載の半導体記憶装置において、
前記複数のビット線は、前記第１の容量素子よりも上方に配置される
ことを特徴とする半導体記憶装置。
前記請求項１〜１３の何れか１項に記載の半導体記憶装置において、
前記複数のメモリセルは、第１のメモリセルと第２のメモリセルとを含み、
前記第１のメモリセルの選択素子は、前記第１のメモリセルに含まれる第１の容量素子が接続される第１の拡散領域と、ビット線に接続される第２の拡散領域とを有し、
前記第２のメモリセルの選択素子は、前記第２のメモリセルに含まれる第１の容量素子が接続される第３の拡散領域と、ビット線に接続される第４の拡散領域とを有し、
前記第１のメモリセルの選択素子のゲート電極と前記第２のメモリセルの選択素子のゲート電極とは、異なるワード線に接続されており、
前記第１の拡散領域と前記第３の拡散領域との間に、前記第２の容量素子が配置される
ことを特徴とする半導体記憶装置。