KR100667916B1 - 반도체 장치의 소용량 비휘발성 메모리 - Google Patents

Abstract

본 발명은 반도체 장치의 소용량 비휘발성 메모리에 관한 것으로, 공통 소스와 드레인, 터널산화막 및 그 터널산화막 상에 게이트 전극을 포함하는 다수의 트랜지스터와, 상기 다수의 트랜지스터의 상부전면에 위치하는 절연층과, 콘택플러그를 통해 상기 다수의 트랜지스터 중 동일 열에 위치하는 트랜지스터의 드레인을 연결하는 비트라인과, 콘택플러그를 통해 상기 게이트 전극에 각각 연결되는 하부전극, 상기 하부전극 상에 위치하는 유전막 및 상기 유전막 상에 위치하는 상부전극 적층구조의 커패시터와, 상기 커패시터 및 절연층 상에 위치하는 층간절연막과, 워드라인 콘택을 통해 상기 다수의 커패시터 상부전극중 동일 행에 위치하는 상부전극들을 연결하는 워드라인을 포함한다.

소용량 비휘발성 메모리, MIM

Description

반도체 장치의 소용량 비휘발성 메모리{Low density non volatile memory in semiconductor device}

도 1은 본 발명의 일 실시예에 따른 반도체 장치의 소용량 비휘발성 메모리의 셀 평면 레이아웃이다.

도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 반도체 장치의 소용량 비휘발성 메모리 제조방법을 순차적으로 나타낸 공정 평면 레이아웃이다.

도 3은 본 발명의 일 실시예에 따른 반도체 장치의 소용량 비휘발성 메모리의 셀 평면 일부 확대 레이아웃이다.

도 4는 도 3에 있어서, A-A'방향을 따라 절단하여 나타낸 단면도이다.

도 5는 도 3에 있어서, B-B'방향을 따라 절단하여 나타낸 단면도이다.

도 6은 도 3에 있어서, C-C'방향을 따라 절단하여 나타낸 단면도이다.

도 7은 본 발명의 일 실시예에 따른 반도체 장치의 소용량 비휘발성 메모리의 단면도이다.

도 8은 본 발명의 일 실시예에 따른 반도체 장치의 소용량 비휘발성 메모리의 동작 설명을 위한 평면도이다.

<도면의 주요 부분에 대한 부호의 설명>

1 : 기판 2 : 소자분리막

3 : 게이트 전극 4 : 공통 소스

5 : 드레인 6 : 콘택플러그

7 : 비트라인 8 : 하부전극

9 : 상부전극 10 : 워드라인 콘택

11 : 워드라인

본 발명은 반도체 장치의 소용량 비휘발성 메모리에 관한 것으로, 특히 디스플레이의 구동회로, 센서회로와 함께 단일 칩에 구성할 수 있는 반도체 장치의 소용량 비휘발성 메모리에 관한 것이다.

일반적으로, 디스플레이를 구동하는 회로나, 단일 칩 타입의 센서 등의 반도체 장치에는 소자의 교정을 위한 소용량의 비휘발성 메모리가 필요하다.

이와 같은 소용량 비휘발성 메모리가 요구하는 특징은 추가공정을 최소화하며, 단위 셀의 크기보다는 공정의 호환성이 우수할 것, 각 센서에 맞춰 튜닝이 가능하도록 사용자가 완제품 출하 전에 프로그램하는 것이 가능할 것 등이다.

현재 이미지 센서나 압력센서, 디스플레이, 아날로그 장치의 특성 튜닝용비 휘발성 메모리는 투 폴리 타입(2 Poly Type)의 원 타임 프로그램(OTP) 메모리 또는 플래시 메모리가 사용된다.

그러나, 소자의 교정 또는 칩의 식별(identification)을 위한 비휘발성 메모리는 1Kbit이하의 소용량이면 충분하나, 이러한 소용량의 메모리를 구현하기 위하여 2층의 폴리 플로팅 게이트 기반의 비휘발성 메모리를 적용하는 것은 마스크의 추가뿐만 아니라 폴리 실리콘의 증착공정 등을 여러번 적용해야 하므로, 공정이 복잡하여 단가가 높아지는 문제점이 있었다.

또한, 추가 가열공정에 의하여 소자의 특성이 변경되어 회로의 호환설계를 적용할 수 없는 문제점이 있었다.

따라서, 본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여, 주변의 아날로그 회로들과 완전히 호환되는 공정을 적용하여 제조할 수 있는 반도체 장치의 소용량 비휘발성 메모리를 제공하는데 있다.

상기와 같은 목적을 달성하기 위해 본 발명은, 공통 소스와 드레인, 터널산화막 및 그 터널산화막 상에 게이트 전극을 포함하는 다수의 트랜지스터와, 상기 다수의 트랜지스터의 상부전면에 위치하는 절연층과, 콘택플러그를 통해 상기 다수의 트랜지스터 중 동일 열에 위치하는 트랜지스터의 드레인을 연결하는 비트라인 과, 콘택플러그를 통해 상기 게이트 전극에 각각 연결되는 하부전극, 상기 하부전극 상에 위치하는 유전막 및 상기 유전막 상에 위치하는 상부전극이 순차 적층된 구조의 커패시터와, 상기 커패시터 및 절연층 상에 위치하는 층간절연막 및 워드라인 콘택을 통해 상기 다수의 커패시터 상부전극 중 동일 행에 위치하는 상부전극들을 연결하는 워드라인을 포함하는 반도체 장치의 소용량 비휘발성 메모리를 제공한다.

또한, 상기 반도체 장치의 소용량 비휘발성 메모리에 있어서, 상기 커패시터는 금속 하부전극, 유전막 및 금속 상부전극의 적층 구조인 것이 바람직하다.

또한, 상기 반도체 장치의 소용량 비휘발성 메모리에 있어서, 상기 유전막은 산화막, 질화막 및 산화막의 적층구조인 것이 바람직하다.

또한, 상기 반도체 장치의 소용량 비휘발성 메모리에 있어서, 상기 하부전극과 상부전극은 각각 플로팅 게이트와 콘트롤 게이트 역할을 하는 것이 바람직하다.

이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 병기하였다.

이제 본 발명의 일 실시예에 따른 반도체 장치의 소용량 비휘발성 메모리에 대하여 도면을 참고로 하여 상세하게 설명한다.

도 1은 본 발명의 일 실시예에 따른 반도체 장치의 소용량 비휘발성 메모리의 셀 평면 레이아웃이다.

도 1을 참조하면, 일방향으로 긴 형태의 소자형성영역(1)과, 상기 소자형역영역(1)의 일부를 지나는 게이트 전극(3)과, 상기 게이트 전극(3)의 좌우 측면에 각각 위치하는 공통 소스(4) 및 드레인(5)과, 상기 드레인(5)에 콘택플러그(6')를 통해 연결되는 비트라인(7)과, 게이트 전극(3)에 콘택플러그(6)를 통해 연결되는 하부전극(8), 유전막(도면 미도시), 상부전극(9) 구조의 커패시터와, 상기 커패시터의 상부전극(9)에 워드라인 콘택(10)을 통해 연결되는 워드라인(11)을 포하하여 구성된다.

도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 반도체 장치의 소용량 비휘발성 메모리 제조방법을 순차적으로 나타낸 공정 평면 레이아웃이다.

그러면, 이를 참조하여 본 발명에 따른 반도체 장치의 소용량 비휘발성 메모리의 구조를 보다 상세히 설명한다.

먼저, 2a에 도시한 바와 같이 기판에 소자분리막(2)을 형성하여 일방향으로 긴 다수의 소자형성영역(1)을 형성한다.

그 다음, 도 2b에 도시한 바와 같이 상기 구조의 상부에 터널산화막(도면 미도시)를 증착하고, 그 상부에 폴리실리콘을 증착하고, 패터닝하여 상기 소자형성영역(1)의 상부측 터널산화막 상에 일부가 위치하는 게이트 전극(3)를 형성한다.

그 다음, 도 2c에 도시한 바와 같이 상기 인접한 게이트 전극(3)의 사이를 지나며 상기 소자형성영역(1)과는 수직으로 교차하도록 일방향으로 길게 마련된 공통 소스(4)와 상기 다른 노출된 소자형성영역(1)에 드레인(5)을 형성한다.

그 다음, 도 2d에 도시한 바와 같이 상기 구조의 상부에 절연층(도면 미도시)을 증착하고, 각 게이트 전극(3)과 상기 드레인(5)의 상부를 노출시키는 콘택홀을 형성하고, 그 콘택홀의 내에서 상기 게이트 전극(3)과 드레인(5)에 각각 선택적으로 접속되는 콘택플러그(6, 6')를 형성한다.

그 다음, 도 2e에 도시한 바와 같이 금속을 증착하고 패터닝하여 상기 소자형성영역(1)의 상부를 지나며 각 드레인(5)에 접속된 콘택플러그(6')를 상호 연결하는 비트라인(7)을 형성함과 아울러 상기 콘택플러그(6)를 통해 상기 게이트 전극(3)에 접속되는 커패시터 하부전극(8)을 형성한다.

또한, 상기 커패시터 하부전극(8')은 소자분리막 상의 절연층 상에도 위치한다.

그 다음, 도 2f에 도시한 바와 같이 상기 구조의 상부에 산화막, 질화막, 산화막 적층구조의 유전막(도면 미도시)을 증착한 후, 그 상부에 금속을 증착하고 패터닝하여 상기 커패시터 하부전극(8)의 상부측 유전막 상에 위치하는 커패시터 상부전극(9)을 형성함과 아울러 상기 커패시터 하부전극(8') 측 상부에 위치하는 커패시터 상부전극(9')을 형성한다.

그 다음, 도 2g에 도시한 바와 같이 상기 구조의 상부전면에 층간절연막(도면 미도시)를 증착하고, 그 층간절연막을 통해 상기 커패시터 상부전극(9,9')에 연결되는 워드라인 콘택(10)을 형성한다.

그 다음, 도 2h에 도시한 바와 같이 상기 워드라인 콘택(10)을 비트라인(7)과 수직인 방향으로 연결하는 워드라인(11)을 형성한다. 여기서, 굵은 선으로 표시된 영역은 단위 셀(UC)이다.

이하, 상기와 같이 제조된 본 발명 반도체 장치의 소용량 비휘발성 메모리의 구조를 보다 구체적인 단면을 통해 상세히 설명한다.

도 3은 본 발명의 일 실시예에 따른 반도체 장치의 소용량 비휘발성 메모리의 셀 평면 일부 확대 레이아웃이고, 도 4는 도 3에 있어서, A-A' 방향을 따라 절단하여 나타낸 단면도이고, 도 5는 도 3에 있어서, B-B' 방향을 따라 절단하여 나타낸 단면도이고, 도 6은 도 3에 있어서, C-C' 방향을 따라 절단하여 나타낸 단면도이고, 도 7은 상기 도 4 내지 도 6의 단면을 종합하여 본 발명에 따른 반도체 장치의 소용량 비휘발성 메모리의 구조를 나타낸 단면도이다.

상기 도 3 내지 도 7을 참조하면, 소자분리막(2)에 의해 정의된 소자형성영역(1)의 상부에는 터널산화막(3')과 게이트 전극(3), 공통 소스(4) 및 드레인(5)을 포함하는 모스 트랜지스터와, 상기 모스 트랜지스터 및 소자분리막(2)의 상부전면에 위치하는 절연층(12)과, 상기 게이트 전극(3)에 콘택플러그(6)로 연결되는 하부전극(8), 하부전극(8) 상의 유전막(13) 및 그 유전막(13) 상의 상부전극(9)을 포함하는 금속, 유전막, 금속 구조의 커패시터와, 상기 모스 트랜지스터의 드레인(5)에 콘택플러그(6')를 통해 연결되는 비트라인(7)과, 상기 절연층(12)의 상부에 위치하는 하부전극(8'), 유전막(13), 상부전극(9')이 적층된 더미 커패시터와, 상기 커패 시터, 더미 커패시터, 비트라인(7) 및 절연층(12)의 상부전면에 위치하는 층간절연막(14)과, 워드라인 콘택(10)을 통해 상기 더미 커패시터 및 커패시터의 상부전극(9',9)에 연결되는 워드라인(11)을 포함하여 구성된다.

이와 같이 구성된 본 발명은 하부전극(8), 유전막(13), 상부전극(9) 구조의 커패시터인 금속, 유전막, 금속 구조의 커패시터를 플로팅 게이트와 콘트롤 게이트로 사용한다.

즉, 상기 하부전극(8)은 터널산화막(3')의 상부에 위치하는 게이트전극(3)에 연결되어 플로팅 게이트의 역할을 하며, 상부전극(9)은 하부전극(8)과 산화막, 질화막, 산화막이 적층된 유전막(13)을 사이에 두고 상부측에 위치하여 콘트롤 게이트의 역할을 하게 된다.

따라서, 본 발명의 실시예에 따라 제조된 상기 반도체 장치의 소용량 비휘발성 메모리의 구조는 센서 또는 디스플레이의 구동회로에서 모스 트랜지스터 제조공정 및 커패시터, 저항, 금속배선 형성공정과 동시에 진행하면서 제조함이 가능하여 특별한 공정의 추가 없이 센서 또는 디스플레이의 구동회로와 함께 제조할 수 있다.

도 8은 본 발명의 일 실시예에 따른 반도체 장치의 소용량 비휘발성 메모리의 동작 설명을 위한 평면 레이아웃이다.

도 8을 참조하면, 단위 셀(UC)을 프로그램 하기 위해서는 비트라인(B/L 1)에 5V의 전압을 인가하고, 워드라인(W/L 2)에 9V의 전압을 인가한다.

이에 따라 상기 단위 셀(UC)의 플로팅 게이트인 하부전극(8)에는 커플링된 전압에 의하여 열전자 주입이 발생하여 프로그램된다.

또한, 상기 단위 셀(UC)의 데이터를 읽기 위해서는 비트라인(B/L 1)에 1V, 워드라인(W/L 2)에 3.3V의 전압을 인가하며, 소거동작에서는 전체 워드라인에 -9 V의 전압을 인가하고, 기판에 9V의 전압을 인가하여 축적된 전자를 소거한다.

이상에서는 본 발명을 특정의 바람직한 실시 예들을 들어 도시하고 설명하였으나, 본 발명은 상기한 실시 예들에 한정되지 않으며 본 발명의 개념을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능하다.

상기한 바와 같이 본 발명 반도체 장치의 소용량 비휘발성 메모리는 다른 회로의 제조공정을 그대로 이용하여 열을 가하는 별도의 공정이 필요하지 않아, 전체 회로의 특성변화없이 설계 및 제조가 가능한 효과가 있다.

또한, 단일 폴리 비휘발성 메모리 구조를 사용하여 추가적인 폴리 실리콘의 형성이 필요없어, 센서 또는 디스플레이 구동회로와 동일한 제조공정을 통해 제조할 수 있게 되며, 이에 따라 추가적인 마스크의 사용 등에 의한 제조비용 증가를 방지할 수 있는 효과가 있다.

아울러, 플로팅 게이트와 콘트롤 게이트로 작용하는 커패시터의 유전막을 산화막, 질화막, 산화막 구조로 사용하여 전류의 누설을 최소화할 수 있어 프로그램 상태를 보다 장기적으로 저장함이 가능한 효과가 있다.

Claims (4)

1. 공통 소스와 드레인, 터널산화막 및 그 터널산화막 상에 게이트 전극을 포함하는 다수의 트랜지스터;

   상기 다수의 트랜지스터의 상부전면에 위치하는 절연층;

   콘택플러그를 통해 상기 다수의 트랜지스터 중 동일 열에 위치하는 트랜지스터의 드레인을 연결하는 비트라인;

   콘택플러그를 통해 상기 게이트 전극에 각각 연결되는 하부전극, 상기 하부전극 상에 위치하는 유전막 및 상기 유전막 상에 위치하는 상부전극이 순차 적층된 구조의 커패시터;

   상기 커패시터 및 절연층 상에 위치하는 층간절연막; 및

   워드라인 콘택을 통해 상기 다수의 커패시터 상부전극 중 동일 행에 위치하는 상부전극들을 연결하는 워드라인;을 포함하는 반도체 장치의 소용량 비휘발성 메모리.
2. 제1항에 있어서,

   상기 커패시터는 금속 하부전극, 유전막 및 금속 상부전극의 적층 구조인 것을 특징으로 하는 반도체 장치의 소용량 비휘발성 메모리.
3. 제1항 또는 제2항에 있어서,

   상기 유전막은 산화막, 질화막 및 산화막의 적층구조인 것을 특징으로 하는 반도체 장치의 소용량 비휘발성 메모리.
4. 제1항 또는 제2항에 있어서,

   상기 하부전극과 상부전극은 각각 플로팅 게이트와 콘트롤 게이트인 것을 특징으로 하는 반도체 장치의 소용량 비휘발성 메모리.

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