KR100949229B1 - 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
실시 예에 따른 반도체 소자는, 반도체층 위에 형성된 플로팅 게이트; 플로팅 게이트 위에 형성된 제1 컨택; 제1 컨택 위에 형성되며, 하부전극, 절연막, 상부전극을 포함하는 MIM 캐패시터; 반도체층의 드레인 영역 위에 형성된 제2 컨택; 제2 컨택 위에 형성된 금속 아일랜드; 금속 아일랜드 위에 형성된 비아; 비아 위에 형성된 비트라인; 을 포함한다.
Description
실시 예는 반도체 소자 및 그 제조방법에 관한 것이다.
실시 예는 비휘발성 메모리에 적용될 수 있는 것으로서, 디스플레이 구동회로, 센서회로와 함께 단일 칩에 구성되는 비휘발성 메모리에 적용될 수 있다.
일반적으로 디스플레이를 구동하는 회로나, 단일 칩 타입 센서 등의 반도체 소자는 소자의 교정을 위한 비휘발성 메모리를 필요로 한다.
이와 같은 비휘발성 메모리가 요구하는 것은 추가공정을 최소화하며, 단위 셀의 크기 보다는 공정의 호환성이 우수할 것, 각 센서에 맞춰 튜닝이 가능하도록 완제품 출하 전에 프로그램하는 것이 가능할 것 등이다.
따라서 이와 같은 요구 조건을 만족시킬 수 있는 반도체 소자 및 그 제조방법에 대한 연구가 진행되고 있다.
실시 예는 회로부 제조공정과 호환되는 제조공정을 적용하여 비휘발성 메모 리를 구현할 수 있는 반도체 소자 및 그 제조방법을 제공한다.
실시 예에 따른 반도체 소자는, 반도체층 위에 형성된 플로팅 게이트; 상기 플로팅 게이트 위에 형성된 제1 컨택; 상기 제1 컨택 위에 형성되며, 하부전극, 절연막, 상부전극을 포함하는 MIM 캐패시터; 상기 반도체층의 드레인 영역 위에 형성된 제2 컨택; 상기 제2 컨택 위에 형성된 금속 아일랜드; 상기 금속 아일랜드 위에 형성된 비아; 상기 비아 위에 형성된 비트라인; 을 포함한다.
실시 예에 따른 반도체 소자 제조방법은, 반도체층 위에 플로팅 게이트를 형성하는 단계; 상기 플로팅 게이트 위에 제1 컨택을 형성하고, 상기 반도체층의 드레인 영역에 제2 컨택을 형성하는 단계; 상기 제1 컨택 위에 하부전극, 절연막, 상부전극을 포함하는 MIM 캐패시터를 형성하고, 상기 제2 컨택 위에 금속 아일랜드를 형성하는 단계; 상기 금속 아일랜드 위에 비아를 형성하는 단계; 상기 비아 위에 비트라인을 형성하는 단계; 를 포함한다.
실시 예에 따른 반도체 소자 및 그 제조방법에 의하면, 회로부 제조공정과 호환되는 제조공정을 적용하여 비휘발성 메모리를 구현할 수 있는 장점이 있다.
이하 첨부된 도면을 참조하여 실시 예를 설명한다.
도 1은 실시 예에 따른 반도체 소자를 나타낸 사시도이고, 도 2는 실시 예에 따른 반도체 소자를 나타낸 단면도이다. 도 2는 도 1에 도시된 반도체 소자의 비트 라인(bit line) 방향의 단면을 나타낸 것이다.
실시 예에 따른 반도체 소자는, 도 1 및 도 2에 나타낸 바와 같이, 반도체층(11) 위에 플로팅 게이트(15)가 형성되어 있으며, 상기 플로팅 게이트(15) 위에 MIM 캐패시터가 형성되어 있다. 상기 MIM 캐패시터는 하부전극(23), 절연막(25), 상부전극(27)을 포함한다. 상기 플로팅 게이트(15)와 상기 MIM 캐패시터는 제1 컨택(17)에 의하여 연결된다. 상기 MIM 캐패시터의 하부전극(23)이 상기 제1 컨택(17)을 통하여 상기 플로팅 게이트(15)와 연결된다. 도면부호 13은 소자격리부를 나타낸다.
상기 MIM 캐패시터를 이루는 상기 하부전극(23)은 하나의 예로서 Ti 또는 Ti/TiN을 포함하는 금속층으로 형성될 수 있다. 또한 상기 MIM 캐패시터를 이루는 상기 절연막(25)은 예로서 산화막-질화막-산화막의 구조 또는 질화막-산화막의 구조로 형성될 수 있다. 상기 MIM 캐패시터를 이루는 상기 상부전극(27)은 예로서 알루미늄 또는 알루미늄 합금을 포함하는 금속층으로 형성될 수 있다. 또한 상기 상부전극(27)은 구리를 포함하는 금속층으로 형성될 수 있다.
상기 반도체층(11)의 드레인 영역 위에는 제2 컨택(19)이 형성되어 있다. 또한 상기 제2 컨택(19) 위에는 금속 아일랜드(21)가 형성되어 있으며, 상기 금속 아일랜드(21) 위에는 비아(29)가 형성되어 있다. 상기 비아(29) 위에는 비트라인(31)이 형성되어 있다. 상기 금속 아일랜드(21)는 상기 MIM 캐패시터를 이루는 상부전극(27)과 동일층에 형성될 수 있다. 또한 상기 금속 아일랜드(21)는 상기 MIM 캐패시터를 이루는 상부전극(27)과 동일 물질로 형성될 수 있다. 상기 비트라인(31)은 금속층으로 형성될 수 있다.
상기 비트라인(31)은 제1 방향으로 형성되어 있으며, 상기 MIM 캐패시터를 이루는 상기 상부전극(27)은 상기 제1 방향과 수직 방향인 제2 방향으로 형성되어 있다. 상기 상부전극(27)은 워드라인(word line)의 기능을 수행할 수 있다. 상기 비트라인(31)과 상기 MIM 캐패시터를 이루는 상기 상부전극(27)은 서로 격자형으로 배열되어 있다.
실시 예에 의하면 상기 MIM 캐패시터는 플래시 셀의 제어 게이트 기능을 수행할 수 있다. 즉, 상기 MIM 캐패시터는 상기 플로팅 게이트(15)와 함께 플래시 셀을 형성할 수 있다. 상기 반도체층(11)은 상기 플로팅 게이트(15) 하부에 형성된 P-우물(well)(33)과 N-우물(well)(35)을 포함할 수 있다. 상기 P-우물(33)은 상기 N-우물(35) 안에 격리되도록 형성될 수 있다. 상기 P-우물(33)과 상기 N-우물(35)를 이용하여 섹터에 대한 소거(erase)가 구현될 수 있다.
이와 같이 실시 예는 회로부에 메모리가 임베드되는 경우에 유용하게 적용될 수 있다. 상기 MIM 캐패시터는 회로부에도 동일 공정으로 적용될 수 있으며, 메모리 영역에서는 상기 플로팅 게이트(15)와 상기 제1 컨택(17)을 통하여 연결됨으로써 플래시 셀을 구현할 수 있게 된다.
상기 MIM 캐패시터를 이루는 상기 하부전극(23)은 상기 비트라인(31)이 형성된 제1 방향으로 패터닝될 수 있으며, 그 위에 형성된 상부전극(27)은 공통 플레이트로 적용될 수 있다. 이에 따라 상기 상부전극(27)은 워드라인의 기능을 수행할 수 있게 된다.
또한 상기 비트라인(31)과 상기 MIM 캐패시터를 이루는 상기 상부전극(27)이 서로 격자형으로 배열되어 있다. 따라서, 상기 비트라인(31)과 상기 상부전극(27)의 선택을 통하여 플래시 셀의 원하는 위치를 용이하게 선택할 수 있게 된다.
이와 같은 반도체 소자는 다음과 같은 공정을 통하여 형성될 수 있다.
먼저, 상기 반도체층(11) 위에 상기 플로팅 게이트(15)를 형성한다.
이어서, 상기 플로팅 게이트(15) 위에 제1 컨택(17)을 형성하고, 상기 반도체층(11)의 드레인 영역에 제2 컨택(19)을 형성한다.
또한, 상기 제1 컨택(17) 위에 MIM 캐패시터를 형성하고, 상기 제2 컨택(19) 위에 금속 아일랜드(21)를 형성한다. 상기 MIM 캐패시터는 하부전극(23), 절연막(25), 상부전극(27)으로 형성될 수 있다.
상기 MIM 캐패시터를 이루는 상기 하부전극(23)은 하나의 예로서 Ti 또는 Ti/TiN을 포함하는 금속층으로 형성될 수 있다. 또한 상기 MIM 캐패시터를 이루는 상기 절연막(25)은 예로서 산화막-질화막-산화막의 구조 또는 질화막-산화막의 구조로 형성될 수 있다. 상기 MIM 캐패시터를 이루는 상기 상부전극(27)은 예로서 알루미늄 또는 알루미늄 합금을 포함하는 금속층으로 형성될 수 있다. 또한 상기 상부전극(27)은 구리를 포함하는 금속층으로 형성될 수 있다.
상기 플로팅 게이트(15)와 상기 MIM 캐패시터는 상기 제1 컨택(17)에 의하여 연결된다. 상기 MIM 캐패시터의 하부전극(23)이 상기 제1 컨택(17)을 통하여 상기 플로팅 게이트(15)와 연결된다.
그리고, 상기 금속 아일랜드(21) 위에 비아(29)를 형성하고, 상기 비아(29) 위에 비트라인(31)을 형성한다.
상기 비트라인(31)은 제1 방향으로 형성되어 있으며, 상기 MIM 캐패시터를 이루는 상기 상부전극(27)은 상기 제1 방향과 수직 방향인 제2 방향으로 형성되어 있다. 상기 상부전극(27)은 워드라인의 기능을 수행할 수 있다. 상기 비트라인(31)과 상기 MIM 캐패시터를 이루는 상기 상부전극(27)은 서로 격자형으로 배열되어 있다.
실시 예에 의하면 상기 MIM 캐패시터는 플래시 셀의 제어 게이트 기능을 수행할 수 있다. 즉, 상기 MIM 캐패시터는 상기 플로팅 게이트(15)와 함께 플래시 셀을 형성할 수 있다.
이와 같이 실시 예는 회로부에 메모리가 임베드되는 경우에 유용하게 적용될 수 있다. 상기 MIM 캐패시터는 회로부에도 동일 공정으로 적용될 수 있으며, 메모리 영역에서는 상기 플로팅 게이트(15)와 상기 제1 컨택(17)을 통하여 연결됨으로써 플래시 셀을 구현할 수 있게 된다.
상기 MIM 캐패시터를 이루는 상기 하부전극(23)은 상기 비트라인(31)이 형성된 제1 방향으로 패터닝될 수 있으며, 그 위에 형성된 상부전극(27)은 공통 플레이트로 적용될 수 있다. 이에 따라 상기 상부전극(27)은 워드라인의 기능을 수행할 수 있게 된다.
또한 상기 비트라인(31)과 상기 MIM 캐패시터를 이루는 상기 상부전극(27)이 서로 격자형으로 배열되어 있다. 따라서, 상기 비트라인(31)과 상기 상부전극(27)의 선택을 통하여 플래시 셀의 원하는 위치를 용이하게 선택할 수 있게 된다.
도 1은 실시 예에 따른 반도체 소자를 나타낸 사시도이다.
도 2는 실시 예에 따른 반도체 소자를 나타낸 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
11... 반도체층 13... 소자격리부
15... 플로팅 게이트 17... 제1 컨택
19... 제2 컨택 21... 금속 아일랜드
23... 하부전극 25... 절연막
27... 상부전극 29... 비아
31... 비트라인 33... P-우물
35... N-우물
Claims (13)
- 반도체층에 형성되어 섹터의 소거 동작이 이루어지는 P-우물 및 N-우물;상기 반도체층 위에 형성된 플로팅 게이트;상기 플로팅 게이트 위에 형성된 제1 컨택;상기 제1 컨택 위에 형성되며, 하부전극, 절연막, 상부전극을 포함하고, 상기 하부전극은 제1 방향으로 패터닝되고, 워드라인으로 기능되는 상기 상부전극은 상기 제1 방향과 수직한 제2 방향의 라인형태의 공통 플레이트로 형성된 MIM 캐패시터;상기 반도체층의 드레인 영역 위에 형성된 제2 컨택;상기 제2 컨택 위에 형성된 금속 아일랜드;상기 금속 아일랜드 위에 형성된 비아;상기 비아 위에 상기 제1 방향으로 형성된 비트라인을 포함하고,상기 비트라인과 상기 상부전극은 격자형으로 배열된 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 MIM 캐패시터는 플래시 셀의 제어 게이트 기능을 수행하는 반도체 소자.
- 삭제
- 제1항에 있어서, 상기 하부전극은 Ti 또는 Ti/TiN을 포함하는 반도체 소자.
- 제1항에 있어서, 상기 금속 아일랜드와 상기 상부전극은 동일층에 형성된 반 도체 소자.
- 제1항에 있어서, 상기 상부전극은 알루미늄 또는 알루미늄 합금을 포함하는 반도체 소자.
- 제1항에 있어서, 상기 절연막은 산화막-질화막-산화막의 구조 또는 질화막-산화막의 구조를 포함하는 반도체 소자.
- 반도체층에 섹터의 소거 동작이 이루어지는 P-우물 및 N-우물을 형성하는 단계;상기 반도체층 위에 플로팅 게이트를 형성하는 단계;상기 플로팅 게이트 위에 제1 컨택을 형성하고, 상기 반도체층의 드레인 영역에 제2 컨택을 형성하는 단계;상기 제1 컨택 위에 제1 방향으로 패터닝된 하부전극, 절연막, 상기 제1 방향과 수직한 제2 방향의 라인형태로 형성되어 공통 플레이트의 워드라인으로 기능되는 상부전극을 포함하는 MIM 캐패시터를 형성하고, 상기 제2 컨택 위에 금속 아일랜드를 형성하는 단계;상기 금속 아일랜드 위에 비아를 형성하는 단계;상기 비아 위에 상기 제1 방향의 비트라인을 형성하여 상기 비트라인과 상기 상부전극이 격자형으로 배열되도록 하는 단계;를 포함하는 반도체 소자 제조방법.
- 제8항에 있어서, 상기 MIM 캐패시터는 플래시 셀의 제어 게이트 기능을 수행하는 반도체 소자 제조방법.
- 삭제
- 제8항에 있어서, 상기 하부전극은 Ti 또는 Ti/TiN 으로 형성되는 반도체 소자 제조방법.
- 제8항에 있어서, 상기 상부전극은 알루미늄 또는 알루미늄 합금으로 형성되는 반도체 소자 제조방법.
- 제8항에 있어서, 상기 절연막은 산화막-질화막-산화막의 구조 또는 질화막-산화막의 구조로 형성되는 반도체 소자 제조방법.
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