JP6224183B2 - 半導体メモリ装置 - Google Patents

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Description

本発明は、半導体メモリ装置に関する。
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）は代表的な半導体メモリ装置と
して広く用いられている。ＤＲＡＭには、ビット線の信号検出方法の違いから、オープン
ビット線方式とフォールデッドビット線方式という２種類がある（例えば、特許文献１参
照）。
フォールデッドビット線方式は、ワード線とビット線の交点の半分にしかメモリセルを設
けることができないため、１メモリセルあたりの面積は８Ｆ２以上である（Ｆは最小加工
寸法（Ｆｅａｔｕｒｅ Ｓｉｚｅ））。これに対し、オープンビット線方式では、理想的
にはコンタクトを共有できるので１メモリセルあたりの面積は６Ｆ２まで縮小できる。
また、ＤＲＡＭのキャパシタの形成方式としてシリコン基板に深い穴を形成するトレンチ
キャパシタ方式とトランジスタの上方に電極を積層するスタックキャパシタ方式という２
種類の方式が用いられている。最小加工寸法が小さくなると、トレンチキャパシタ方式よ
りスタックキャパシタ方式の方が有利となる。
米国特許第５３９６４５０号 米国特許第５８０２０００号 米国特許第５８７７５２２号 米国特許第５３０２８４３号 米国特許第７７７２０５３号 米国特許第５７６４５６２号
スタックキャパシタ方式を用いてオープンビット線方式のＤＲＡＭを作製しようとすると
、回路設計およびデバイス特性に負担がかかる。すなわち、キャパシタとビット線がとも
にトランジスタの上方に存在するため、キャパシタを迂回するように、ビット線を斜めに
形成すること（特許文献２）や、補助電極を設けること（特許文献３）が必要となる。
例えば、特許文献３では、トランジスタとビット線を接続するため補助配線が必要であり
、また、特許文献２では、ビット線がワード線と直角でない角度で交差する（その結果、
メモリセルが平行四辺形となる）ことが求められる。すなわち、利用されないスペースや
余分なプロセスが必要となる。その結果、例えば、ビット線を斜めに配置した場合には１
つのメモリセルの面積はどのように最適化しても６Ｆ２より大きくなる。
これらは、ビット線とキャパシタが共にトランジスタの上に存在するためであり、ビット
線がキャパシタを避けるように配置することが求められるためである。
また、ワード線とキャパシタ、ビット線がともにトランジスタの上方にあることから、ワ
ード線とビット線との間の寄生容量、およびキャパシタとビット線の間の寄生容量も大き
くなる。ＤＲＡＭでは、キャパシタの容量は、ビット線の寄生容量との比率で決定される
ため、ビット線の寄生容量が大きいと、キャパシタの容量も大きくせざるを得ない。しか
し、特に微細化したメモリセルでは、十分な容量のキャパシタを形成することが困難にな
りつつある。
本発明では、このような問題点の少なくとも１つを解決することを課題とする。例えば、
可能な限り面積を削減することのできる半導体メモリ装置あるいはその回路の構造や作製
方法を提供することを課題とする。あるいは、ビット線の寄生容量の削減できる半導体メ
モリ装置あるいはその回路の構造や作製方法を提供することを課題とする。また、本発明
は信頼性や特性の高い半導体装置およびその作製方法を提供することを課題とする。
本発明の一態様は、基板上に形成されたビット線と、ビット線上に形成された島状の半導
体領域と、島状の半導体領域上に形成されたゲート絶縁体と、ゲート絶縁体上に形成され
たワード線および島状の半導体領域上に形成されたキャパシタを有し、１つの島状の半導
体領域は少なくとも２本のワード線と重なり、その島状の半導体領域のうち、２本のワー
ド線と重なる領域の間には、ビット線との接続のための電極が設けられたことを特徴とす
るメモリセルアレイを有する半導体メモリ装置である。
また、本発明の一態様は、基板上に形成されたビット線と、ビット線上に形成された島状
の半導体領域と、島状の半導体領域上に形成されたゲート絶縁体と、ゲート絶縁体上およ
び島状の半導体領域上に形成された２本のワード線および島状の半導体領域上に形成され
たキャパシタを有し、島状の半導体領域がビット線と重畳する面積は、島状の半導体領域
の面積の８０％以上であることを特徴とするメモリセルアレイを有する半導体メモリ装置
である。
また、本発明の一態様は、基板上に形成されたセンスアンプ回路と、センスアンプ回路上
に形成された第１乃至第３のビット線と、第１のビット線上に形成された島状の半導体領
域と、島状の半導体領域上に形成されたゲート絶縁体と、ゲート絶縁体上および島状の半
導体領域上に形成された２本のワード線および島状の半導体領域上に形成されたキャパシ
タを有するメモリセルアレイを有し、第１のビット線と第２のビット線はセンスアンプ回
路に接続し、第１のビット線の一端と第２のビット線の一端の間に、第３のビット線が設
けられていることを特徴とする半導体メモリ装置である。
ここで、ビット線の下には上記のメモリセルアレイを駆動するための回路（センスアンプ
やデコーダ等）が設けられていてもよい。また、島状の半導体領域の形成される場所は平
坦面上に限られず、凹部あるいは凸部に設けられていてもよい。さらに、隣接するビット
線の高さあるいは深さは異なってもよい。
上記において、島状の半導体領域とワード線によってトランジスタが構成される。上記の
ように、ビット線はトランジスタの下方にあり、また、ワード線およびキャパシタはトラ
ンジスタの上方にある。このため、キャパシタの位置に関係なくビット線を配置できるた
め、極めて効率的なレイアウトとなり、１メモリセルの面積は理想的には６Ｆ２まで縮小
できる。
また、島状の半導体領域を凹部に設ける場合、ワード線は主に凹部の側面に形成されるが
、ビット線へのコンタクトプラグを凹部の底面に形成したコンタクトホール中に設ければ
よいので、１メモリセルの面積は理想的には４Ｆ２まで縮小できる。
なお、凹部あるいは凸部の側面にワード線が形成される場合は、ワード線をゲートとする
トランジスタのチャネル長は、概略、凹部あるいは凸部の側面の高さあるいは深さ程度で
ある。したがって、例えば、そのような高さや深さを適切に設定することにより、集積度
を損ねること無く、最小加工寸法よりチャネル長を大きくでき、短チャネル効果を抑制で
きる。
また、上記の構成では、ビット線はキャパシタやワード線とは離れた位置にあるため、そ
れらとの間での寄生容量も削減できる。ビット線の寄生容量が小さくなれば、メモリセル
に設けるキャパシタの容量もそれに比例して小さくすることができる。
なお、上記の構成では、ビット線はトランジスタの下方にあり、特に障害となるような構
造物が設けられていないことから、ビット線を配置する深さは任意に設定できる。もちろ
ん、ビット線を他の配線から離れて形成することでより寄生容量を低減できる。また、隣
接するビット線の深さを異なるものとすることによって、隣接するビット線間に生じる寄
生容量をも低減できる。
また、メモリセルアレイの下にはそれを駆動するための回路を設けることにより、チップ
面積を削減できる。一般にＤＲＡＭのチップの表面の２割乃至５割は駆動回路であり、こ
れとメモリセルアレイを重ねることにより、チップ面積を削減することができ、また、同
じチップ面積であれば、より多くのメモリセルを形成できる。
本発明の半導体メモリ装置に適用される回路配置の例を説明する図である。 本発明の半導体メモリ装置に適用される回路配置の例を説明する図である。 本発明の半導体メモリ装置に適用される回路配置の例を説明する図である。 本発明の半導体メモリ装置の作製方法の例を説明する図である。 本発明の半導体メモリ装置の作製方法の例を説明する図である。 本発明の半導体メモリ装置のレイアウトの例を説明する図である。 本発明の半導体メモリ装置の作製方法の例を説明する図である。 本発明の半導体メモリ装置の構造の例を説明する図である。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異な
る態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、
以下の実施の形態の記載内容に限定して解釈されるものではない。
また、第１、第２という序数は構成物の混同をさけるために付記するものであり、必ずし
も順序を意味するものではない。例えば、第１層間絶縁体の下層に別の層間絶縁体があっ
てもよく、第１コンタクトプラグと第２コンタクトプラグの中間の層に別のコンタクトプ
ラグを設けることもできる。
（実施の形態１）
図１および図２は本発明が適用されるＤＲＡＭの回路配置の例を示す。図１および図２に
おいてＹ方向に延在する線はビット線を示し、図では第ｍ列乃至第（ｍ＋７）列が示され
ている。また、図１および図２においてＸ方向に延在する線はワード線を示し、図では第
ｎ行乃至第（ｎ＋１８）行が示されている。さらに、図１および図２において、線の交点
にある丸はメモリセルを、線の一端に接続される長方形はセンスアンプを示す。
図１はオープンビット線型ＤＲＡＭの中でも、リラックスド・オープンビット線型と称さ
れる回路配置を示している。図では、センスアンプ１０１ａに接続するビット線１０３ａ
、１０３ｂが上下に設けられる。
例えば、第（ｎ＋１２）行第（ｍ＋７）列のメモリセル１０２のデータを読み取るには、
第（ｎ＋１２）行のワード線をアクティブにして、メモリセル１０２を含む第（ｎ＋１２
）行のメモリセルに蓄積されていた電荷をビット線に開放し、続いて、第（ｎ＋８）行と
第（ｎ＋１７）行の間に設けられたセンスアンプを動作させて、各センスアンプに接続さ
れているビット線の電位差を増幅する。
これらのセンスアンプのうち、例えば、センスアンプ１０１ａはメモリセル１０２のデー
タを読み出すのに使用される。センスアンプ１０１ａはビット線１０３ａとビット線１０
３ｂの電位を比較するが、第（ｎ＋１２）行のワード線をアクティブにすることによって
電位が変動するのは、ビット線１０３ｂのみであり、ビット線１０３ａの電位はほとんど
変動しない。したがって、ビット線１０３ｂの電位を増幅して出力する。
一方、その他の動作させたセンスアンプ、例えば、センスアンプ１０１ｂはデータの読み
取りには関与しないが、第（ｎ＋１２）行のワード線をアクティブにすることにより、そ
の行のメモリセルに蓄積されていた電荷がビット線に開放されてしまうので、再度、メモ
リセルを充電する必要があるため、それぞれのビット線の電位を増幅する。オープンビッ
ト線型ＤＲＡＭの動作の詳細は、特許文献１を参照すればよい。
図２は他のオープンビット線型ＤＲＡＭの回路配置を示している。ここでは、例えば、第
（ｎ＋８）行と第（ｎ＋９）行の間にセンスアンプを２つ設ける。一般にセンスアンプを
ビット線１列分の幅（２Ｆ）に形成することは困難であるので、ビット線２列以上の幅（
４Ｆ以上）を有するように形成する。この例では、センスアンプはビット線２列分の幅に
形成できたとする。そして、ビット線２列分の幅に２つのセンスアンプを隣接して形成す
る。
この例では、例えば、センスアンプ１１１ａは第（ｍ＋６）列のビット線１１３ａと第（
ｍ＋６）列のビット線１１３ｂの電位を比較し、センスアンプ１１１ｂは第（ｍ＋７）列
のビット線１１３ｃと第（ｍ＋７）列のビット線１１３ｄの電位を比較する。
図１に示す形式の回路では、マトリクスの端にはビット線が最密に配置されない部分（す
なわち、ビット線２列のスペースにビット線が１列しか配置されない部分）が生じるが、
図２の例では、マトリクス全般にわたってビット線を最密に配置できる。
図２の回路で、例えば、第（ｎ＋１２）行第（ｍ＋７）列のメモリセル１１２のデータを
読み取るには、第（ｎ＋１２）行のワード線をアクティブにして、メモリセル１１２を含
む第（ｎ＋１２）行のメモリセルに蓄積されていた電荷をビット線に開放し、続いて、第
（ｎ＋８）行と第（ｎ＋９）行の間に設けられたセンスアンプを動作させて、各センスア
ンプに接続されているビット線の電位差を増幅する。
これらのセンスアンプのうち、例えば、センスアンプ１１１ｂはメモリセル１１２のデー
タを読み出すのに使用される。センスアンプ１１１ｂはビット線１１３ｃとビット線１１
３ｄの電位を比較するが、第（ｎ＋１２）行のワード線をアクティブにすることによって
電位が変動するのは、ビット線１１３ｄのみであり、ビット線１１３ｃの電位はほとんど
変動しない。したがって、ビット線１１３ｄの電位を増幅して出力する。
一方、その他の動作させたセンスアンプ、例えば、センスアンプ１１１ａはデータの読み
取りには関与しないが、第（ｎ＋１２）行のワード線をアクティブにすることにより、そ
の行のメモリセルに蓄積されていた電荷がビット線に開放されてしまうので、再度、メモ
リセルを充電する必要があるため、それぞれのビット線の電位を増幅する。
なお、回路が微細化することにより、トランジスタのしきい値のばらつきがが、不純物濃
度の統計的なゆらぎ（Ｓｔａｔｉｓｔｉｃａｌ Ｆｌｕｃｔｕａｔｉｏｎ ｏｆ Ｉｍｐ
ｕｒｉｔｙ Ｃｏｎｃｅｎｔｒａｔｉｏｎ）のために大きくなることが問題となっている
。センスアンプに使用するトランジスタもこの影響を強く受ける。
センスアンプでは、微小な電位差を増幅することが求められ、センスアンプを構成するト
ランジスタのしきい値のばらつきは入力する電位差より小さいことが必要である。このこ
とによるしきい値のばらつきは、チャネル面積の平方根に反比例し、チャネル面積が４倍
となると、しきい値ばらつきは半分とできる。そのため、センスアンプを構成するトラン
ジスタのチャネル面積を過剰に小さくすると電位差の増幅に支障をきたす。
以上のような理由により、センスアンプを構成するトランジスタ１つのチャネル面積を８
Ｆ２以上、好ましくは２５Ｆ２以上とすることが必要となり、センスアンプをビット線２
列分の領域に形成することが困難となっている。そのような条件では、図１に示すような
リラックスド・オープンビット線型の回路配置は現実的ではない。これに対しては図２に
示す回路配置をさらに拡張した図３に示すような回路配置を採用すればよい。
図３に示す回路配置では、１つのセンスアンプがビット線４列分の幅を必要とするため、
ビット線４列分の幅に４つのセンスアンプ（センスアンプ１２１ａ乃至１２１ｄ）を隣接
して形成する。この例では、例えば、センスアンプ１２１ａは第（ｍ＋７）列のビット線
１２３ｃと第（ｍ＋７）列のビット線１２３ｄの電位を比較し、センスアンプ１２１ｂは
第（ｍ＋６）列のビット線１２３ａと第（ｍ＋６）列のビット線１２３ｂの電位を比較す
る。
センスアンプがさらに大きな面積を必要としても同様に対応できる。なお、このようにチ
ャネル面積の大きなトランジスタを使用するとセンスアンプの占める面積が大きくなるが
、本実施の形態では、後述するように、メモリセルはセンスアンプの上に立体的に形成さ
れるので、集積度を低下させる要因とはならない。
また、チャネル面積の大きなトランジスタを用いたセンスアンプでは、トランジスタのゲ
ート容量が大きくなり、ビット線の電位変動が小さくなるが、チャネル面積の増加によっ
て、しきい値のばらつきが低減するので、電位差の増幅の際のエラーの発生する確率は低
下する。
例えば、センスアンプのトランジスタのチャネル面積を１００倍に増加させるとする。セ
ンスアンプのトランジスタのゲート容量が増加することにより、ビット線の電位変動はや
や低下する。しかし、半分となることはない。一方、トランジスタのチャネル面積が１０
０倍になることにより、しきい値ばらつきは１０分の１となるので、ビット線の電位変動
がやや低下しても、増幅の際にエラーが発生する確率は１０分の１程度まで低減できる。
図１あるいは図２に使用できるセンスアンプはフリップフロップ回路にスイッチング素子
を加えたものであればよい。例えば、図６にその例を示す。図６は、図２の回路配置に用
いることのできるセンスアンプの配線等のレイアウトを示す。このような構造を有するセ
ンスアンプの作製に関する詳細は公知の半導体集積回路製造技術を参照できる。
図６（Ａ）は半導体基板等に形成される素子形成領域とその上に設けられる第１配線等の
例を示している。半導体基板としては、単結晶シリコン、単結晶ゲルマニウム、単結晶砒
化ガリウム等を表面に有するものを用いるとよい。図６（Ａ）の一点鎖線で囲まれた領域
３００はセンスアンプの形成される領域を示す。領域３００には、素子形成領域３０２ｎ
と素子形成領域３０２ｐを設け、その上に重ねて第１配線３０１ａ乃至３０１ｄを形成す
る。
これらはいずれもトランジスタのゲートとして機能する。第１配線３０１ａ乃至３０１ｄ
を用いて自己整合的にｎ型あるいはｐ型の不純物をドーピングできる。ここでは、素子形
成領域３０２ｎにｎ型トランジスタを、素子形成領域３０２ｐにｐ型トランジスタを形成
する。さらに、素子形成領域３０２ｎと素子形成領域３０２ｐには図に示すように上層へ
の接続に用いるコンタクトプラグを設ける。
図６（Ｂ）は、図６（Ａ）に示した回路の上に形成される第２配線３０３ａ、３０３ｂ、
３０３ｎ、３０３ｐと上層へのコンタクトプラグのレイアウトを示す。第２配線３０３ａ
および３０３ｂはｎ型トランジスタのドレインとｐ型トランジスタのドレインを接続する
ために設けられ、第２配線３０３ｎおよび３０３ｐは、それぞれ、ｎ型トランジスタおよ
びｐ型トランジスタのソースに接続して、センスアンプの電源を供給するために用いられ
る。
さらに、第１配線３０１ｃと上層、第１配線３０１ｄと上層、第２配線３０３ａと上層、
あるいは第２配線３０３ｂと上層等への接続のためにコンタクトプラグが設けられる。
図６（Ｃ１）は、図６（Ｂ）に示した回路の上に形成される第３配線のレイアウトを示す
。第３配線３０４ａは図の下方に形成されるインバータのゲートと上方に形成されるイン
バータの出力を接続し、第３配線３０４ｂは図の上方に形成されるインバータのゲートと
下方に形成されるインバータの出力を接続する。
また、図６（Ｃ１）の第３配線３０４ｃおよび３０４ｄは下層からのコンタクトプラグと
接続する。第３配線３０４ｃおよび３０４ｄはビット線であり、例えば、図１のビット線
１０３ａ、１０３ｂに相当する。図１のセンスアンプ１０１ａ、１０１ｂにはこの回路を
用いればよい。なお、図２のセンスアンプ１１１ａ、１１１ｂに用いる場合には、さらに
上層の配線が必要であるので、図６（Ｃ１）の第３配線３０４ｃおよび３０４ｄを形成す
る部分に、図６（Ｃ２）に示すようにコンタクトプラグを形成する。
図６（Ｄ）は、図６（Ｃ２）に示した回路の上に形成される第４配線３０５ａ乃至３０５
ｃのレイアウトを示す。第４配線３０５ａ乃至３０５ｃはビット線であり、例えば、第４
配線３０５ａは図２のビット線１１３ａに、第４配線３０５ｂは図２のビット線１１３ｂ
に、第４配線３０５ｃは図２のビット線１１３ｃに相当する。なお、第４配線３０５ｃは
図６に示すセンスアンプの上を通過するだけで、図に示すセンスアンプとは接続しない。
図３の回路構成のセンスアンプも同様に形成することができる。
また、第４配線３０５ｃを設けなければ、図１のセンスアンプ１０１ａ、１０１ｂにも用
いることができ、例えば、第４配線３０５ａは図１のビット線１０３ａに、第４配線３０
５ｂは図１のビット線１０３ｂに相当する。
本実施の形態の半導体メモリ装置では、メモリセルは上記したセンスアンプ等の回路の上
に形成される。その作製工程を図４（Ａ）乃至図４（Ｄ）、図５（Ａ）及び図５（Ｂ）を
用いて説明する。図４（Ａ）、図４（Ｂ）、図５（Ａ）及び図５（Ｂ）は半導体メモリ装
置のビット線に平行な一断面を示す。
まず、基板２０１上に、上記のようにセンスアンプを含む半導体回路２０２を形成する。
この例では半導体回路２０２には２層の配線しか使用されていないが、図６（Ａ）乃至図
６（Ｄ）で説明したように３層以上の配線を使用してもよい。そして、適切な厚さの第１
絶縁体２０３と第１コンタクトプラグ２０４を形成する。
そして、第１コンタクトプラグに接するようにビット線２０５を形成する。さらに、その
上に適切な厚さの第２絶縁体２０６とビット線に接続する第２コンタクトプラグ２０７を
形成する。第１絶縁体２０３と第２絶縁体２０６の厚さは、ビット線の寄生容量を決定す
る上で重要である。１００ｎｍ乃至１μｍとすることがこの好ましい。また、第１絶縁体
２０３と第２絶縁体２０６は酸化シリコン等の比較的誘電率の低い材料で形成するとよい
。
図４（Ａ）を上方より見た模式図を図４（Ｃ）に示す。図４（Ｃ）の線分ＡＢの断面が図
４（Ａ）、図４（Ｂ）に相当する。図４（Ｃ）には隣接するビット線２０５ａも示す。
その後、島状の半導体領域２０８を形成し、これを覆ってゲート絶縁体２０９を形成する
。半導体領域２０８およびゲート絶縁体２０９の厚さは適宜、決定できるが、トランジス
タのチャネル長が短い場合には、いずれも薄くすることが好ましく、例えば、酸化シリコ
ン換算の厚さ（ＥＯＴ）で、チャネル長の１／５０乃至１／５とするとよい。
なお、ゲート絶縁体２０９の厚さはトンネル電流等が問題とならない程度に薄くするとよ
い。また、ゲート絶縁体２０９は比誘電率が１０以上の材料で形成してもよい。
半導体領域２０８に用いる半導体の種類には制約は無いが、移動度が５ｃｍ２／Ｖｓ以上
であることが好ましい。例えば、多結晶シリコン、多結晶ゲルマニウム、多結晶シリコン
ゲルマニウム、インジウム酸化物あるいはインジウム酸化物に他の金属元素を添加した酸
化物、窒化ガリウムあるいは窒化ガリウムに酸素を添加した化合物、砒化ガリウム、砒化
インジウム、硫化亜鉛等を用いればよい。
なお、セルトランジスタのオフ抵抗を上昇させることはメモリセルのリフレッシュ周期を
長くできるので好ましい。例えば、通常のトランジスタの１００万倍のオフ抵抗であれば
、実用的にはリフレッシュ動作を必要としないで使用できる。
このような非常に高いオフ抵抗を得るためには、バルクのシリコン（バンドギャップ１．
１電子ボルト）では不十分であり、バンドギャップが２．５電子ボルト以上４電子ボルト
以下、好ましくは３電子ボルト以上３．８電子ボルト以下のワイドバンドギャップ半導体
を使用することが必要となる。例えば、酸化インジウム、酸化亜鉛等の酸化物半導体、窒
化ガリウム等の窒化物半導体、硫化亜鉛等の硫化物半導体等を用いればよい。
オフ抵抗は、熱的に励起するキャリアの濃度に比例する。ドナーやアクセプタによるキャ
リアが全く存在しない状態（真性半導体）であっても、バルクのシリコンの場合にはバン
ドギャップが１．１電子ボルトなので、室温（３００Ｋ）での熱励起キャリアの濃度は１
×１０１１ｃｍ−３程度である。
一方、バンドギャップ３．２電子ボルトの半導体では熱励起キャリアの濃度は１×１０−
７ｃｍ−３程度となる。電子移動度が同じ場合、抵抗率は、キャリア濃度に反比例するの
で、バンドギャップ３．２電子ボルトの半導体の抵抗率は、シリコンより１８桁も大きい
。
なお、ドナーやアクセプタによるキャリアは極力、低濃度であることが好ましく、その濃
度は、１×１０１２ｃｍ−３以下とすることが好ましい。これらのキャリア濃度によりト
ランジスタのしきい値が決定される。
また、シリコンであっても、極めて薄い場合には、量子力学的な効果によりバンドギャッ
プが拡大することが、報告されている（特許文献５参照）。
半導体領域２０８とゲート絶縁体２０９を形成した後、ワード線２１０ａ、２１０ｂを形
成する。この状態を上方より見た模式図を図４（Ｄ）に示す。図４（Ｄ）には隣接する半
導体領域２０８ａも示す。ワード線２１０ａ、２１０ｂはメモリセルのセルトランジスタ
のゲートとしても機能する。
一般に、下層に半導体集積回路が設けられている場合には、それらによって発生するノイ
ズが上層のトランジスタの動作に支障をもたらすことがある。この問題に対しては、上層
のトランジスタの下に何らかのシールド層を設けて、ノイズを吸収させるとよいが、図４
（Ｂ）および図４（Ｄ）に見られるように、ビット線２０５と半導体領域２０８が重なる
ように配置されると、ビット線２０５がシールド層となり、ノイズを吸収する。半導体領
域２０８がビット線２０５と重畳する面積は、半導体領域２０８の面積の８０％以上であ
るとよい。
次に、イオン注入法等により、半導体領域２０８にワード線２１０ａ、２１０ｂをマスク
として不純物を注入し、ｎ型あるいはｐ型の不純物がドーピングされた領域２１１を形成
する。なお、第２コンタクトプラグ２０７が半導体領域２０８と接する部分とワード線２
１０ａ、２１０ｂとの距離、あるいは、後で形成する第３コンタクトプラグと半導体領域
２０８と接する部分とワード線２１０ａ、２１０ｂとの距離が２０ｎｍ以下、好ましくは
１０ｎｍ以下の場合には、ドーピングされた領域２１１を形成しなくてもよい。
また、半導体領域２０８が予め何らかの導電型を有している場合で、ワード線２１０ａ、
２１０ｂを構成する材料との仕事関数差を利用して、トランジスタの制御をおこなえる場
合には特にドーピングされた領域２１１を形成する必要は無い。例えば、酸化シリコン上
の多結晶シリコンは特別に不純物をドーピングしなくとも、ｎ型を呈するが、ワード線２
１０ａ、２１０ｂに窒化インジウム、窒化亜鉛、ｐ型シリコン等の仕事関数が５電子ボル
ト以上の材料を用いると、ワード線２１０ａ、２１０ｂ近傍の多結晶シリコン中の電子を
排除できるので、極めて抵抗率の高い領域を形成することができる。
次に、酸化シリコン等の比較的誘電率の低い材料で第３絶縁体２１２を形成して、第３コ
ンタクトプラグ２１３ａ、２１３ｂを形成する。さらに、やはり誘電率の低い材料で第４
絶縁体２１４を形成し、これにキャパシタを形成するための孔を設ける。
そして、孔の内面に厚さ２ｎｍ乃至２０ｎｍの第１キャパシタ電極２１５ａ、２１５ｂを
形成する。なお、第１キャパシタ電極２１５ａ、２１５ｂの厚さの上限は最小加工寸法Ｆ
に応じて、決定すればよく、Ｆが２０ｎｍであれば、５ｎｍ以下とすることが好ましく、
Ｆが１０ｎｍであれば、２．５ｎｍ以下とすることが好ましい。
次に、図５（Ａ）に示すように、厚さ２ｎｍ乃至２０ｎｍのキャパシタ絶縁体２１６を形
成する。キャパシタ絶縁体２１６としては各種のｈｉｇｈ−ｋ材料を用いることができる
が、酸化ハフニウム、酸化ジルコニウム、酸化タンタル、チタン酸バリウムストロンチウ
ム等が好ましい。
さらに、第２キャパシタ電極２１７を形成する。本実施の形態では、第２キャパシタ電極
２１７をビット線２０５と平行に形成する。このようにして、オープンビット線方式のＤ
ＲＡＭのメモリセルを作製できる。なお、第２キャパシタ電極２１７には、常に同じ電位
を与えてもよいが、ビット線２０５に同期した電位としてもよい。例えば、特許文献６に
記載されているように、ビット線とは逆の位相の相補的な電位を与えてもよい。
（実施の形態２）
図７および図８に本実施の形態を示す。なお、本実施の形態でも、実施の形態１と同様に
センスアンプ等の半導体回路上にメモリセルが形成されるが、図７、図８では、それらの
半導体回路は省略する。以下図面にしたがって説明する。
＜図７（Ａ）＞
第１絶縁体４０１の上にビット線４０２を形成する。このとき、ビット線４０２の配置に
はいくつかの方式がある。例えば、図８（Ａ）と図８（Ｂ）に示すように、ビット線４０
２と隣接するビット線４０２ａ、４０２ｂを全て同じ深さあるいは同じ層に形成する方法
である。図８（Ａ）はビット線４０２を形成した面を図７（Ａ）の線分ＣＤを含む平面で
切断した断面の模式図であり、図８（Ａ）の線分ＥＦの断面を図８（Ｂ）に示す。なお、
図８（Ａ）および図８（Ｃ）の線分ＡＢの断面は図７に示される。
図８（Ｂ）に示されるように、ビット線４０２に隣接するビット線４０２ａ、４０２ｂと
も同じ深さ、あるいは同じ層に形成される。この方法は作製工程が少ないという特徴があ
る。
もうひとつの方法は、図８（Ｃ）と図８（Ｄ）に示すように、ビット線４０２と隣接する
ビット線４０２ａ、４０２ｂを、異なる深さあるいは異なる層に形成する方法である。図
８（Ｃ）は図７（Ａ）の線分ＣＤを含む平面で切断した断面の模式図であり、図８（Ｃ）
の線分ＥＦの断面を図８（Ｄ）に示す。
図８（Ｃ）では、隣接するビット線４０２ａ、４０２ｂが示されていないが、断面図であ
る図８（Ｄ）に示されるように、隣接するビット線４０２ａ、４０２ｂはビット線４０２
とは異なる深さに形成されている。この方法では追加の工程が必要であるが、同じ層にビ
ット線を形成する方法より隣接するビット線間の寄生容量を低減できる。図８（Ｄ）では
、ビット線の深さは２種類としたが、３種類以上とすることもできる。
従来のＤＲＡＭではビット線が配置される部分にはキャパシタ等の構造物があり、ビット
線の配置はきわめて制限されていたが、本実施の形態では、キャパシタはビット線から離
れた場所に形成されるため、ビット線の配置の自由度が高く、上記のような深さの異なる
ビット線を形成することもできる。本実施の形態ではいずれの方法も採用することができ
る。
次に、第２絶縁体４０３および第３絶縁体４０４を形成する。第２絶縁体４０３および第
３絶縁体４０４は異種の材料あるいはエッチングレートの異なる材料とするとよい。例え
ば、第２絶縁体４０３として酸化シリコン、第３絶縁体４０４として、窒化シリコンを用
いることができる。そして、第２絶縁体４０３および第３絶縁体４０４にビット線４０２
に接続する第１コンタクトプラグ４０５を埋め込む。
次に、絶縁体および導電層を形成し、これを溝状にエッチングして、溝４０８およびこれ
による分断される第４絶縁体４０６、導電層４０７ａ、４０７ｂを形成する。この際、エ
ッチングは第３絶縁体で停止するようにする。すなわち、第３絶縁体がエッチングストッ
パーとなる。
＜図７（Ｂ）＞
次に、溝４０８の底面および側面に半導体膜を形成し、半導体膜および導電層４０７ａ、
４０７ｂをエッチングして、島状の半導体領域４０９を形成する。さらにゲート絶縁体４
１０を半導体領域４０９上に形成する。
＜図７（Ｃ）＞
その後、導電性材料の膜を形成し、これを異方性エッチングすることにより、溝４０８の
側面のゲート絶縁体４１０に接するワード線４１１ａ、４１１ｂを形成する。溝の側面に
このようなワード線４１１ａ、４１１ｂを形成する方法は、特許文献４を参照すればよい
。また、特許文献４に開示されているように、ワード線４１１ａ、４１１ｂをマスクとし
て不純物を半導体領域にドーピングしてもよい。
このように形成されるワード線４１１ａ、４１１ｂを用いたトランジスタでは、チャネル
長を最小加工寸法より大きくすることができる。すなわち、チャネル長はおおよそ、溝４
０８の深さとワード線４１１ａ（あるいはワード線４１１ｂ）の水平方向の長さ（図７（
Ｃ）中にｘで示す）との和である。溝４０８の深さを最小加工寸法より大きくすると、チ
ャネル長は最小加工寸法より大きくなり、短チャネル効果を抑制できる。
また、長さｘは最小加工寸法とは無関係に設定できる。例えば、必要な導電性さえ確保で
きれば、長さｘを最小加工寸法の１／２以下、好ましくは１／４以下とできる。すると、
溝４０８の幅は最小加工寸法の２倍以下、好ましくは１倍とできる。その結果、１つのメ
モリセルの面積を５Ｆ２、好ましくは４Ｆ２とできる。
例えば、溝４０８の幅を２Ｆとしたとき、長さｘが、好ましくは０．５Ｆ以下であれば、
同じ溝４０８に形成されるワード線４１１ａと４１１ｂが分離できる。この結果、１つの
メモリセルが必要な長さは２．５Ｆであり、１つのメモリセルの面積は、線分ＡＢに垂直
な方向（すなわち、図８の線分ＥＦ方向）の長さ（ビット線間隔）２Ｆとの積である５Ｆ
２とできる。
また、溝４０８の幅をＦとしたとき、長さｘが、好ましくは０．２５Ｆ以下であれば、同
じ溝４０８に形成されるワード線４１１ａと４１１ｂが分離できる。この結果、１つのメ
モリセルが必要な長さは２Ｆであり、１つのメモリセルの面積は４Ｆ２とできる。これは
マトリクス型のメモリセルアレイでの理論上の下限値である。
なお、このような高密度化、小面積化はビット線４０２がトランジスタの下にあるために
可能であり、ビット線がワード線の上にあると、溝４０８の側面にワード線を形成する方
法であっても、より大きな面積が必要である。これは、溝４０８にワード線に加えて、ビ
ット線とのコンタクトを設ける必要があるためである。コンタクトがワード線と接触して
はならないことから、溝４０８の幅はＦより大きく、現実には２Ｆより大きくすることが
必須となる。
＜図７（Ｄ）＞
第５絶縁体４１２を形成し、さらに、導電層４０７ａ、４０７ｂと接続する第２コンタク
トプラグ４１３ａ、４１３ｂを形成する。第２コンタクトプラグ４１３ａ、４１３ｂ上に
は実施の形態１で示したようにキャパシタを形成すればよい。導電層４０７ａ、４０７ｂ
はエッチングストッパーとしての機能を有し、特に半導体領域４０９が薄い場合には効果
的である。その後、図５（Ａ）および図５（Ｂ）で示した方法を用いて、キャパシタを形
成すればよい。
１０１ａ センスアンプ
１０１ｂ センスアンプ
１０２ メモリセル
１０３ａ ビット線
１０３ｂ ビット線
１１１ａ センスアンプ
１１１ｂ センスアンプ
１１２ メモリセル
１１３ａ ビット線
１１３ｂ ビット線
１１３ｃ ビット線
１１３ｄ ビット線
１２１ａ センスアンプ
１２１ｂ センスアンプ
１２１ｃ センスアンプ
１２１ｄ センスアンプ
１２３ａ ビット線
１２３ｂ ビット線
１２３ｃ ビット線
１２３ｄ ビット線
２０１ 基板
２０２ 半導体回路
２０３ 第１絶縁体
２０４ 第１コンタクトプラグ
２０５ ビット線
２０５ａ ビット線
２０６ 第２絶縁体
２０７ 第２コンタクトプラグ
２０８ 半導体領域
２０８ａ 半導体領域
２０９ ゲート絶縁体
２１０ａ ワード線
２１０ｂ ワード線
２１１ ドーピングされた領域
２１２ 第３絶縁体
２１３ａ 第３コンタクトプラグ
２１３ｂ 第３コンタクトプラグ
２１４ 第４絶縁体
２１５ａ 第１キャパシタ電極
２１５ｂ 第１キャパシタ電極
２１６ キャパシタ絶縁体
２１７ 第２キャパシタ電極
３００ 領域
３０１ａ 第１配線
３０１ｂ 第１配線
３０１ｃ 第１配線
３０１ｄ 第１配線
３０２ｎ 素子形成領域
３０２ｐ 素子形成領域
３０３ａ 第２配線
３０３ｂ 第２配線
３０３ｎ 第２配線
３０３ｐ 第２配線
３０４ａ 第３配線
３０４ｂ 第３配線
３０４ｃ 第３配線
３０４ｄ 第３配線
３０５ａ 第４配線
３０５ｂ 第４配線
３０５ｃ 第４配線
４０１ 第１絶縁体
４０２ ビット線
４０２ａ ビット線
４０２ｂ ビット線
４０３ 第２絶縁体
４０４ 第３絶縁体
４０５ 第１コンタクトプラグ
４０６ 第４絶縁体
４０７ａ 導電層
４０７ｂ 導電層
４０８ 溝
４０９ 半導体領域
４１０ ゲート絶縁体
４１１ａ ワード線
４１１ｂ ワード線
４１２ 第５絶縁体
４１３ａ 第２コンタクトプラグ
４１３ｂ 第２コンタクトプラグ

Claims (5)

  1. 基板上に設けられた第１のセンスアンプ回路と第２のセンスアンプ回路と、
    前記第１のセンスアンプ回路と第２のセンスアンプ回路上に設けられた第１及び第２のビット線と、
    前記第１のビット線と前記第１のセンスアンプ回路を接続するための第１の電極と、
    前記第２のビット線と前記第１のセンスアンプ回路を接続するための第２の電極と、
    メモリセルアレイと、を有し、
    前記メモリセルアレイは、
    島状の半導体領域と、前記島状の半導体領域上に設けられたゲート絶縁体と、前記ゲート絶縁体上および前記島状の半導体領域上に設けられた２本のワード線および前記島状の半導体領域上に設けられたキャパシタと、を有し、
    前記島状の半導体領域は、酸化物半導体よりなり、
    前記第１のビット線と前記第２のビット線は、前記第１のセンスアンプ回路を起点として、互いに逆の向きに延びており、
    前記第１のビット線と前記第２のビット線は、前記第１のセンスアンプ回路によってそれらの電位差が増幅されるように設計され、
    前記第２のセンスアンプ回路は、前記第１のビット線又は前記第２のビット線と重なることを特徴とする半導体メモリ装置。
  2. 基板上に設けられた第１のセンスアンプ回路と第２のセンスアンプ回路と、
    前記第１のセンスアンプ回路と第２のセンスアンプ回路上に設けられた第１乃至第４のビット線と、
    前記第１のビット線と前記第１のセンスアンプ回路を接続するための第１の電極と、
    前記第２のビット線と前記第１のセンスアンプ回路を接続するための第２の電極と、
    前記第３のビット線と前記第２のセンスアンプ回路を接続するための第３の電極と、
    前記第４のビット線と前記第２のセンスアンプ回路を接続するための第４の電極と、
    メモリセルアレイと、を有し、
    前記メモリセルアレイは、
    島状の半導体領域と、前記島状の半導体領域上に設けられたゲート絶縁体と、前記ゲート絶縁体上および前記島状の半導体領域上に設けられた２本のワード線および前記島状の半導体領域上に設けられたキャパシタと、を有し、
    前記島状の半導体領域は、酸化物半導体よりなり、
    前記第１のビット線と前記第２のビット線は、前記第１のセンスアンプ回路を起点として、互いに逆の向きに延びており、
    前記第３のビット線と前記第４のビット線は、前記第２のセンスアンプ回路を起点として、互いに逆の向きに延びており、
    前記第３のビット線は、前記第１のビット線の隣に、前記第１のビット線に沿うように配置され、
    前記第４のビット線は、前記第２のビット線の隣に、前記第２のビット線に沿うように配置され、
    前記第１のビット線と前記第２のビット線は、前記第１のセンスアンプ回路によってそれらの電位差が増幅されるように設計され、
    前記第３のビット線と前記第４のビット線は、前記第２のセンスアンプ回路によってそれらの電位差が増幅されるように設計され、
    前記第３のビット線は、前記第１の電極と前記第２の電極を結ぶ直線と前記第１のセンスアンプ回路上で交差するように設けられ
    前記第２のビット線は、前記第３の電極と前記第４の電極を結ぶ直線と前記第２のセンスアンプ回路上で交差するように設けられていることを特徴とする半導体メモリ装置。
  3. 請求項１または請求項２において、
    前記メモリセルアレイは、前記第１のビット線上に設けられていることを特徴とする半導体メモリ装置。
  4. 請求項１乃至請求項３のいずれか一において、
    前記島状の半導体領域は凹部あるいは凸部の側面に形成された部分を有することを特徴とする半導体メモリ装置。
  5. 請求項１乃至請求項４のいずれか一において、
    前記ビット線は、それぞれ隣接するビット線と異なる層に形成されていることを特徴とする半導体メモリ装置。
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