KR102003165B1 - 반도체 메모리 장치 - Google Patents

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야스히꼬 다께무라
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 고도로 집적화한 DRAM을 제공한다.
기판(201) 위에 메모리 셀 어레이를 구동하기 위한 회로(202)를 형성하고, 그 위에 비트선(205)을 형성하고, 비트선(205) 위에 반도체 영역(208)과 워드선(210a, 210b), 캐패시터를 형성한다. 비트선이 반도체 영역(208) 밑에 위치하고, 워드선(210a, 210b), 캐패시터가 반도체 영역(208)의 위에 위치하기 때문에, 비트선(205)의 배치의 자유도가 높아지고, 오픈 비트선형의 DRAM으로 함으로써 6F2 이하, 혹은 셀 트랜지스터의 구조를 특수한 것으로 함으로써 4F2이하로 할 수 있다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것이다.
다이나믹·랜덤·엑세스·메모리(DRAM)는 대표적인 반도체 메모리 장치로서 널리 사용되고 있다. DRAM에는 비트선의 신호 검출 방법의 차이로부터, 오픈(open) 비트선 방식과 폴디드(folded) 비트선 방식이라는 2종류가 있다(예를 들어, 특허문헌 1 참조).
폴디드 비트선 방식은, 워드선과 비트선의 교점의 절반에 밖에 메모리 셀을 설치할 수 없기 때문에, 1 메모리 셀당의 면적은 8F2이상이다(F는 최소 가공 치수(Feature Size)). 이에 비해, 오픈 비트선 방식에서는 이상적으로는 콘택트를 공유할 수 있으므로 1 메모리 셀당의 면적은 6F2까지 축소할 수 있다.
또한, DRAM의 캐패시터의 형성 방식으로서 실리콘 기판에 깊은 구멍을 형성하는 트렌치 캐패시터 방식과 트랜지스터의 상방에 전극을 적층하는 스택(stacked) 캐패시터 방식이라는 2종류의 방식이 사용되고 있다. 최소 가공 치수가 작아지면, 트렌치 캐패시터 방식보다 스택 캐패시터 방식 쪽이 유리해진다.
특허문헌 1: 미국 특허 제5396450호 특허문헌 2: 미국 특허 제5802000호 특허문헌 3: 미국 특허 제5877522호 특허문헌 4: 미국 특허 제5302843호 특허문헌 5: 미국 특허 제7772053호 특허문헌 6: 미국 특허 제5764562호
스택 캐패시터 방식을 사용해서 오픈 비트선 방식의 DRAM을 제조하려고 하면, 회로 설계 및 디바이스 특성에 부담이 된다. 즉, 캐패시터와 비트선이 함께 트랜지스터의 상방에 존재하기 때문에, 캐패시터를 우회하도록 비트선을 비스듬히 형성하는 것(특허문헌 2)이나, 보조 전극을 설치하는 것(특허문헌 3)이 필요하게 된다.
예를 들어, 특허문헌 3에서는 트랜지스터와 비트선을 접속하기 위해서 보조 배선이 필요하고, 또한 특허문헌 2에서는 비트선이 워드선과 직각이 아닌 각도로 교차하는(그 결과, 메모리 셀이 평행사변형이 된다) 것이 요구된다. 즉, 이용되지 않는 스페이스나 여분의 프로세스가 필요하게 된다. 그 결과, 예를 들어 비트선을 비스듬히 배치한 경우에는 하나의 메모리 셀의 면적은 아무리 최적화하더라도 6F2보다 커진다.
이들은, 비트선과 캐패시터가 함께 트랜지스터 위에 존재하기 때문이며, 비트선이 캐패시터를 피하도록 배치하는 것이 요구되기 때문이다.
또한, 워드선과 캐패시터, 비트선이 함께 트랜지스터의 상방에 있는 것으로부터, 워드선과 비트선 사이의 기생 용량 및 캐패시터와 비트선 사이의 기생 용량도 커진다. DRAM에서는 캐패시터의 용량은, 비트선의 기생 용량과의 비율로 결정되기 때문에, 비트선의 기생 용량이 크면, 캐패시터의 용량도 크게 하지 않을 수 없다. 그러나 특히 미세화된 메모리 셀에서는 충분한 용량의 캐패시터를 형성하는 것이 곤란해지고 있다.
본 발명에서는, 이러한 문제점 중 적어도 하나를 해결하는 것을 과제로 한다. 예를 들어, 가능한 면적을 삭감할 수 있는 반도체 메모리 장치 또는 그 회로의 구조나 제조 방법을 제공하는 것을 과제로 한다. 또는, 비트선의 기생 용량을 삭감할 수 있는 반도체 메모리 장치 또는 그 회로의 구조나 제조 방법을 제공하는 것을 과제로 한다. 또한, 본 발명은 신뢰성이나 특성이 높은 반도체 장치 및 그 제조 방법을 제공하는 것을 과제로 한다.
본 발명의 일 형태는, 기판 위에 형성된 비트선과, 비트선 위에 형성된 섬 형상의 반도체 영역과, 섬 형상의 반도체 영역 위에 형성된 게이트 절연체와, 게이트 절연체 위에 형성된 워드선 및 섬 형상의 반도체 영역 위에 형성된 캐패시터를 갖고, 하나의 섬 형상의 반도체 영역은 적어도 2개의 워드선과 중첩하고, 그 섬 형상의 반도체 영역 중, 2개의 워드선과 중첩하는 영역의 사이에는, 비트선과의 접속을 위한 전극이 설치된 것을 특징으로 하는 메모리 셀 어레이를 갖는 반도체 메모리 장치이다.
또한, 본 발명의 일 형태는, 기판 위에 형성된 비트선과, 비트선 위에 형성된 섬 형상의 반도체 영역과, 섬 형상의 반도체 영역 위에 형성된 게이트 절연체와, 게이트 절연체 위 및 섬 형상의 반도체 영역 위에 형성된 2개의 워드선 및 섬 형상의 반도체 영역 위에 형성된 캐패시터를 갖고, 섬 형상의 반도체 영역이 비트선과 중첩하는 면적은, 섬 형상의 반도체 영역 면적의 80% 이상인 것을 특징으로 하는 메모리 셀 어레이를 갖는 반도체 메모리 장치이다.
또한, 본 발명의 일 형태는, 기판 위에 형성된 감지 증폭기 회로와, 감지 증폭기 회로 위에 형성된 제1 내지 제3 비트선과, 제1 비트선 위에 형성된 섬 형상의 반도체 영역과, 섬 형상의 반도체 영역 위에 형성된 게이트 절연체와, 게이트 절연체 위 및 섬 형상의 반도체 영역 위에 형성된 2개의 워드선 및 섬 형상의 반도체 영역 위에 형성된 캐패시터를 갖는 메모리 셀 어레이를 갖고, 제1 비트선과 제2 비트선은 감지 증폭기 회로에 접속하고, 제1 비트선의 일단부와 제2 비트선의 일단부 사이에, 제3 비트선이 설치되어 있는 것을 특징으로 하는 반도체 메모리 장치이다.
여기서, 비트선 밑에는 상기의 메모리 셀 어레이를 구동하기 위한 회로(감지 증폭기나 디코더 등)가 설치되어 있어도 좋다. 또한, 섬 형상의 반도체 영역은 평탄면 위로 한정되지 않고, 오목부 혹은 볼록부에 설치되어 있어도 좋다. 또한, 인접하는 비트선의 높이 혹은 깊이는 상이해도 좋다.
상기에 있어서, 섬 형상의 반도체 영역과 워드선에 의해 트랜지스터가 구성된다. 상기한 바와 같이 비트선은 트랜지스터의 하방에 있고, 또한 워드선 및 캐패시터는 트랜지스터의 상방에 있다. 이로 인해, 캐패시터의 위치에 관계없이 비트선을 배치할 수 있기 때문에, 지극히 효율적인 레이아웃이 되고, 1 메모리 셀의 면적은 이상적으로는 6F2까지 축소할 수 있다.
또한, 섬 형상의 반도체 영역을 오목부에 설치하는 경우, 워드선은 주로 오목부의 측면에 형성되지만, 비트선으로의 콘텍트 플러그를 오목부의 저면에 형성한 콘택트 홀 중에 설치하면 좋으므로, 1 메모리 셀의 면적은 이상적으로는 4F2까지 축소할 수 있다.
또한, 오목부 혹은 볼록부의 측면에 워드선이 형성되는 경우에는, 워드선을 게이트로 하는 트랜지스터의 채널 길이는, 대략 오목부 혹은 볼록부의 측면의 높이 또는 깊이 정도이다. 따라서, 예를 들어 그러한 높이나 깊이를 적절하게 설정함으로써, 집적도를 손상시킬 일 없이 최소 가공 치수보다 채널 길이를 크게 할 수 있고, 단채널 효과를 억제할 수 있다.
또한, 상기의 구성에서는, 비트선은 캐패시터나 워드선과는 이격된 위치에 있기 때문에, 그것들 사이에서의 기생 용량도 삭감할 수 있다. 비트선의 기생 용량이 작아지면, 메모리 셀에 설치하는 캐패시터의 용량도 그것에 비례해서 작게 할 수 있다.
또한, 상기의 구성에서는, 비트선은 트랜지스터의 하방에 있고, 특히 장해가 될 것 같은 구조물이 설치되어 있지 않은 것으로부터, 비트선을 배치하는 깊이는 임의로 설정할 수 있다. 물론, 비트선을 다른 배선으로부터 이격하여 형성함으로써 보다 기생 용량을 저감할 수 있다. 또한, 인접하는 비트선의 깊이를 상이한 것으로 함으로써, 인접하는 비트선 사이에 발생하는 기생 용량도 저감할 수 있다.
또한, 메모리 셀 어레이 밑에는 그것을 구동하기 위한 회로를 설치함으로써, 칩 면적을 삭감할 수 있다. 일반적으로 DRAM의 칩의 표면의 2할 내지 5할은 구동 회로이며, 이것과 메모리 셀 어레이를 중첩함으로써, 칩 면적을 삭감할 수 있고, 또한 동일한 칩 면적이라면, 보다 많은 메모리 셀을 형성할 수 있다.
도 1은 본 발명의 반도체 메모리 장치에 적용되는 회로 배치의 예를 설명하는 도면.
도 2는 본 발명의 반도체 메모리 장치에 적용되는 회로 배치의 예를 설명하는 도면.
도 3은 본 발명의 반도체 메모리 장치에 적용되는 회로 배치의 예를 설명하는 도면.
도 4의 (a) 내지 (d)는 본 발명의 반도체 메모리 장치의 제조 방법의 예를 설명하는 도면.
도 5의 (a) 및 (b)는 본 발명의 반도체 메모리 장치의 제조 방법의 예를 설명하는 도면.
도 6의 (a) 내지 (d)는 본 발명의 반도체 메모리 장치의 레이아웃의 예를 설명하는 도면.
도 7의 (a) 내지 (d)는 본 발명의 반도체 메모리 장치의 제조 방법의 예를 설명하는 도면.
도 8의 (a) 내지 (d)는 본 발명의 반도체 메모리 장치의 구조의 예를 설명하는 도면.
이하, 실시 형태에 대해서 도면을 참조하면서 설명한다. 단, 실시 형태는 다른 많은 형태로 실시할 수 있고, 취지 및 그 범위로부터 일탈하지 않고서, 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하의 실시 형태의 기재 내용에 한정해서 해석되는 것이 아니다.
또한, 제1, 제2라고 하는 서수는 구성물의 혼동을 피하기 위해서 부기하는 것이며, 반드시 순서를 의미하는 것이 아니다. 예를 들어, 제1 층간 절연체의 하층에 다른 층간 절연체가 있어도 되고, 제1 콘텍트 플러그와 제2 콘텍트 플러그의 중간의 층에 다른 콘텍트 플러그를 설치할 수도 있다.
(실시 형태 1)
도 1 및 도 2는 본 발명이 적용되는 DRAM의 회로 배치의 예를 도시한다. 도 1 및 도 2에서 Y 방향으로 연재하는 선은 비트선을 나타내고, 도에서는 제m열 내지 제(m+7)열이 도시되어 있다. 또한, 도 1 및 도 2에서 X 방향으로 연재하는 선은 워드선을 도시하고, 도에서는 제n행 내지 제(n+18)행이 도시되어 있다. 또한, 도 1 및 도 2에서 선의 교점에 있는 원은 메모리 셀을, 선의 일단부에 접속되는 직사각형은 감지 증폭기를 도시한다.
도 1은 오픈 비트선형 DRAM 중에서도, 릴랙스드(relaxed)·오픈 비트선형이라 칭해지는 회로 배치를 도시하고 있다. 도에서는 감지 증폭기(101a)에 접속하는 비트선(103a, 103b)이 상하로 설치된다.
예를 들어, 제(n+12)행 제(m+7)열의 메모리 셀(102)의 데이터를 판독하기 위해서는, 제(n+12)행의 워드선을 액티브로 하고, 메모리 셀(102)을 포함하는 제(n+12)행의 메모리 셀에 축적되어 있던 전하를 비트선에 개방하고, 계속해서, 제(n+8)행과 제(n+17)행의 사이에 설치된 감지 증폭기를 동작시켜서, 각 감지 증폭기에 접속되어 있는 비트선의 전위차를 증폭한다.
이들 감지 증폭기 중, 예를 들어 감지 증폭기(101a)는 메모리 셀(102)의 데이터를 판독하는데도 사용된다. 감지 증폭기(101a)는 비트선(103a)과 비트선(103b)의 전위를 비교하는데, 제(n+12)행의 워드선을 액티브로 함으로써 전위가 변동하는 것은, 비트선(103b)뿐이며, 비트선(103a)의 전위는 대부분 변동하지 않는다. 따라서, 비트선(103b)의 전위를 증폭해서 출력한다.
한편, 그 외 동작시킨 감지 증폭기, 예를 들어 감지 증폭기(101b)는 데이터의 판독에는 관여하지 않지만, 제(n+12)행의 워드선을 액티브로 함으로써, 그 행의 메모리 셀에 축적되어 있었던 전하가 비트선에 개방되어버리므로, 재차 메모리 셀을 충전할 필요가 있기 때문에, 각각의 비트선의 전위를 증폭한다. 오픈 비트선형 DRAM의 동작의 상세한 것은, 특허문헌 1을 참조하면 된다.
도 2는 다른 오픈 비트선형 DRAM의 회로 배치를 나타내고 있다. 여기에서는, 예를 들어 제(n+8)행과 제(n+9)행의 사이에 감지 증폭기를 2개 설치한다. 일반적으로 감지 증폭기를 비트선 1열 만큼의 폭(2F)에 형성하는 것은 곤란하므로, 비트선 2열 이상의 폭(4F 이상)을 갖도록 형성한다. 이 예에서는, 감지 증폭기는 비트선 2열 만큼의 폭으로 형성할 수 있는 것으로 한다. 그리고, 비트선 2열 만큼의 폭에 2개의 감지 증폭기를 인접하여 형성한다.
이 예에서는, 예를 들어 감지 증폭기(111a)는 제(m+6)열의 비트선(113a)과 제(m+6)열의 비트선(113b)의 전위를 비교하고, 감지 증폭기(111b)는 제(m+7)열의 비트선(113c)과 제(m+7)열의 비트선(113d)의 전위를 비교한다.
도 1에 도시하는 형식의 회로에서는, 매트릭스의 단부에는 비트선이 최밀(最密)하게 배치되지 않는 부분(즉, 비트선 2열의 스페이스에 비트선이 1열밖에 배치되지 않는 부분)이 발생하는데, 도 2의 예에서는, 매트릭스 전반에 걸쳐 비트선을 최밀하게 배치할 수 있다.
도 2의 회로에서, 예를 들어 제(n+12)행 제(m+7)열의 메모리 셀(112)의 데이터를 판독하기 위해서는, 제(n+12)행의 워드선을 액티브로 하고, 메모리 셀(112)을 포함하는 제(n+12)행의 메모리 셀에 축적되어 있었던 전하를 비트선에 개방하고, 계속해서, 제(n+8)행과 제(n+9)행의 사이에 설치된 감지 증폭기를 동작시켜서, 각 감지 증폭기에 접속되어 있는 비트선의 전위차를 증폭한다.
이들 감지 증폭기 중, 예를 들어 감지 증폭기(111b)는 메모리 셀(112)의 데이터를 판독하는데도 사용된다. 감지 증폭기(111b)는 비트선(113c)과 비트선(113d)의 전위를 비교하는데, 제(n+12)행의 워드선을 액티브로 함으로써 전위가 변동하는 것은, 비트선(113d)뿐이며, 비트선(113c)의 전위는 대부분 변동하지 않는다. 따라서, 비트선(113d)의 전위를 증폭해서 출력한다.
한편, 그 외에 동작시킨 감지 증폭기, 예를 들어 감지 증폭기(111a)는 데이터의 판독에는 관여하지 않지만, 제(n+12)행의 워드선을 액티브로 함으로써, 그 행의 메모리 셀에 축적되어 있었던 전하가 비트선에 개방되어버리므로, 재차 메모리 셀을 충전할 필요가 있기 때문에, 각각의 비트선의 전위를 증폭한다.
또한, 회로가 미세화함으로써, 트랜지스터의 임계값의 편차가, 불순물 농도의 통계적인 변동(Statistical Fluctuation of Impurity Concentration)때문에 커지는 것이 문제가 되고 있다. 감지 증폭기에 사용하는 트랜지스터도 이 영향을 강하게 받는다.
감지 증폭기에서는, 미소한 전위차를 증폭하는 것이 요구되고, 감지 증폭기를 구성하는 트랜지스터의 임계값의 편차는 입력하는 전위차보다 작은 것이 필요하다. 이것에 의한 임계값의 편차는, 채널 면적의 평방근에 반비례하고, 채널 면적이 4배가 되면, 임계값 편차는 절반이 될 수 있다. 그로 인해, 감지 증폭기를 구성하는 트랜지스터의 채널 면적을 과도하게 작게 하면 전위차의 증폭에 지장을 초래한다.
이상과 같은 이유에 의해, 감지 증폭기를 구성하는 트랜지스터 1개의 채널 면적을 8F2 이상, 바람직하게는 25F2 이상으로 하는 것이 필요해지고, 감지 증폭기를 비트선 2열만큼의 영역에 형성하는 것이 곤란해진다. 그러한 조건에서는, 도 1에 도시한 바와 같은 릴랙스드·오픈 비트선형의 회로 배치는 현실적이지 않다. 이에 대해서는 도 2에 도시하는 회로 배치를 더욱 확장한 도 3에 도시한 바와 같은 회로 배치를 채용하면 좋다.
도 3에 도시하는 회로 배치에서는, 1개의 감지 증폭기가 비트선 4행만큼의 폭을 필요로 하기 때문에, 비트선 4행 만큼의 폭에 4개의 감지 증폭기(감지 증폭기(121a 내지 121d)를 인접해서 형성한다. 이 예에서는, 예를 들어 감지 증폭기(121a)는 제(m+7)열의 비트선(123c)과 제(m+7)열의 비트선(123d)의 전위를 비교하고, 감지 증폭기(121b)는 제(m+6)열의 비트선(123a)과 제(m+6)열의 비트선(123b)의 전위를 비교한다.
감지 증폭기가 더욱 큰 면적을 필요로 해도 마찬가지로 대응할 수 있다. 또한, 이렇게 채널 면적이 큰 트랜지스터를 사용하면 감지 증폭기가 차지하는 면적이 커지지만, 본 실시 형태에서는, 후술하는 바와 같이, 메모리 셀은 감지 증폭기 위에 입체적으로 형성되므로, 집적도를 저하시키는 요인은 되지 않는다.
또한, 채널 면적이 큰 트랜지스터를 사용한 감지 증폭기에서는, 트랜지스터의 게이트 용량이 커지고, 비트선의 전위 변동이 작아지지만, 채널 면적의 증가에 의해, 임계값의 편차가 저감하므로, 전위차의 증폭 시의 에러가 발생하는 확률은 저하한다.
예를 들어, 감지 증폭기의 트랜지스터의 채널 면적을 100배로 증가시키기로 한다. 감지 증폭기의 트랜지스터의 게이트 용량이 증가함으로써, 비트선의 전위 변동은 약간 저하한다. 그러나, 절반이 되는 경우는 없다. 한편, 트랜지스터의 채널 면적이 100배가 됨으로써, 임계값 편차는 10분의 1이 되므로, 비트선의 전위 변동이 약간 저하해도, 증폭 시에 에러가 발생하는 확률은 10분의 1정도까지 저감할 수 있다.
도 1 혹은 도 2에 사용할 수 있는 감지 증폭기는 플립플롭 회로에 스위칭 소자를 첨가한 것이면 된다. 예를 들어, 도 6의 (a) 내지 (d)에 그 예를 도시한다. 도 6의 (a) 내지 (d)는 도 2의 회로 배치에 사용할 수 있는 감지 증폭기의 배선 등의 레이아웃을 도시한다. 이러한 구조를 가지는 감지 증폭기의 제조에 관한 상세한 사항은 공지된 반도체 집적 회로 기술을 참조할 수 있다.
도 6의 (a)는 반도체 기판 등에 형성되는 소자 형성 영역과 그 위에 설치되는 제1 배선 등의 예를 나타내고 있다. 반도체 기판으로서는, 단결정 실리콘, 단결정 게르마늄, 단결정비화 갈륨 등을 표면에 갖는 것을 사용하면 좋다. 도 6의 (a)의 일점쇄선으로 둘러싸인 영역(300)은 감지 증폭기가 형성되는 영역을 나타낸다. 영역(300)에는, 소자 형성 영역(302n)과 소자 형성 영역(302p)을 설치하고, 그 위에 중첩하여 제1 배선(301a 내지 301d)을 형성한다.
이것들은 모두 트랜지스터의 게이트로서 기능한다. 제1 배선(301a 내지 301d)을 사용해서 자기 정합적으로 n형 혹은 p형의 불순물을 도핑할 수 있다. 여기에서는, 소자 형성 영역(302n)에 n형 트랜지스터를, 소자 형성 영역(302p)에 p형 트랜지스터를 형성한다. 또한, 소자 형성 영역(302n)과 소자 형성 영역(302p)에는 도에 도시한 바와 같이 상층으로의 접속에 사용하는 콘텍트 플러그를 설치한다.
도 6의 (b)는 도 6의 (a)에 도시한 회로 위에 형성되는 제2 배선(303a, 303b, 303n, 303p)과 상층으로의 콘텍트 플러그의 레이아웃을 도시한다. 제2 배선(303a 및 303b)은 n형 트랜지스터의 드레인과 p형 트랜지스터의 드레인을 접속하기 위해서 설치되고, 제2 배선(303n 및 303p)은, 각각 n형 트랜지스터 및 p형 트랜지스터의 소스에 접속하고, 감지 증폭기의 전원을 공급하기 위해서 사용된다.
또한, 제1 배선(301c)과 상층, 제1 배선(301d)과 상층, 제2 배선(303a)과 상층, 또는 제2 배선(303b)과 상층 등으로의 접속을 위해서 콘텍트 플러그가 설치된다.
도 6의 (c1)은 도 6의 (b)에 도시한 회로 위에 형성되는 제3 배선의 레이아웃을 도시한다. 제3 배선(304a)은 도의 하방에 형성되는 인버터의 게이트와 상방에 형성되는 인버터의 출력을 접속하고, 제3 배선(304b)은 도의 상방에 형성되는 인버터의 게이트와 하방에 형성되는 인버터의 출력을 접속한다.
또한, 도 6의 (c1)의 제3 배선(304c 및 304d)은 하층으로부터의 콘텍트 플러그와 접속한다. 제3 배선(304c 및 304d)은 비트선이며, 예를 들어 도 1의 비트선(103a, 103b)에 상당한다. 도 1의 감지 증폭기(101a, 101b)에는 이 회로를 사용하면 된다. 또한, 도 2의 감지 증폭기(111a, 111b)에 사용하는 경우에는, 또한 상층의 배선이 필요하므로, 도 6의 (c1)의 제3 배선(304c 및 304d)을 형성하는 부분에, 도 6의 (c2)에 도시한 바와 같이 콘텍트 플러그를 형성한다.
도 6의 (d)는 도 6의 (c2)에 도시한 회로 위에 형성되는 제4 배선(305a 내지 305c)의 레이아웃을 나타낸다. 제4 배선(305a 내지 305c)은 비트선이며, 예를 들어 제4 배선(305a)은 도 2의 비트선(113a)에, 제4 배선(305b)은 도 2의 비트선(113b)에, 제4 배선(305c)은 도 2의 비트선(113c)에 상당한다. 또한, 제4 배선(305c)은 도 6의 (a) 내지 (d)에 도시하는 감지 증폭기 위를 통과할 뿐이고, 도에 도시하는 감지 증폭기와는 접속하지 않는다. 도 3의 회로 구성의 감지 증폭기도 마찬가지로 형성할 수 있다.
또한, 제4 배선(305c)을 설치하지 않으면, 도 1의 감지 증폭기(101a, 101b)에도 사용할 수 있고, 예를 들어 제4 배선(305a)은 도 1의 비트선(103a)에, 제4 배선(305b)은 도 1의 비트선(103b)에 상당한다.
본 실시 형태의 반도체 메모리 장치에서는, 메모리 셀은 상기한 감지 증폭기 등의 회로 위에 형성된다. 그 제조 공정을 도 4의 (a) 내지 (d), 도 5의 (a) 및 (b)를 사용해서 설명한다. 도 4의 (a) 및 (b), 도 5의 (a) 및 (b)는 반도체 메모리 장치의 비트선에 평행한 일 단면을 나타낸다.
우선, 기판(201) 위에 상기와 같이 감지 증폭기를 포함하는 반도체 회로(202)를 형성한다. 이 예에서는 반도체 회로(202)에는 2층의 배선밖에 사용되고 있지 않지만, 도 6의 (a) 내지 (d)에서 설명한 바와 같이 3층 이상의 배선을 사용해도 좋다. 그리고, 적절한 두께의 제1 절연체(203)와 제1 콘텍트 플러그(204)를 형성한다.
그리고, 제1 콘텍트 플러그에 접하도록 비트선(205)을 형성한다. 또한, 그 위에 적절한 두께의 제2 절연체(206)와 비트선에 접속하는 제2 콘텍트 플러그(207)를 형성한다. 제1 절연체(203)와 제2 절연체(206)의 두께는, 비트선의 기생 용량을 결정하는 데 있어서 중요하다. 100㎚ 내지 1㎛로 하는 것이 바람직하다. 또한, 제1 절연체(203)와 제2 절연체(206)는 산화 실리콘 등의 비교적 유전율이 낮은 재료로 형성하면 좋다.
도 4의 (a)를 상방에서 본 모식도를 도 4의 (c)에 도시하였다. 도 4의 (c)의 선분(AB)의 단면이 도 4의 (a) 및 (b)에 상당한다. 도 4의 (c)에는 인접하는 비트선(205a)도 도시한다.
그 후, 섬 형상의 반도체 영역(208)을 형성하고, 이것을 덮어서 게이트 절연체(209)를 형성한다. 반도체 영역(208) 및 게이트 절연체(209)의 두께는 적절히 결정할 수 있지만, 트랜지스터의 채널 길이가 짧은 경우에는, 모두 얇게 하는 것이 바람직하고, 예를 들어 산화 실리콘 환산의 두께(EOT)로, 채널 길이의 1/50 내지 1/5로 하면 좋다.
또한, 게이트 절연체(209)의 두께는 터널 전류 등이 문제가 안될 정도로 얇게 하면 좋다. 또한, 게이트 절연체(209)는 비유전율이 10이상인 재료로 형성해도 좋다.
반도체 영역(208)에 사용하는 반도체의 종류에는 제약은 없지만, 이동도가 5 ㎠/Vs 이상인 것이 바람직하다. 예를 들어, 다결정 실리콘, 다결정 게르마늄, 다결정 실리콘 게르마늄, 인듐 산화물 또는 인듐 산화물에 다른 금속 원소를 첨가한 산화물, 질화 갈륨 또는 질화 갈륨에 산소를 첨가한 화합물, 비화 갈륨, 비화 인듐, 황화 아연 등을 사용하면 된다.
또한, 셀 트랜지스터의 오프 저항을 상승시키는 것은 메모리 셀의 리프레시 주기를 길게 할 수 있으므로 바람직하다. 예를 들어, 통상의 트랜지스터의 100만배의 오프 저항이면, 실용적으로는 리프레시 동작을 필요로 하지 않고 사용할 수 있다.
이러한 매우 높은 오프 저항을 얻기 위해서는, 벌크의 실리콘(밴드 갭 1.1 전자 볼트)으로는 불충분하고, 밴드 갭이 2.5 전자 볼트 이상 4 전자 볼트 이하, 바람직하게는 3 전자 볼트 이상 3.8 전자 볼트 이하의 와이드 밴드 갭 반도체를 사용할 필요가 있게 된다. 예를 들어, 산화 인듐, 산화 아연 등의 산화물 반도체, 질화 갈륨 등의 질화물 반도체, 황화 아연 등의 황화물 반도체 등을 사용하면 된다.
오프 저항은 열적으로 여기하는 캐리어의 농도에 비례한다. 도너나 억셉터에 의한 캐리어가 전혀 존재하지 않는 상태(진성 반도체)이어도, 벌크의 실리콘의 경우에는 밴드 갭이 1.1 전자 볼트이므로, 실온(300K)에서의 열 여기 캐리어의 농도는 1×1011㎝-3정도이다.
한편, 밴드 갭 3.2 전자 볼트의 반도체에서는 열 여기 캐리어의 농도는 1×10-7㎝-3정도가 된다. 전자 이동도가 동일한 경우, 저항률은 캐리어 농도에 반비례하므로, 밴드 갭 3.2 전자 볼트의 반도체의 저항률은, 실리콘보다 18자리수나 크다.
또한, 도너나 억셉터에 의한 캐리어는 최대한 저농도인 것이 바람직하고, 그 농도는 1×1012㎝-3 이하로 하는 것이 바람직하다. 이것들의 캐리어 농도에 의해 트랜지스터의 임계값이 결정된다.
또한, 실리콘이더라도 지극히 얇은 경우에는, 양자역학적인 효과에 의해 밴드 갭이 확대하는 것이 보고되고 있다(특허문헌 5 참조).
반도체 영역(208)과 게이트 절연체(209)를 형성한 후, 워드선(210a, 210b)을 형성한다. 이 상태를 상방에서 본 모식도를 도 4의 (d)에 도시하였다. 도 4의 (d)에는 인접하는 반도체 영역(208a)도 도시한다. 워드선(210a, 210b)은 메모리 셀의 셀 트랜지스터의 게이트로서도 기능한다.
일반적으로, 하층에 반도체 집적 회로가 설치되어 있는 경우에는, 그것들에 의해 발생하는 노이즈가 상층의 트랜지스터의 동작에 지장을 초래할 것이 있다. 이 문제에 대해서는, 상층의 트랜지스터 밑에 어떠한 실드층을 형성하고, 노이즈를 흡수시키면 좋지만, 도 4의 (b) 및 (d)에 보여지는 바와 같이, 비트선(205)과 반도체 영역(208)이 중첩되도록 배치되면, 비트선(205)이 실드층이 되고, 노이즈를 흡수한다. 반도체 영역(208)이 비트선(205)과 중첩하는 면적은, 반도체 영역(208)의 면적의 80% 이상이면 좋다.
이어서, 이온 주입법 등에 의해, 반도체 영역(208)에 워드선(210a, 210b)을 마스크로 해서 불순물을 주입하고, n형 또는 p형의 불순물이 도핑된 영역(211)을 형성한다. 또한, 제2 콘텍트 플러그(207)가 반도체 영역(208)과 접하는 부분과 워드선(210a, 210b)과의 거리, 또는 나중에 형성하는 제3 콘텍트 플러그와 반도체 영역(208)과 접하는 부분과 워드선(210a, 210b)과의 거리가 20㎚ 이하, 바람직하게는 10㎚ 이하의 경우에는, 도핑된 영역(211)을 형성하지 않아도 좋다.
또한, 반도체 영역(208)이 미리 어떠한 도전형을 갖고 있는 경우에, 워드선(210a, 210b)을 구성하는 재료와의 일함수차를 이용하여, 트랜지스터의 제어를 실시할 수 있을 경우에는 특별히 도핑된 영역(211)을 형성할 필요는 없다. 예를 들어, 산화 실리콘 위의 다결정 실리콘은 특별히 불순물을 도핑하지 않아도, n형을 나타내지만, 워드선(210a, 210b)에 질화 인듐, 질화 아연, p형 실리콘 등의 일함수가 5 전자 볼트 이상의 재료를 사용하면, 워드선(210a, 210b) 근방의 다결정 실리콘 중의 전자를 배제할 수 있으므로, 지극히 저항률이 높은 영역을 형성할 수 있다.
이어서, 산화 실리콘 등의 비교적 유전율이 낮은 재료로 제3 절연체(212)를 형성하고, 제3 콘텍트 플러그(213a, 213b)를 형성한다. 또한, 역시 유전율이 낮은 재료로 제4 절연체(214)를 형성하고, 이것에 캐패시터를 형성하기 위한 구멍을 형성한다.
그리고 구멍의 내면에 두께 2㎚ 내지 20㎚의 제1 캐패시터 전극(215a, 215b)을 형성한다. 또한, 제1 캐패시터 전극(215a, 215b)의 두께의 상한은 최소 가공 치수 F에 따라 결정하면 좋고, F가 20㎚이면, 5㎚ 이하로 하는 것이 바람직하고, F가 10㎚이면, 2.5㎚ 이하로 하는 것이 바람직하다.
이어서, 도 5의 (a)에 도시한 바와 같이, 두께 2㎚ 내지 20㎚의 캐패시터 절연체(216)를 형성한다. 캐패시터 절연체(216)로서는 각종 high-k 재료를 사용할 수 있지만, 산화 하프늄, 산화 지르코늄, 산화 탄탈, 티타늄산 바륨 스트론튬 등이 바람직하다.
또한, 제2 캐패시터 전극(217)을 형성한다. 본 실시 형태에서는 제2 캐패시터 전극(217)을 비트선(205)과 평행하게 형성한다. 이와 같이 하여, 오픈 비트선 방식의 DRAM의 메모리 셀을 제조할 수 있다. 또한, 제2 캐패시터 전극(217)에는 항상 동일한 전위를 부여해도 좋지만, 비트선(205)에 동기한 전위로 해도 좋다. 예를 들어, 특허문헌 6에 기재되어 있는 바와 같이, 비트선과는 반대 위상의 상보적인 전위를 부여해도 좋다.
(실시 형태 2)
도 7의 (a) 내지 (d) 및 도 8의 (a) 내지 (d)에 본 실시 형태를 도시한다. 또한, 본 실시 형태에서도 실시 형태 1과 마찬가지로 감지 증폭기 등의 반도체 회로 위에 메모리 셀이 형성되지만, 도 7의 (a) 내지 (d), 도 8의 (a) 내지 (d)에서는 그것들의 반도체 회로는 생략한다. 이하 도면에 따라서 설명한다.
<도 7의 (a)>
제1 절연체(401) 위에 비트선(402)을 형성한다. 이때, 비트선(402)의 배치에는 몇 가지 방식이 있다. 예를 들어, 도 8의 (a)와 도 8의 (b)에 도시한 바와 같이, 비트선(402)과 인접하는 비트선(402a, 402b)을 모두 동일한 깊이 혹은 동일한 층에 형성하는 방법이다. 도 8의 (a)는 비트선(402)을 형성한 면을 도 7의 (a)의 선분(CD)을 포함하는 평면으로 절단한 단면의 모식도이며, 도 8의 (a)의 선분(EF)의 단면을 도 8의 (b)에 도시하였다. 또한, 도 8의 (a) 및 (c)의 선분(AB)의 단면은 도 7의 (a) 내지 (d)에 도시한다.
도 8의 (b)에 도시된 바와 같이, 비트선(402)에 인접하는 비트선(402a, 402b)과도 동일한 깊이, 혹은 동일한 층에 형성된다. 이 방법은 제조 공정이 적다는 특징이 있다.
또 하나의 방법은, 도 8의 (c)와 (d)에 도시한 바와 같이, 비트선(402)과 인접하는 비트선(402a, 402b)을 다른 깊이 혹은 다른 층에 형성하는 방법이다. 도 8의 (c)는 도 7의 (a)의 선분(CD)을 포함하는 평면으로 절단한 단면의 모식도이며, 도 8의 (c)의 선분(EF)의 단면을 도 8의 (d)에 도시하였다.
도 8의 (c)에서는, 인접하는 비트선(402a, 402b)이 도시되지 않고 있지만, 단면도인 도 8의 (d)에 도시된 바와 같이, 인접하는 비트선(402a, 402b)은 비트선(402)과는 다른 깊이에 형성되어 있다. 이 방법에서는 추가적인 공정이 필요하지만, 동일한 층에 비트선을 형성하는 방법보다 인접하는 비트선 간의 기생 용량을 저감할 수 있다. 도 8의 (d)에서는, 비트선의 깊이는 2종류로 했지만, 3종류 이상으로 할 수도 있다.
종래의 DRAM에서는 비트선이 배치되는 부분에는 캐패시터 등의 구조물이 있고, 비트선의 배치는 지극히 제한되어 있었지만, 본 실시 형태에서는, 캐패시터는 비트선으로부터 이격된 장소에 형성되기 때문에, 비트선 배치의 자유도가 높고, 상기한 바와 같은 깊이의 다른 비트선을 형성할 수도 있다. 본 실시 형태에서는 어느 쪽의 방법도 채용할 수 있다.
이어서, 제2 절연체(403) 및 제3 절연체(404)를 형성한다. 제2 절연체(403) 및 제3 절연체(404)는 이종(異種)의 재료 또는 에칭 레이트가 상이한 재료로 하면 좋다. 예를 들어, 제2 절연체(403)로서 산화 실리콘, 제3 절연체(404)로서, 질화 실리콘을 사용할 수 있다. 그리고 제2 절연체(403) 및 제3 절연체(404)에 비트선(402)에 접속하는 제1 콘텍트 플러그(405)를 매립한다.
이어서, 절연체 및 도전층을 형성하고, 이것을 홈 형상으로 에칭하여, 홈(408) 및 이것에 의해 분단되는 제4 절연체(406), 도전층(407a, 407b)을 형성한다. 이때, 에칭은 제3 절연체로 정지하도록 한다. 즉, 제3 절연체가 에칭 스토퍼가 된다.
<도 7의 (b)>
이어서, 홈(408)의 저면 및 측면에 반도체막을 형성하고, 반도체막 및 도전층(407a, 407b)을 에칭하고, 섬 형상의 반도체 영역(409)을 형성한다. 또한 게이트 절연체(410)를 반도체 영역(409) 위에 형성한다.
<도 7의 (c)>
그 후, 도전성 재료의 막을 형성하고, 이것을 이방성 에칭함으로써, 홈(408)의 측면의 게이트 절연체(410)에 접하는 워드선(411a, 411b)을 형성한다. 홈의 측면에 이러한 워드선(411a, 411b)을 형성하는 방법은, 특허문헌 4를 참조하면 좋다. 또한, 특허문헌 4에 개시되어 있는 바와 같이, 워드선(411a, 411b)을 마스크로 해서 불순물을 반도체 영역에 도핑해도 좋다.
이렇게 형성되는 워드선(411a, 411b)을 사용한 트랜지스터에서는, 채널 길이를 최소 가공 치수보다 크게 할 수 있다. 즉, 채널 길이는 대략 홈(408)의 깊이와 워드선(411a)(또는 워드선(411b))의 수평 방향의 길이(도 7의 (c) 중에 x로 나타냄)와의 합이다. 홈(408)의 깊이를 최소 가공 치수보다 크게 하면, 채널 길이는 최소 가공 치수보다 커지고, 단채널 효과를 억제할 수 있다.
또한, 길이(x)는 최소 가공 치수와는 관계없이 설정할 수 있다. 예를 들어, 필요한 도전성만 확보할 수 있으면, 길이(x)를 최소 가공 치수의 1/2 이하, 바람직하게는 1/4 이하로 할 수 있다. 그러면, 홈(408)의 폭은 최소 가공 치수의 2배 이하, 바람직하게는 1배로 할 수 있다. 그 결과, 1개의 메모리 셀의 면적을 5F2, 바람직하게는 4F2로 할 수 있다.
예를 들어, 홈(408)의 폭을 2F로 했을 때, 길이(x)가 바람직하게는 0.5F 이하이면 동일한 홈(408)에 형성되는 워드선(411a과 411b)을 분리할 수 있다. 이 결과, 1개의 메모리 셀이 필요한 길이는 2.5F이며, 1개의 메모리 셀의 면적은, 선분(AB)에 수직인 방향(즉, 도 8의 (a) 내지 (d)의 선분(EF) 방향)의 길이(비트선 간격) 2F와의 곱인 5F2로 할 수 있다.
또한, 홈(408)의 폭을 F로 했을 때, 길이(x)가 바람직하게는 0.25F 이하이면 동일한 홈(408)에 형성되는 워드선(411a와 411b)을 분리할 수 있다. 이 결과, 1개의 메모리 셀의 필요한 길이는 2F이며, 1개의 메모리 셀의 면적은 4F2로 할 수 있다. 이것은 매트릭스형 메모리 셀 어레이에서의 이론상의 하한값이다.
또한, 이러한 고밀도화, 소면적화는 비트선(402)이 트랜지스터 밑에 있기 때문에 가능하고, 비트선이 워드선 위에 있으면, 홈(408)의 측면에 워드선을 형성하는 방법이더라도 보다 큰 면적이 필요하다. 이것은, 홈(408)에 워드선 외에, 비트선과의 콘택트를 설치할 필요가 있기 때문이다. 콘택트가 워드선과 접촉해서는 안되는 것으로부터, 홈(408)의 폭은 F보다 크고, 실제로는 2F보다 크게 하는 것이 필수가 된다.
<도 7의 (d)>
제5 절연체(412)를 형성하고, 또한 도전층(407a, 407b)과 접속하는 제2 콘텍트 플러그(413a, 413b)를 형성한다. 제2 콘텍트 플러그(413a, 413b) 위에는 실시 형태 1로 나타낸 바와 같이 캐패시터를 형성하면 좋다. 도전층(407a, 407b)은 에칭 스토퍼로서의 기능을 갖고, 특히 반도체 영역(409)이 얇은 경우에는 효과적이다. 그 후, 도 5의 (a) 및 (b)에서 도시한 방법을 사용하여, 캐패시터를 형성하면 좋다.
101a: 감지 증폭기
101b: 감지 증폭기
102: 메모리 셀
103a: 비트선
103b: 비트선
111a: 감지 증폭기
111b: 감지 증폭기
112: 메모리 셀
113a: 비트선
113b: 비트선
113c: 비트선
113d: 비트선
121a: 감지 증폭기
121b: 감지 증폭기
121c: 감지 증폭기
121d: 감지 증폭기
123a: 비트선
123b: 비트선
123c: 비트선
123d: 비트선
201: 기판
202: 반도체 회로
203: 제1 절연체
204: 제1 콘텍트 플러그
205: 비트선
205a: 비트선
206: 제2 절연체
207: 제2 콘텍트 플러그
208: 반도체 영역
208a: 반도체 영역
209: 게이트 절연체
210a: 워드선
210b: 워드선
211: 도핑된 영역
212: 제3 절연체
213a: 제3 콘텍트 플러그
213b: 제3 콘텍트 플러그
214: 제4 절연체
215a: 제1 캐패시터 전극
215b: 제1 캐패시터 전극
216: 캐패시터 절연체
217: 제2 캐패시터 전극
300: 영역
301a: 제1 배선
301b: 제1 배선
301c: 제1 배선
301d: 제1 배선
302n: 소자 형성 영역
302p: 소자 형성 영역
303a: 제2 배선
303b: 제2 배선
303n: 제2 배선
303p: 제2 배선
304a: 제3 배선
304b: 제3 배선
304c: 제3 배선
304d: 제3 배선
305a: 제4 배선
305b: 제4 배선
305c: 제4 배선
401: 제1 절연체
402: 비트선
402a: 비트선
402b: 비트선
403: 제2 절연체
404: 제3 절연체
405: 제1 콘텍트 플러그
406: 제4 절연체
407a: 도전층
407b: 도전층
408: 홈
409: 반도체 영역
410: 게이트 절연체
411a: 워드선
411b: 워드선
412: 제5 절연체
413a: 제2 콘텍트 플러그
413b: 제2 콘텍트 플러그

Claims (1)

  1. 반도체 장치로서,
    메모리 셀과,
    제1 비트선과,
    제2 비트선과,
    제3 비트선과,
    제1 콘텍트 플러그와,
    제2 콘텍트 플러그를 포함하고,
    상기 메모리 셀은, 트랜지스터 및 캐패시터를 포함하고,
    상기 트랜지스터는, 반도체 영역, 상기 반도체 영역과 중첩하는 워드선, 및 상기 반도체 영역과 상기 워드선 사이의 게이트 절연체를 포함하고,
    상기 캐패시터는, 제1 전극, 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이의 절연체를 포함하고,
    상기 제2 비트선은 상기 제1 콘텍트 플러그와 접속하고,
    상기 제1 전극은 상기 제2 콘텍트 플러그와 접속하고,
    상기 제1 비트선은 상기 제2 비트선과 인접하고,
    상기 제2 비트선은 상기 제3 비트선과 인접하고,
    상기 제2 비트선은 상기 제1 비트선과 다른 깊이에 형성되고,
    상기 제2 비트선은 상기 제3 비트선과 다른 깊이에 형성되고,
    상기 반도체 영역은, 제1 면 및 상기 제1 면에 대향하는 제2 면을 포함하고,
    상기 제1 면은 상기 제1 콘텍트 플러그와 접하고,
    상기 제2 면은 상기 제2 콘텍트 플러그와 접하는,
    반도체 장치.
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