JPH0752756B2 - 半導体記憶装置とその製造方法 - Google Patents
半導体記憶装置とその製造方法Info
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- JPH0752756B2 JPH0752756B2 JP63007313A JP731388A JPH0752756B2 JP H0752756 B2 JPH0752756 B2 JP H0752756B2 JP 63007313 A JP63007313 A JP 63007313A JP 731388 A JP731388 A JP 731388A JP H0752756 B2 JPH0752756 B2 JP H0752756B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置およびその製造方法に関す
るもので、特に隣接したメモリセル間の分離特性が優
れ、かつ製造方法の容易な半導体記憶装置とその製造方
法に関するものである。
るもので、特に隣接したメモリセル間の分離特性が優
れ、かつ製造方法の容易な半導体記憶装置とその製造方
法に関するものである。
［従来の技術］ 近年、半導体装置の進歩は著しく、たとえばランダムア
クセスメモリ（RAM）においても、その記憶特性を低下
させずに高集積化を図る試みが種々なされている。
クセスメモリ（RAM）においても、その記憶特性を低下
させずに高集積化を図る試みが種々なされている。
第10図は、一般的なRAMの構成の一例を示すブロック図
である。第10図を参照すると、メモリセルアレイ内に
は、複数のワード線および複数のビット線が互いに交差
するように配置されており、それらのワード線とビット
線との各交点にメモリセル（図示せず）が設けられてい
る。特定のメモリセルの選択は、Ｘアドレスバッファ・
デコーダによって選択された１つのワード線と、Ｙアド
レスバッファ・デコーダによって選択された１つのビッ
ト線との交点に基づいて行なわれる。そして、選択され
たメモリセルにデータが書込まれたり、あるいは、その
メモリセルに蓄えられているデータが読出されたりする
が、このデータの書込／読出の指示は、R/W制御回路に
与えられる読出／書込制御信号（R/W）によって行なわ
れる。データの書込時には、入力データ（Din）がR/W制
御回路を介して、選択されたメモリセルに入力される。
一方、データの読出時には、選択されたメモリセルに蓄
えられているデータが、センスアンプによって検出され
かつ増幅され、データ出力がバッファを介して出力デー
タ（Dout）として外部へ出力される。
である。第10図を参照すると、メモリセルアレイ内に
は、複数のワード線および複数のビット線が互いに交差
するように配置されており、それらのワード線とビット
線との各交点にメモリセル（図示せず）が設けられてい
る。特定のメモリセルの選択は、Ｘアドレスバッファ・
デコーダによって選択された１つのワード線と、Ｙアド
レスバッファ・デコーダによって選択された１つのビッ
ト線との交点に基づいて行なわれる。そして、選択され
たメモリセルにデータが書込まれたり、あるいは、その
メモリセルに蓄えられているデータが読出されたりする
が、このデータの書込／読出の指示は、R/W制御回路に
与えられる読出／書込制御信号（R/W）によって行なわ
れる。データの書込時には、入力データ（Din）がR/W制
御回路を介して、選択されたメモリセルに入力される。
一方、データの読出時には、選択されたメモリセルに蓄
えられているデータが、センスアンプによって検出され
かつ増幅され、データ出力がバッファを介して出力デー
タ（Dout）として外部へ出力される。
第11図は、メモリセルの書込／読出動作を説明するため
に示された、ダイナミック型メモリセルの等価回路図で
ある。
に示された、ダイナミック型メモリセルの等価回路図で
ある。
第11図を参照すると、ダイナミック型メモリセルは、１
個の電界効果型トランジスタ８とキャパシタ９とから構
成されている。電界効果型トランジスタ８の導通端子の
一方はキャパシタ９の電極の一方に接続され、他方はビ
ット線７に接続される。また、トランジスタ８のゲート
電極は、ワード線10に接続される。そして、キャパシタ
９の他方の電極は接地される。データの書込時には、ワ
ード線10に所定の電位が印加されることによって電界効
果型トランジスタ８が導通するので、ビット線７からの
電荷がキャパシタ９に蓄えられる。一方、データの読出
時には、ワード線10に所定の電位が印加されることによ
って電界効果型トランジスタ８が導通するので、キャパ
シタ９に蓄えられた電荷がビット線７を介して取出され
る。以上の説明から明らかなように、メモリセルの記憶
容量は、キャパシタ９の容量に基づくことから、メモリ
セルアレイの高集積化を図るために、個々のメモリキャ
パシタの容量の維持、増大を図る試みが種々なされてい
る。そのような試みについては、たとえば日本国特許出
願公告56266/1983および55258/1986および日本国特許出
願公開65559/1985において開示されている。このような
試みの一種として、半導体基板上に溝を形成し、その溝
の内面に電荷蓄積領域を形成して記憶容量の維持または
増加を可能とするトレンチメモリセルが開発された。
個の電界効果型トランジスタ８とキャパシタ９とから構
成されている。電界効果型トランジスタ８の導通端子の
一方はキャパシタ９の電極の一方に接続され、他方はビ
ット線７に接続される。また、トランジスタ８のゲート
電極は、ワード線10に接続される。そして、キャパシタ
９の他方の電極は接地される。データの書込時には、ワ
ード線10に所定の電位が印加されることによって電界効
果型トランジスタ８が導通するので、ビット線７からの
電荷がキャパシタ９に蓄えられる。一方、データの読出
時には、ワード線10に所定の電位が印加されることによ
って電界効果型トランジスタ８が導通するので、キャパ
シタ９に蓄えられた電荷がビット線７を介して取出され
る。以上の説明から明らかなように、メモリセルの記憶
容量は、キャパシタ９の容量に基づくことから、メモリ
セルアレイの高集積化を図るために、個々のメモリキャ
パシタの容量の維持、増大を図る試みが種々なされてい
る。そのような試みについては、たとえば日本国特許出
願公告56266/1983および55258/1986および日本国特許出
願公開65559/1985において開示されている。このような
試みの一種として、半導体基板上に溝を形成し、その溝
の内面に電荷蓄積領域を形成して記憶容量の維持または
増加を可能とするトレンチメモリセルが開発された。
第12A図は、このようなトレンチメモリセルを用いたダ
イナミックRAMの平面図を示し、第12B図は、第12A図の
Ｂ−Ｂ線に沿った断面図を示している。このトレンチメ
モリセルは、たとえば、H.Sunami et al.による、IEE
E Trans.Electron Devices,Vol.ED−31の746頁ないし
第753頁における“Ａ Corrugated Capacitor Cell"
において開示されている。
イナミックRAMの平面図を示し、第12B図は、第12A図の
Ｂ−Ｂ線に沿った断面図を示している。このトレンチメ
モリセルは、たとえば、H.Sunami et al.による、IEE
E Trans.Electron Devices,Vol.ED−31の746頁ないし
第753頁における“Ａ Corrugated Capacitor Cell"
において開示されている。
第12A図および第12B図を参照して、Ｐ型シリコン基板11
の表面に、複数のメモリセル12が形成されている。第12
A図において、各メモリセル12は、１点鎖線によって形
成される１区画に対応している。各メモリセル12間は、
分離用フィールド酸化膜13によって分離されている。フ
ィールド酸化膜13の下には、素子間分離用のチャネルス
トップP+領域14が形成されている。各メモリセル12は、
電荷を蓄える電荷蓄積領域15と、アクセストランジスタ
領域16と、ビット線17に接続されるN+領域18とから構成
される。より詳細に説明すると、電荷蓄積領域15は、Ｐ
型シリコン基板11の主表面に形成された溝部19と、溝部
19の内面を含めてＰ型シリコン基板11の主表面の一部に
形成された、メモリキャパシタの記憶端子として機能す
るN+領域20と、溝部19の内面を覆うように形成されたキ
ャパシタ絶縁膜21と、キャパシタ絶縁膜21上に形成さ
れ、メモリキャパシタの対向電極として機能するセルプ
レート電極22とから構成される。また、アクセストラン
ジスタ領域16は、N+領域18,20と、それらの間のチャネ
ル領域23と、ゲート電極を構成するワード線24とから構
成される。なお、ビット線17は、コンタクトホール25を
介して、N+領域18に接続される。
の表面に、複数のメモリセル12が形成されている。第12
A図において、各メモリセル12は、１点鎖線によって形
成される１区画に対応している。各メモリセル12間は、
分離用フィールド酸化膜13によって分離されている。フ
ィールド酸化膜13の下には、素子間分離用のチャネルス
トップP+領域14が形成されている。各メモリセル12は、
電荷を蓄える電荷蓄積領域15と、アクセストランジスタ
領域16と、ビット線17に接続されるN+領域18とから構成
される。より詳細に説明すると、電荷蓄積領域15は、Ｐ
型シリコン基板11の主表面に形成された溝部19と、溝部
19の内面を含めてＰ型シリコン基板11の主表面の一部に
形成された、メモリキャパシタの記憶端子として機能す
るN+領域20と、溝部19の内面を覆うように形成されたキ
ャパシタ絶縁膜21と、キャパシタ絶縁膜21上に形成さ
れ、メモリキャパシタの対向電極として機能するセルプ
レート電極22とから構成される。また、アクセストラン
ジスタ領域16は、N+領域18,20と、それらの間のチャネ
ル領域23と、ゲート電極を構成するワード線24とから構
成される。なお、ビット線17は、コンタクトホール25を
介して、N+領域18に接続される。
次に、第12B図を参照して、当該メモリセル12のデータ
の書込／読出動作について説明する。データの書込時に
は、ワード線24に所定の電位が印加されるとチャネル領
域23に反転層が形成されるので、N+領域18と20とが導通
状態となる。したがって、ビット線17からの電荷が、チ
ャネル領域23を介して電荷蓄積領域15に転送され、N+領
域20において蓄積される。反対に、データの読出時に
は、ワード線24に所定の電位が印加されることによっ
て、N+領域20に蓄積された電荷が、反転されたチャネル
領域23を介して、そしてN+領域18およびビット線17を通
って外部に取出される。
の書込／読出動作について説明する。データの書込時に
は、ワード線24に所定の電位が印加されるとチャネル領
域23に反転層が形成されるので、N+領域18と20とが導通
状態となる。したがって、ビット線17からの電荷が、チ
ャネル領域23を介して電荷蓄積領域15に転送され、N+領
域20において蓄積される。反対に、データの読出時に
は、ワード線24に所定の電位が印加されることによっ
て、N+領域20に蓄積された電荷が、反転されたチャネル
領域23を介して、そしてN+領域18およびビット線17を通
って外部に取出される。
このように蓄積される電荷の量は、溝部19の内面に形成
されたN+領域20の面積に依存しているので、溝部19の形
成は、電荷蓄積領域15の平面的な占有面積に対する大き
な電荷蓄積容量の形成に寄与し得る。すなわち、溝部19
を形成し、それを利用したトレンチキャパシタを採用す
ることによって、微細化されたメモリセルの占有面積に
対しても比較的大容量のキャパシタが確保できるのであ
る。
されたN+領域20の面積に依存しているので、溝部19の形
成は、電荷蓄積領域15の平面的な占有面積に対する大き
な電荷蓄積容量の形成に寄与し得る。すなわち、溝部19
を形成し、それを利用したトレンチキャパシタを採用す
ることによって、微細化されたメモリセルの占有面積に
対しても比較的大容量のキャパシタが確保できるのであ
る。
［発明が解決しようとする課題］ しかしながら、第12A図および第12B図に示したダイナミ
ックRAMにおいては、高集積化に伴ない次のような問題
を生じさせている。
ックRAMにおいては、高集積化に伴ない次のような問題
を生じさせている。
すなわち、通常ダイナミックRAMにおいては、Ｐ型シリ
コン基板11は、負電位（約−3V）に設定されており、ま
た、電荷蓄積領域となるN+領域20（20a,20b）には、
“1",“0"のメモリ情報に対応して約5Vまたは約0Vの電
位が与えられる。したがって、N+領域20a,20bとＰ型シ
リコン基板11との間には、メモリ情報の種類にかかわら
ず逆バイアス電圧が常時印加される。この結果、N+領域
20a,20bの周囲に、空乏領域26a,26bが形成される。空乏
領域26a,26bは、逆バイアス電圧が高くなればなるほ
ど、またＰ型シリコン基板11の不純物濃度が薄くなれば
なるほど、拡がりやすくなる。Ｐ型シリコン基板11の不
純物濃度は一般に主面から離れた位置になるほど低くな
ることから、第12B図の点線で示すような空乏層26a,26b
の拡がりをもたらすことになる。この結果、溝部19a,19
bを、蓄積容量を増加するために深く形成しようとする
と、隣接する空乏領域26a,26b間の距離（第12B図中の矢
印で示す距離ａ）がより縮まることになる。また、この
距離は、溝部19a,19bの形成位置を、高集積化のために
接近させても同様に縮まることは自明である。したがっ
て、さらに高集積化を目指し、隣接する溝部19a,19bを
接近させ、かつ溝部19a,19bをより深く形成すると、最
終的には、空乏領域26aと空乏領域26bとが接触（ａ＝
０）する、パンチスルー現象が生じてしまう。かかるパ
ンチスルー現象が生じると、隣接するメモリセル間が導
通状態となるので、隣接メモリセルのメモリ情報の相違
によってN+領域20a,20bに蓄えられている電荷が干渉し
合う。その結果として情報の保持特性が悪化するという
問題が生じる。すなわち、隣接する溝部19a,19bの間隔
をよ短くしたり、溝部をより深く形成することは困難と
なり、メモリセルの高集積化に対する大きな障害となっ
ていた。
コン基板11は、負電位（約−3V）に設定されており、ま
た、電荷蓄積領域となるN+領域20（20a,20b）には、
“1",“0"のメモリ情報に対応して約5Vまたは約0Vの電
位が与えられる。したがって、N+領域20a,20bとＰ型シ
リコン基板11との間には、メモリ情報の種類にかかわら
ず逆バイアス電圧が常時印加される。この結果、N+領域
20a,20bの周囲に、空乏領域26a,26bが形成される。空乏
領域26a,26bは、逆バイアス電圧が高くなればなるほ
ど、またＰ型シリコン基板11の不純物濃度が薄くなれば
なるほど、拡がりやすくなる。Ｐ型シリコン基板11の不
純物濃度は一般に主面から離れた位置になるほど低くな
ることから、第12B図の点線で示すような空乏層26a,26b
の拡がりをもたらすことになる。この結果、溝部19a,19
bを、蓄積容量を増加するために深く形成しようとする
と、隣接する空乏領域26a,26b間の距離（第12B図中の矢
印で示す距離ａ）がより縮まることになる。また、この
距離は、溝部19a,19bの形成位置を、高集積化のために
接近させても同様に縮まることは自明である。したがっ
て、さらに高集積化を目指し、隣接する溝部19a,19bを
接近させ、かつ溝部19a,19bをより深く形成すると、最
終的には、空乏領域26aと空乏領域26bとが接触（ａ＝
０）する、パンチスルー現象が生じてしまう。かかるパ
ンチスルー現象が生じると、隣接するメモリセル間が導
通状態となるので、隣接メモリセルのメモリ情報の相違
によってN+領域20a,20bに蓄えられている電荷が干渉し
合う。その結果として情報の保持特性が悪化するという
問題が生じる。すなわち、隣接する溝部19a,19bの間隔
をよ短くしたり、溝部をより深く形成することは困難と
なり、メモリセルの高集積化に対する大きな障害となっ
ていた。
また、第12A図および第12B図に示したダイナミックRAM
においては、メモリキャパシタの記憶端子は、Ｐ型シリ
コン基板11内のN+領域20で構成されている。したがっ
て、アルファ線などの放射線がシリコン基板内に入射し
たときに生成されるキャリアが、メモリキャパシタの記
憶端子であるN+領域20に流れ込み、本来の記憶情報が反
転されるという誤動作（以下、ソフトエラーという）が
発生するという問題点があった。
においては、メモリキャパシタの記憶端子は、Ｐ型シリ
コン基板11内のN+領域20で構成されている。したがっ
て、アルファ線などの放射線がシリコン基板内に入射し
たときに生成されるキャリアが、メモリキャパシタの記
憶端子であるN+領域20に流れ込み、本来の記憶情報が反
転されるという誤動作（以下、ソフトエラーという）が
発生するという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、隣接する素子間の分離能力を高め、動作特性
を悪化させることなく、高集積化の可能な半導体記憶装
置おびその製造方法を提供することである。
たもので、隣接する素子間の分離能力を高め、動作特性
を悪化させることなく、高集積化の可能な半導体記憶装
置おびその製造方法を提供することである。
［課題を解決するための手段］ この発明に係る半導体記憶装置は隣接する２つのメモリ
セルを半導体基板に設けた隣接する２つの溝の内部およ
び上部に設け、キャパシタの上側の電極を２層で構成
し、そのうちの上層のみが隣接する２つのメモリセルの
接続電極となるよに構成したものである。
セルを半導体基板に設けた隣接する２つの溝の内部およ
び上部に設け、キャパシタの上側の電極を２層で構成
し、そのうちの上層のみが隣接する２つのメモリセルの
接続電極となるよに構成したものである。
また、この発明に係る半導体記憶装置の製造方法は、２
ビット分の容量を形成するために形成された隣接する２
つの溝を有する半導体基板を準備するステップと、隣接
した２つの溝の各々の側壁、底面および隣接した溝間を
含む半導体基板の主表面上に絶縁膜を介して第１の導体
層を形成するステップと、第１の導体層で形成された溝
の内部および平面上に絶縁膜を介して第２の導体層を形
成するステップと、隣接した溝の間の領域で、半導体基
板の主表面上に形成された前記第１の導体層と第２の導
体層を除去するステップと、除去された部分であってか
つ半導体基板内に半導体基板と同一導電形式の第２の不
純物濃度を有する不純物領域を形成するステップと、不
純物領域上に絶縁層を形成するステップを含む。
ビット分の容量を形成するために形成された隣接する２
つの溝を有する半導体基板を準備するステップと、隣接
した２つの溝の各々の側壁、底面および隣接した溝間を
含む半導体基板の主表面上に絶縁膜を介して第１の導体
層を形成するステップと、第１の導体層で形成された溝
の内部および平面上に絶縁膜を介して第２の導体層を形
成するステップと、隣接した溝の間の領域で、半導体基
板の主表面上に形成された前記第１の導体層と第２の導
体層を除去するステップと、除去された部分であってか
つ半導体基板内に半導体基板と同一導電形式の第２の不
純物濃度を有する不純物領域を形成するステップと、不
純物領域上に絶縁層を形成するステップを含む。
［作用］ この発明に係る隣接した２つのキャパシタの各々の上側
の電極は２層からなり、各々の上層電極のみが隣接する
２つのメモリセル間の接続電極となっているため、２つ
のメモリセルの間の絶縁膜厚を大きくとることができ
る。
の電極は２層からなり、各々の上層電極のみが隣接する
２つのメモリセル間の接続電極となっているため、２つ
のメモリセルの間の絶縁膜厚を大きくとることができ
る。
またこの発明に係る半導体記憶装置の製造方法は以上の
ようなステップを含むため、第１導体層の上に第２導体
層を堆積する前に第１導体層で形成された溝内に埋込ま
れた酸化膜を除去する必要がない。
ようなステップを含むため、第１導体層の上に第２導体
層を堆積する前に第１導体層で形成された溝内に埋込ま
れた酸化膜を除去する必要がない。
［発明の実施例］ 従来の問題点を解消する手段として以下のような構造を
有する半導体記憶装置が考えられる。
有する半導体記憶装置が考えられる。
第3A図はその一例を示すダイナミックRAMの平面図であ
り、第3B図は第3A図のIII B−III B線に沿った断面図で
ある。
り、第3B図は第3A図のIII B−III B線に沿った断面図で
ある。
第3A図および第3B図を参照すると、Ｐ型シリコン基板11
上に複数のメモリセル12が形成されている。各メモリセ
ル12は、１点鎖線によって形成される１区画に対応して
いる。各メモリセル12間は、分離用フィールド酸化膜13
によって分離されている。各メモリセル12は、電荷を蓄
える電荷蓄積領域15と、アクセストランジスタ領域16
と、ビット線17に接続されるN+領域18とから構成され
る。より詳細に説明すると、第3B図のメモリセル12の電
荷蓄積領域15は、Ｐ型シリコン基板11の主表面に形成さ
れた溝部19と、溝部19の底面および側面において基板11
中に形成された対向電極として機能するP+領域27と、こ
のP+領域27の表面を酸化するなどして形成された第１の
キャパシタ絶縁膜21と、その上に形成された、メモリキ
ャパシタの記憶端子として機能する第１のポリシリコン
電極28と、さらに第１のポリシリコン電極28の表面を酸
化するなどしてその上に形成された第２のキャパシタ絶
縁膜29と、さらにその上に形成された、セルプレート電
極として機能する第２のポリシリコン電極22とから構成
されている。アクセストランジスタ16のドレインに該当
するN+領域31は、コンタクトホール33を介して第１のポ
リシリコン電極28に接続される。また、各メモリセル12
間は、分離用フィールド酸化膜13によって分離されてい
る。
上に複数のメモリセル12が形成されている。各メモリセ
ル12は、１点鎖線によって形成される１区画に対応して
いる。各メモリセル12間は、分離用フィールド酸化膜13
によって分離されている。各メモリセル12は、電荷を蓄
える電荷蓄積領域15と、アクセストランジスタ領域16
と、ビット線17に接続されるN+領域18とから構成され
る。より詳細に説明すると、第3B図のメモリセル12の電
荷蓄積領域15は、Ｐ型シリコン基板11の主表面に形成さ
れた溝部19と、溝部19の底面および側面において基板11
中に形成された対向電極として機能するP+領域27と、こ
のP+領域27の表面を酸化するなどして形成された第１の
キャパシタ絶縁膜21と、その上に形成された、メモリキ
ャパシタの記憶端子として機能する第１のポリシリコン
電極28と、さらに第１のポリシリコン電極28の表面を酸
化するなどしてその上に形成された第２のキャパシタ絶
縁膜29と、さらにその上に形成された、セルプレート電
極として機能する第２のポリシリコン電極22とから構成
されている。アクセストランジスタ16のドレインに該当
するN+領域31は、コンタクトホール33を介して第１のポ
リシリコン電極28に接続される。また、各メモリセル12
間は、分離用フィールド酸化膜13によって分離されてい
る。
すなわち、第3B図に示したメモリセルにおいては、第１
のキャパシタ絶縁膜21を挾んで対向するP+領域27と第１
のポリシリコン電極28とにより第１のメモリキャパシタ
MC1が形成され、さらに第２のキャパシタ絶縁膜29を挾
んで対向する第１のポリシリコン電極28と第２のポリシ
リコン電極22とにより第２のメモリキャパシタMC2が形
成される。したがって、第3B図に示したメモリセルは、
共通電極層である第１のポリシリコン電極28を挾んで第
１のメモリキャパシタMC1の上に第２のメモリキャパシ
タMC2が積上げられた構造を有している。
のキャパシタ絶縁膜21を挾んで対向するP+領域27と第１
のポリシリコン電極28とにより第１のメモリキャパシタ
MC1が形成され、さらに第２のキャパシタ絶縁膜29を挾
んで対向する第１のポリシリコン電極28と第２のポリシ
リコン電極22とにより第２のメモリキャパシタMC2が形
成される。したがって、第3B図に示したメモリセルは、
共通電極層である第１のポリシリコン電極28を挾んで第
１のメモリキャパシタMC1の上に第２のメモリキャパシ
タMC2が積上げられた構造を有している。
次に、第3B図を参照して、メモリセル12のデータの書込
／読出動作について説明する。データの書込時には、ワ
ード線24に所定の電位が印加されると、チャネル領域23
に反転層が形成されるので、N+領域18と31とが導通状態
となる。したがって、ビット線17からの電荷がチャネル
領域23を介して電荷蓄積領域15に転送され、さらにN+領
域31およびコンタクトホール25を介して、記憶端子とし
て機能する共通電極層である第１のポリシリコン電極28
に蓄積される。反対に、データの読出時には、第１のポ
リシリコン電極28に蓄積された電荷が、ワード線24に所
定の電位が印加されることによって反転されたチャネル
領域23を介して、そしてN+領域18およびビット線17を通
って外部に取出される。
／読出動作について説明する。データの書込時には、ワ
ード線24に所定の電位が印加されると、チャネル領域23
に反転層が形成されるので、N+領域18と31とが導通状態
となる。したがって、ビット線17からの電荷がチャネル
領域23を介して電荷蓄積領域15に転送され、さらにN+領
域31およびコンタクトホール25を介して、記憶端子とし
て機能する共通電極層である第１のポリシリコン電極28
に蓄積される。反対に、データの読出時には、第１のポ
リシリコン電極28に蓄積された電荷が、ワード線24に所
定の電位が印加されることによって反転されたチャネル
領域23を介して、そしてN+領域18およびビット線17を通
って外部に取出される。
したがって、第3B図に示した実施例によれば、トレンチ
構造およびメモリキャパシタの２重積上げ構造を組合わ
せることにより、小さなメモリセル面積でさらに大きな
メモリキャパシタ容量を確保することができる。また、
パンチスルーやソフトエラーの問題は全く生じない。
構造およびメモリキャパシタの２重積上げ構造を組合わ
せることにより、小さなメモリセル面積でさらに大きな
メモリキャパシタ容量を確保することができる。また、
パンチスルーやソフトエラーの問題は全く生じない。
次に、第3C図は、第3A図，第3B図に示した実施例の動作
原理を説明する等価回路図である。
原理を説明する等価回路図である。
次に、第3C図を参照して、第3A図に示した実施例の原理
について説明する。第3C図において、第１のキャパシタ
絶縁膜21を挾んで対向するP+領域27と第１のポリシリコ
ン電極28とにより第１のメモリキャパシタMC1（第3B
図）が形成され、さらに第２のキャパシタ絶縁膜29を挾
んで対向する第１のポリシリコン電極28と第２とポリシ
リコン電極22とにより第２とメモリキャパシタMC2（第3
B図）が形成される。すなわち、第3A図に示したメモリ
セルにおいては、記憶端子として機能する共通電極であ
る第１のポリシリコン電極28を挾んで、第１のメモリキ
ャパシタMC1の上に第２のメモリキャパシタMC2が積上げ
られた構造を有しており、したがって、このメモリセル
は、第3C図の等価回路図に示すように並列接続された２
つのメモリキャパシタMC1およびMC2によって構成され
る。すなわち、このメモリセル12の全体としての容量
は、第１のメモリキャパシタMC1および第２のメモリキ
ャパシタMC2の容量の和であり、したがって、従来の同
様の平面的占有面積に対して大きなメモリキャパシタ容
量を確保することができる。
について説明する。第3C図において、第１のキャパシタ
絶縁膜21を挾んで対向するP+領域27と第１のポリシリコ
ン電極28とにより第１のメモリキャパシタMC1（第3B
図）が形成され、さらに第２のキャパシタ絶縁膜29を挾
んで対向する第１のポリシリコン電極28と第２とポリシ
リコン電極22とにより第２とメモリキャパシタMC2（第3
B図）が形成される。すなわち、第3A図に示したメモリ
セルにおいては、記憶端子として機能する共通電極であ
る第１のポリシリコン電極28を挾んで、第１のメモリキ
ャパシタMC1の上に第２のメモリキャパシタMC2が積上げ
られた構造を有しており、したがって、このメモリセル
は、第3C図の等価回路図に示すように並列接続された２
つのメモリキャパシタMC1およびMC2によって構成され
る。すなわち、このメモリセル12の全体としての容量
は、第１のメモリキャパシタMC1および第２のメモリキ
ャパシタMC2の容量の和であり、したがって、従来の同
様の平面的占有面積に対して大きなメモリキャパシタ容
量を確保することができる。
しかしながら、第3B図に示した実施例によれば、第１の
ポリシリコン電極を、アクセストランジスタのドレイン
に相当するN+領域31に接続するために、コンタクトホー
ル33を形成している。このようなコンタクトホールを形
成するためには、極めて薄い第１のキャパシタ絶縁膜21
上で写真製版工程を行なう必要がある。すなわち、フォ
トレジストの使用に起因する不純物汚染やキャパシタ絶
縁膜の損傷が避けられず、キャパシタ絶縁膜の電気的信
頼性を劣化させるおそれがある。
ポリシリコン電極を、アクセストランジスタのドレイン
に相当するN+領域31に接続するために、コンタクトホー
ル33を形成している。このようなコンタクトホールを形
成するためには、極めて薄い第１のキャパシタ絶縁膜21
上で写真製版工程を行なう必要がある。すなわち、フォ
トレジストの使用に起因する不純物汚染やキャパシタ絶
縁膜の損傷が避けられず、キャパシタ絶縁膜の電気的信
頼性を劣化させるおそれがある。
第4A図および第4B図は、このようなキャパシタ絶縁膜の
電気的信頼性劣化を防止することができる、従来の問題
点を解消するさらに他の実施例を示している。すなわ
ち、第4A図はこの実施例によるダイナミックRAMの平面
図であり、第4B図は、第4A図のIV B−IV B線に沿った断
面図である。第4A図および第4B図に示した実施例は、以
下の点を除いて、第3A図および第3B図に示した実施例と
同じである。すなわち、第4B図のメモリセル12の電荷蓄
積領域15の記憶端子をなす第１とポリシリコン電極28
が、アクセストランジスタ16のドレインに相当するN+領
域31に自己整合的に接続されている。
電気的信頼性劣化を防止することができる、従来の問題
点を解消するさらに他の実施例を示している。すなわ
ち、第4A図はこの実施例によるダイナミックRAMの平面
図であり、第4B図は、第4A図のIV B−IV B線に沿った断
面図である。第4A図および第4B図に示した実施例は、以
下の点を除いて、第3A図および第3B図に示した実施例と
同じである。すなわち、第4B図のメモリセル12の電荷蓄
積領域15の記憶端子をなす第１とポリシリコン電極28
が、アクセストランジスタ16のドレインに相当するN+領
域31に自己整合的に接続されている。
次に、第5A図は、従来の問題点を解消するさらに他の実
施例であるダイナミックRAMの平面図であり、第5B図
は、第5A図のV B−V B線に沿った断面図である。第5B図
において、メモリセル12の電荷蓄積領域15は、Ｐ型シリ
コン基板11の主表面に形成された溝部19と、溝部19の底
面および側面において基板11中に形成されたP+領域27
と、このP+領域27の表面を酸化するなどして形成された
第１のキャパシタ絶縁膜21と、その上に形成された、メ
モリキャパシタの記憶端子として機能する第１のポリシ
リコン電極28と、さらに第１のポリシリコン電極28の表
面を酸化するなどしてその上に形成された第２のキャパ
シタ絶縁膜29と、さらにその上に形成された、セルプレ
ート電極として機能する第２のポリシリコン電極22とか
ら構成されている。第１のポリシリコン電極28の形成と
同時にエピタキシャル層34が形成され、この中にアクセ
ストランジスタ領域16が形成される。すなわち、メモリ
キャパシタの記憶端子である第１のポリシリコン電極28
は、アクセストランジスタのドレイン領域に該当するN+
領域31と同一層として形成されるので、コンタクトホー
ルを必要とせずに、第１のポリシリコン電極28とN+領域
31との接続が実現される。
施例であるダイナミックRAMの平面図であり、第5B図
は、第5A図のV B−V B線に沿った断面図である。第5B図
において、メモリセル12の電荷蓄積領域15は、Ｐ型シリ
コン基板11の主表面に形成された溝部19と、溝部19の底
面および側面において基板11中に形成されたP+領域27
と、このP+領域27の表面を酸化するなどして形成された
第１のキャパシタ絶縁膜21と、その上に形成された、メ
モリキャパシタの記憶端子として機能する第１のポリシ
リコン電極28と、さらに第１のポリシリコン電極28の表
面を酸化するなどしてその上に形成された第２のキャパ
シタ絶縁膜29と、さらにその上に形成された、セルプレ
ート電極として機能する第２のポリシリコン電極22とか
ら構成されている。第１のポリシリコン電極28の形成と
同時にエピタキシャル層34が形成され、この中にアクセ
ストランジスタ領域16が形成される。すなわち、メモリ
キャパシタの記憶端子である第１のポリシリコン電極28
は、アクセストランジスタのドレイン領域に該当するN+
領域31と同一層として形成されるので、コンタクトホー
ルを必要とせずに、第１のポリシリコン電極28とN+領域
31との接続が実現される。
以上のように、第5B図に示した実施例によれば、メモリ
キャパシタの記憶端子である第１のポリシリコン電極28
と、アクセストランジスタのドレイン領域であるN+領域
31とを同一層として形成しているので、第１のキャパシ
タ絶縁膜21にコンタクトホールをあける必要がない。し
たがって、キャパシタ絶縁膜の電気的信頼性を劣化させ
るおそれがない。また、トレンチ構造およびメモリキャ
パシタの２重積上げ構造を組合わせることにより、小さ
なメモリセル面積で大きなメモリキャパシタ容量を確保
することができる。
キャパシタの記憶端子である第１のポリシリコン電極28
と、アクセストランジスタのドレイン領域であるN+領域
31とを同一層として形成しているので、第１のキャパシ
タ絶縁膜21にコンタクトホールをあける必要がない。し
たがって、キャパシタ絶縁膜の電気的信頼性を劣化させ
るおそれがない。また、トレンチ構造およびメモリキャ
パシタの２重積上げ構造を組合わせることにより、小さ
なメモリセル面積で大きなメモリキャパシタ容量を確保
することができる。
次に、第6A図は、この発明のさらに他の実施例であるダ
イナミックRAMの平面図であり、第6B図は、第6A図のVI
B−VI B線に沿った断面図である。第6B図において、メ
モリセル12の電荷蓄積領域15は、Ｐ型シリコン基板11の
主表面に形成された溝部19と、溝部19の底面および側面
において基板11中に形成されたP+領域27と、このP+領域
27の表面を酸化するなどして形成された第１のキャパシ
タ絶縁膜21と、その上に形成された、メモリキャパシタ
の記憶端子として機能する第１のポリシリコン電極28
と、さらに第１のポリシリコン電極28の表面を酸化する
などして形成された第２のキャパシタ絶縁膜29と、さら
にその上に形成された、セルプレート電極として機能す
る第２のポリシリコン電極22とから構成されている。第
１ポリシリコン電極28の形成と同時に、ポリシリコン層
30a,30bが形成され、このうちポリシリコン層30aは、ア
クセストランジスタのソース領域18の電極に相当し、ポ
リシリコン層30bは、ドレイン領域31の電極に相当す
る。すなわち、シリコン基板11上に形成されたポリシリ
コン層30に不純物イオンを注入した後、ゲート電極24の
底部に相当する部分のポリシリコン層を除去する。その
後、熱処理によるポリシリコン層30a,30bからシリコン
基板11中への不純物拡散により、アクセストランジスタ
のソース領域18,ドレイン領域31を形成する。すなわ
ち、メモリキャパシタの記憶端子である第１のポリシリ
コン電極28は、同一層であるポリシリコン層30を介し
て、アクセストランジスタのN+領域31と結合されている
ので、コンタクトホールを必要とせずに、第１のポリシ
リコン電極28とN+領域31との接続が実現される。したが
って、第6B図に示した実施例によれば、第１のキャパシ
タ絶縁膜21にコンタクトホールをあける必要がなく、キ
ャパシタ絶縁膜の電気的信頼性を劣化させるおそれはな
い。また、トレンチ構造およびメモリキャパシタの２重
積上げ構造を組合わせることにより、小さなメモリセル
面積で大きなメモリキャパシタ容量を確保することがで
きる。
イナミックRAMの平面図であり、第6B図は、第6A図のVI
B−VI B線に沿った断面図である。第6B図において、メ
モリセル12の電荷蓄積領域15は、Ｐ型シリコン基板11の
主表面に形成された溝部19と、溝部19の底面および側面
において基板11中に形成されたP+領域27と、このP+領域
27の表面を酸化するなどして形成された第１のキャパシ
タ絶縁膜21と、その上に形成された、メモリキャパシタ
の記憶端子として機能する第１のポリシリコン電極28
と、さらに第１のポリシリコン電極28の表面を酸化する
などして形成された第２のキャパシタ絶縁膜29と、さら
にその上に形成された、セルプレート電極として機能す
る第２のポリシリコン電極22とから構成されている。第
１ポリシリコン電極28の形成と同時に、ポリシリコン層
30a,30bが形成され、このうちポリシリコン層30aは、ア
クセストランジスタのソース領域18の電極に相当し、ポ
リシリコン層30bは、ドレイン領域31の電極に相当す
る。すなわち、シリコン基板11上に形成されたポリシリ
コン層30に不純物イオンを注入した後、ゲート電極24の
底部に相当する部分のポリシリコン層を除去する。その
後、熱処理によるポリシリコン層30a,30bからシリコン
基板11中への不純物拡散により、アクセストランジスタ
のソース領域18,ドレイン領域31を形成する。すなわ
ち、メモリキャパシタの記憶端子である第１のポリシリ
コン電極28は、同一層であるポリシリコン層30を介し
て、アクセストランジスタのN+領域31と結合されている
ので、コンタクトホールを必要とせずに、第１のポリシ
リコン電極28とN+領域31との接続が実現される。したが
って、第6B図に示した実施例によれば、第１のキャパシ
タ絶縁膜21にコンタクトホールをあける必要がなく、キ
ャパシタ絶縁膜の電気的信頼性を劣化させるおそれはな
い。また、トレンチ構造およびメモリキャパシタの２重
積上げ構造を組合わせることにより、小さなメモリセル
面積で大きなメモリキャパシタ容量を確保することがで
きる。
さらに、第7A図は、第6A図に示したダイナミックRAMの
変形例を示す平面図であり、第7B図は、第7A図のVII B
−VII B線に沿った断面図である。第7B図に示した構造
は、次の点を除いて第6B図に示した構造と同じである。
すなわち、Ｐ型シリコン基板11上の、コンタクトホール
25に対応する部分に、シリコン酸化膜からなる絶縁膜31
が形成されており、また第１のキャパシタ絶縁膜21がゲ
ート電極24側に拡張されている。すなわち、これら絶縁
膜下の領域には接合領域は形成されず、したがって、ソ
ース領域18,ドレイン領域31のそれぞれの接合面積は著
しく小さくなる。このため、アルファ粒子などによりＰ
型シリコン基板11中に発生した電荷がソース領域やドレ
イン領域に流れ込んで記憶情報が破壊されるいわゆるビ
ット線モードのソフトエラーの発生を著しく抑制するこ
とができる。
変形例を示す平面図であり、第7B図は、第7A図のVII B
−VII B線に沿った断面図である。第7B図に示した構造
は、次の点を除いて第6B図に示した構造と同じである。
すなわち、Ｐ型シリコン基板11上の、コンタクトホール
25に対応する部分に、シリコン酸化膜からなる絶縁膜31
が形成されており、また第１のキャパシタ絶縁膜21がゲ
ート電極24側に拡張されている。すなわち、これら絶縁
膜下の領域には接合領域は形成されず、したがって、ソ
ース領域18,ドレイン領域31のそれぞれの接合面積は著
しく小さくなる。このため、アルファ粒子などによりＰ
型シリコン基板11中に発生した電荷がソース領域やドレ
イン領域に流れ込んで記憶情報が破壊されるいわゆるビ
ット線モードのソフトエラーの発生を著しく抑制するこ
とができる。
また、このため、ビット線17の寄生容量として作用す
る、ソース領域18およびドレイン領域31の接合容量も著
しく小さくなる。したがって、 （CSはメモリ容量、CBはビット線容量、VCはメモリセル
の電圧） で表わされる読出信号VCが大きくなる。このため、ノイ
ズに強く、動作マージンの大きな記憶装置を実現するこ
とができる。
る、ソース領域18およびドレイン領域31の接合容量も著
しく小さくなる。したがって、 （CSはメモリ容量、CBはビット線容量、VCはメモリセル
の電圧） で表わされる読出信号VCが大きくなる。このため、ノイ
ズに強く、動作マージンの大きな記憶装置を実現するこ
とができる。
また、第7B図においては、ゲート電極24は、両端がそれ
ぞれポリシリコン電極30a,30bに乗上げた構造になって
いるため、両ポリシリコン電極30a,30b間の間隔を狭く
しながら、ゲート電極24自体の幅を広く保つことがで
き、ゲート電極24の配線抵抗を低下させることができ
る。
ぞれポリシリコン電極30a,30bに乗上げた構造になって
いるため、両ポリシリコン電極30a,30b間の間隔を狭く
しながら、ゲート電極24自体の幅を広く保つことがで
き、ゲート電極24の配線抵抗を低下させることができ
る。
さらに、第7B図においては、第１のポリシリコン電極の
パターン間に、厚い絶縁膜13を埋め込むことにより、メ
モリセル間の分離領域を形成している。
パターン間に、厚い絶縁膜13を埋め込むことにより、メ
モリセル間の分離領域を形成している。
第８図（ａ）は、たとえば第12B図に示したような従来
のダイナミックRAMにおけるメモリセル間の分離領域を
示す断面である。第８図（ａ）に示すように、従来のメ
モリセルで、分離領域を形成するために、選択分離法を
利用したLOCOS分離法が広範に用いられていたが、この
方法では、酸化膜の横方向成長によるバーズ・ビーク
（図中矢印Ｂ）の形成が避けられず、素子間分離領域の
幅を狭くするのに限界があった。
のダイナミックRAMにおけるメモリセル間の分離領域を
示す断面である。第８図（ａ）に示すように、従来のメ
モリセルで、分離領域を形成するために、選択分離法を
利用したLOCOS分離法が広範に用いられていたが、この
方法では、酸化膜の横方向成長によるバーズ・ビーク
（図中矢印Ｂ）の形成が避けられず、素子間分離領域の
幅を狭くするのに限界があった。
しかしながら、第7B図に示した実施例においては、ポリ
シリコン層のパターン28の形成後、ポリシリコン層のな
い領域に、イオン注入法などを用いて不純物ドーピング
領域14を形成し、さらに酸化膜などの絶縁膜13を埋め込
んで素子分離領域を形成する。このような方法によれ
ば、第８図（ａ）に示すようなバーズ・ビーグが全く生
じず、写真製版技術で決まる最小寸法まで分離領域の幅
をWB狭くすることができる。
シリコン層のパターン28の形成後、ポリシリコン層のな
い領域に、イオン注入法などを用いて不純物ドーピング
領域14を形成し、さらに酸化膜などの絶縁膜13を埋め込
んで素子分離領域を形成する。このような方法によれ
ば、第８図（ａ）に示すようなバーズ・ビーグが全く生
じず、写真製版技術で決まる最小寸法まで分離領域の幅
をWB狭くすることができる。
ここで、第7B図に示したメモリセルの製造方法について
説明する。第9A図ないし第9H図は、第7B図に示したメモ
リセル12の製造方法の各工程段階を説明する断面図であ
る。
説明する。第9A図ないし第9H図は、第7B図に示したメモ
リセル12の製造方法の各工程段階を説明する断面図であ
る。
まず、第9A図を参照すると、Ｐ型シリコン基板11の表面
に、所望の溝掘領域を規定する開口部を有するレジスト
パターン35を形成する。そして、このレジストパターン
によって規定された開口部を介して、シリコン基板11を
エッチングし、所定の深さのトレンチ19を形成する。そ
の後、トレンチ内の側面および底面にたとえばボロンの
ようなＰ型不純物をドーピングしてP+領域27を形成す
る。
に、所望の溝掘領域を規定する開口部を有するレジスト
パターン35を形成する。そして、このレジストパターン
によって規定された開口部を介して、シリコン基板11を
エッチングし、所定の深さのトレンチ19を形成する。そ
の後、トレンチ内の側面および底面にたとえばボロンの
ようなＰ型不純物をドーピングしてP+領域27を形成す
る。
次に、第9B図を参照すると、Ｐ型シリコン基板11の表面
を酸化するなどして、第１のキャパシタ絶縁膜21を形成
する。
を酸化するなどして、第１のキャパシタ絶縁膜21を形成
する。
次に、第9C図を参照すると、Ｐ型シリコン基板11上に、
第１とポリシリコン電極パターン28を形成し、この第１
のポリシリコン電極にＮ型不純物をドーピングする。
第１とポリシリコン電極パターン28を形成し、この第１
のポリシリコン電極にＮ型不純物をドーピングする。
次に、第9D図を参照すると、隣接するメモリセルの第１
のポリシリコン電極パターンの間の領域にボロンの注入
を行ない、不純物ドーピング領域14を形成する。
のポリシリコン電極パターンの間の領域にボロンの注入
を行ない、不純物ドーピング領域14を形成する。
そして、その上全体を溝内も含めてシリコン酸化膜13で
覆う。その後上方から分離領域の酸化膜を形成するまで
シリコン酸化膜13をエッチングする。その後溝内の埋め
込み酸化膜を除去する。次に、第１のポリシリコン電極
28の表面を酸化するなどして第２のキャパシタ絶縁膜29
を形成し、さらにその上にセルプレートとしての第２の
ポリシリコン電極パターン22を形成する。（第9E図） 次に、第9F図を参照すると、アクセストランジスタのチ
ャネル領域に相当する部分のポリシリコン層を除去す
る。
覆う。その後上方から分離領域の酸化膜を形成するまで
シリコン酸化膜13をエッチングする。その後溝内の埋め
込み酸化膜を除去する。次に、第１のポリシリコン電極
28の表面を酸化するなどして第２のキャパシタ絶縁膜29
を形成し、さらにその上にセルプレートとしての第２の
ポリシリコン電極パターン22を形成する。（第9E図） 次に、第9F図を参照すると、アクセストランジスタのチ
ャネル領域に相当する部分のポリシリコン層を除去す
る。
次に、第9G図を参照すると、上記チャネル領域上にゲー
ト酸化膜を形成し、かつ他の領域上にも高温酸化による
絶縁膜35を形成する。その後、ゲート電極として機能す
るワード線24を所定のパターンで形成し、さらにその上
にも高温酸化による絶縁層を形成する。さらに、コンタ
クトホール25も形成する。このような熱処理中に、ポリ
シリコン層30a,30bからの不純物拡散により、アクセス
トランジスタのソース領域18,ドレイン領域31が形成さ
れる。
ト酸化膜を形成し、かつ他の領域上にも高温酸化による
絶縁膜35を形成する。その後、ゲート電極として機能す
るワード線24を所定のパターンで形成し、さらにその上
にも高温酸化による絶縁層を形成する。さらに、コンタ
クトホール25も形成する。このような熱処理中に、ポリ
シリコン層30a,30bからの不純物拡散により、アクセス
トランジスタのソース領域18,ドレイン領域31が形成さ
れる。
次に、第9H図を参照すると、ビット線17が形成され、メ
モリセル12が完成する。
モリセル12が完成する。
以上のように、第7B図に示した実施例によれば、メモリ
キャパシタの記憶端子である第１のポリシリコン電極28
は、同一層であるポリシリコン層30を介して、アクセス
トランジスタのN+領域31と結合されているので、コンタ
クトホールを必要とせずに、第１のポリシリコン電極28
とN+領域31との接続が実現される。したがって、第１の
キャパシタ絶縁膜21にコンタクトホールをあける必要が
なく、キャパシタ絶縁膜の電気的信頼性を劣化させるお
それはない。さらに、第7B図の実施例によれば、いわゆ
るビット線モードのソフトエラーの発生を著しく抑制す
ることができるとともに、素子分離領域の幅を、写真製
版技術で決まる最小寸法まで狭くすることができ、より
一層の高集積化を図ることができる。
キャパシタの記憶端子である第１のポリシリコン電極28
は、同一層であるポリシリコン層30を介して、アクセス
トランジスタのN+領域31と結合されているので、コンタ
クトホールを必要とせずに、第１のポリシリコン電極28
とN+領域31との接続が実現される。したがって、第１の
キャパシタ絶縁膜21にコンタクトホールをあける必要が
なく、キャパシタ絶縁膜の電気的信頼性を劣化させるお
それはない。さらに、第7B図の実施例によれば、いわゆ
るビット線モードのソフトエラーの発生を著しく抑制す
ることができるとともに、素子分離領域の幅を、写真製
版技術で決まる最小寸法まで狭くすることができ、より
一層の高集積化を図ることができる。
以上に動作特性を劣化させることなく高集積化の可能な
半導体記憶装置について説明した。しかし以上述べた半
導体記憶装置であっても、その隣接２メモリセル間の分
離特性は十分であるとは言い難い。
半導体記憶装置について説明した。しかし以上述べた半
導体記憶装置であっても、その隣接２メモリセル間の分
離特性は十分であるとは言い難い。
そこで上記隣接メモリセル間の分離特性がさらに優れた
半導体記憶装置およびその製造方法について以下に説明
する。
半導体記憶装置およびその製造方法について以下に説明
する。
一般に素子間分離酸化膜厚が厚いほど素子間分離能力は
高くなる。これはしきい値電圧をVT、酸化膜の単位面積
あたりのキャパシタンスをCO、酸化膜厚をxOとすると、 という関係があり、（ａ、ｂは定数） （１）、（２）からVTはxOに比例するからである。
高くなる。これはしきい値電圧をVT、酸化膜の単位面積
あたりのキャパシタンスをCO、酸化膜厚をxOとすると、 という関係があり、（ａ、ｂは定数） （１）、（２）からVTはxOに比例するからである。
（なお詳細はPhysics and Technology of Semicond
uctor Devices"A.S.Grove John Wiley and Sons,I
nc.,1967参照”） したがってメモリセル間の分離特性を上げるには、分離
絶縁膜の厚さを厚くすればよい。これを達成するには、
隣接する２つのキャパシタセルの上部電極を上下２つの
層で構成し、その上層のみを接続すればよい。そうすれ
ば以上に説明したものよりもメモリセル間の分離特性の
優れた半導体記憶装置が得られる。
uctor Devices"A.S.Grove John Wiley and Sons,I
nc.,1967参照”） したがってメモリセル間の分離特性を上げるには、分離
絶縁膜の厚さを厚くすればよい。これを達成するには、
隣接する２つのキャパシタセルの上部電極を上下２つの
層で構成し、その上層のみを接続すればよい。そうすれ
ば以上に説明したものよりもメモリセル間の分離特性の
優れた半導体記憶装置が得られる。
このような改良された分離特性を有する半導体記憶装置
が第1A図、第1B図に示される。第1A図、第1B図はたとえ
ば第6A図、第6B図に示した半導体記憶装置を分離特性を
良くするために改良したものである。図において上部電
極が第２のポリシリコン層22と第３のポリシリコン層32
とから構成されている。そのため上部電極の下層の分だ
け分離絶縁膜の厚さを厚くすることができる。その結果
分離特性が優れた半導体記憶装置が得られる。
が第1A図、第1B図に示される。第1A図、第1B図はたとえ
ば第6A図、第6B図に示した半導体記憶装置を分離特性を
良くするために改良したものである。図において上部電
極が第２のポリシリコン層22と第３のポリシリコン層32
とから構成されている。そのため上部電極の下層の分だ
け分離絶縁膜の厚さを厚くすることができる。その結果
分離特性が優れた半導体記憶装置が得られる。
なお、第1B図においては、積層型キャパシタセルにこの
発明が適用されているが、積層型でないキャパシタセル
にも同様に適用され得る。
発明が適用されているが、積層型でないキャパシタセル
にも同様に適用され得る。
次にこの改良された半導体記憶装置の製造方法をステッ
プごとに説明する。第2A図〜第2E図はこの発明に係る改
良された半導体記憶装置の製造方法をステップごとに示
す図である。
プごとに説明する。第2A図〜第2E図はこの発明に係る改
良された半導体記憶装置の製造方法をステップごとに示
す図である。
まず２ビット分の溝を有するＰ型の半導体基板11を準備
し、溝の側壁および底面P+不純物層27を拡散またはイオ
ン注入法により形成する。次に基板全体を熱酸化するこ
とによって半導体基板の主表面上にキャパシタ絶縁膜21
を形成する（第2A図）。次に減圧CVD法で第１のポリシ
リコン層28をシリコン酸化膜上に形成する（第2B図）。
第１のポリシリコン層28の上にキャパシタ絶縁膜29を介
してCVD法で下層のセルプレートとなる第２のポリシリ
コン層22を堆積する（第2C図）。フォトレジストを用い
たエッチングにより隣接溝間にある第１、第２ポリシリ
コン層28、22を除去する。除去された部分でかつ半導体
基板主表面上にP+不純物領域27を形成する。P+不純物領
域27上でかつ第1,第２ポリシリコン層を除去した部分に
フィールド酸化膜となる絶縁層13を形成する。（第2D
図）。CVD法で上から上層のセルプレートとなる第３の
ポリシリコン層32を堆積することにより第２ポリシリコ
ン層と第３ポリシリコン層とを接続する（第2E図）。な
お、ポリシリコンの積層以外の部分については第9A図〜
第9G図の説明と同じであるのでその内容は省略する。
し、溝の側壁および底面P+不純物層27を拡散またはイオ
ン注入法により形成する。次に基板全体を熱酸化するこ
とによって半導体基板の主表面上にキャパシタ絶縁膜21
を形成する（第2A図）。次に減圧CVD法で第１のポリシ
リコン層28をシリコン酸化膜上に形成する（第2B図）。
第１のポリシリコン層28の上にキャパシタ絶縁膜29を介
してCVD法で下層のセルプレートとなる第２のポリシリ
コン層22を堆積する（第2C図）。フォトレジストを用い
たエッチングにより隣接溝間にある第１、第２ポリシリ
コン層28、22を除去する。除去された部分でかつ半導体
基板主表面上にP+不純物領域27を形成する。P+不純物領
域27上でかつ第1,第２ポリシリコン層を除去した部分に
フィールド酸化膜となる絶縁層13を形成する。（第2D
図）。CVD法で上から上層のセルプレートとなる第３の
ポリシリコン層32を堆積することにより第２ポリシリコ
ン層と第３ポリシリコン層とを接続する（第2E図）。な
お、ポリシリコンの積層以外の部分については第9A図〜
第9G図の説明と同じであるのでその内容は省略する。
第2A図〜第2E図に示す製造方法においては、積層構造の
キャパシタセルを製造するためにまず溝の側面と底面に
P+不純物領域27が形成された。１層のキャパシタセルに
この発明を適用するときは、この工程は省略してもよ
い。
キャパシタセルを製造するためにまず溝の側面と底面に
P+不純物領域27が形成された。１層のキャパシタセルに
この発明を適用するときは、この工程は省略してもよ
い。
以上のように、この発明による２つのキャパシタからな
る隣接する２つのメモリセルを有する半導体記憶装置の
製造方法は上記のようなステップを含むため、従来のよ
うに第２のポリシリコン層が形成される溝部のシリコン
酸化膜をエッチバックにより除去する必要がない。した
がって製造方法が容易な高集積化の可能な半導体記憶装
置の製造方法が得られるという効果がある。
る隣接する２つのメモリセルを有する半導体記憶装置の
製造方法は上記のようなステップを含むため、従来のよ
うに第２のポリシリコン層が形成される溝部のシリコン
酸化膜をエッチバックにより除去する必要がない。した
がって製造方法が容易な高集積化の可能な半導体記憶装
置の製造方法が得られるという効果がある。
［発明の効果］ 以上のようにこの発明によれば、隣接する２つのメモリ
セルを有する半導体記憶装置のメモリキャパシタの上側
キャパシタ電極を２層で構成し、そのうち上層のみを隣
接する２つのメモリキャパシタの接続電極としたため、
隣接するメモリセル間の絶縁膜厚を大きくとることがで
きる。
セルを有する半導体記憶装置のメモリキャパシタの上側
キャパシタ電極を２層で構成し、そのうち上層のみを隣
接する２つのメモリキャパシタの接続電極としたため、
隣接するメモリセル間の絶縁膜厚を大きくとることがで
きる。
また、この発明に係る半導体記憶装置の製造方法は、２
ビット分の容量を形成するために形成された隣接する２
つの溝を有する半導体基板を準備するステップと、隣接
した２つの溝の側壁、底面および隣接した溝間を含む半
導体基板の主表面上に絶縁膜を介して第１の導体層を形
成するステップと、第１の導体層で形成された溝の内部
および平面上に絶縁膜を介して第２の導体層を形成する
ステップと、隣接した溝の間の領域で、半導体基板の主
表面上に形成された第１の導体層と第２の導体層を除去
するステップと、除去された部分であってかつ半導体基
板内に半導体基板と同一導電形式の第２の不純物濃度を
有する不純物領域を形成するステップと、不純物領域上
に絶縁層を形成するステップを含む。その結果、隣接す
る素子間の分離能力を高め、動作特性を悪化させること
なく高集積化の可能でかつ製造方法の容易な半導体記憶
装置およびその製造方法を得ることができるという効果
がある。
ビット分の容量を形成するために形成された隣接する２
つの溝を有する半導体基板を準備するステップと、隣接
した２つの溝の側壁、底面および隣接した溝間を含む半
導体基板の主表面上に絶縁膜を介して第１の導体層を形
成するステップと、第１の導体層で形成された溝の内部
および平面上に絶縁膜を介して第２の導体層を形成する
ステップと、隣接した溝の間の領域で、半導体基板の主
表面上に形成された第１の導体層と第２の導体層を除去
するステップと、除去された部分であってかつ半導体基
板内に半導体基板と同一導電形式の第２の不純物濃度を
有する不純物領域を形成するステップと、不純物領域上
に絶縁層を形成するステップを含む。その結果、隣接す
る素子間の分離能力を高め、動作特性を悪化させること
なく高集積化の可能でかつ製造方法の容易な半導体記憶
装置およびその製造方法を得ることができるという効果
がある。
第1A図はこの発明に係る半導体記憶装置の平面図であ
り、第1B図は第1A図のI B−I B線で示す部分の断面図で
あり、第2A図〜第2E図はこの発明に係る半導体記憶装置
の各工程段階を説明する断面図である。第3A図はこの発
明の基礎になった半導体記憶装置の平面図であり、第3B
図は第3A図のIII B−III B線で示す部分の断面図であ
り、第3C図は第3A図、第3B図に示した半導体記憶装置の
動作原理を説明する等価回路図である。 第4A図はこの発明の基礎になった半導体記憶装置の他の
実施例を示す平面図であり、第4B図は第4A図のIV B−IV
B線で示す部分の断面図である。 第5A図はこの発明の基礎になった半導体記憶装置のさら
に他の実施例を示す平面図であり、第5B図は第5A図のV
B−V B線で示す部分の断面図である。 第6A図はこの発明の基礎になった半導体記憶装置のさら
に他の実施例を示す平面図であり、第6B図は第6A図のVI
B−VI B線で示す部分の断面図である。 第7A図はこの発明の基礎になった半導体記憶装置のさら
に他の実施例を示す平面図であり、第7B図は第7A図のVI
I B−VII B線で示す部分の断面図である。 第８図はダイナミックRAMのメモリセル内の分離領域を
示す拡大断面図であり、第9A図〜第9H図は第7A図、第7B
図に示すダイナミックRAMの製造方法の各工程段階を説
明する断面図である。 第10図は一般的なRAMの構成を示すブロック図であり、
第11図はダイナミック型メモリセルの等価回路図であ
り、第12A図，第12B図はトレンチメモリセルを用いた従
来のダイナミックRAMの平面図および断面図である。 図において、11はＰ型半導体基板、12はメモリセル、13
はフィールド酸化膜、15は電荷蓄積領域、16はアクセス
トランジスタ領域、17はビット線、18はN+領域、21はキ
ャパシタ絶縁膜、22は第２ポリシリコン電極（セルプレ
ート）、32は第３ポリシリコン電極（セルプレート）、
23はチャネル領域、24はワード線、25はコンタクトホー
ル、27はP+不純物領域、28は第１ポリシリコン層、29は
キャパシタ絶縁膜、30はポリシリコン層である。 なお図中、同一符号は同一、または相当部分を示す。
り、第1B図は第1A図のI B−I B線で示す部分の断面図で
あり、第2A図〜第2E図はこの発明に係る半導体記憶装置
の各工程段階を説明する断面図である。第3A図はこの発
明の基礎になった半導体記憶装置の平面図であり、第3B
図は第3A図のIII B−III B線で示す部分の断面図であ
り、第3C図は第3A図、第3B図に示した半導体記憶装置の
動作原理を説明する等価回路図である。 第4A図はこの発明の基礎になった半導体記憶装置の他の
実施例を示す平面図であり、第4B図は第4A図のIV B−IV
B線で示す部分の断面図である。 第5A図はこの発明の基礎になった半導体記憶装置のさら
に他の実施例を示す平面図であり、第5B図は第5A図のV
B−V B線で示す部分の断面図である。 第6A図はこの発明の基礎になった半導体記憶装置のさら
に他の実施例を示す平面図であり、第6B図は第6A図のVI
B−VI B線で示す部分の断面図である。 第7A図はこの発明の基礎になった半導体記憶装置のさら
に他の実施例を示す平面図であり、第7B図は第7A図のVI
I B−VII B線で示す部分の断面図である。 第８図はダイナミックRAMのメモリセル内の分離領域を
示す拡大断面図であり、第9A図〜第9H図は第7A図、第7B
図に示すダイナミックRAMの製造方法の各工程段階を説
明する断面図である。 第10図は一般的なRAMの構成を示すブロック図であり、
第11図はダイナミック型メモリセルの等価回路図であ
り、第12A図，第12B図はトレンチメモリセルを用いた従
来のダイナミックRAMの平面図および断面図である。 図において、11はＰ型半導体基板、12はメモリセル、13
はフィールド酸化膜、15は電荷蓄積領域、16はアクセス
トランジスタ領域、17はビット線、18はN+領域、21はキ
ャパシタ絶縁膜、22は第２ポリシリコン電極（セルプレ
ート）、32は第３ポリシリコン電極（セルプレート）、
23はチャネル領域、24はワード線、25はコンタクトホー
ル、27はP+不純物領域、28は第１ポリシリコン層、29は
キャパシタ絶縁膜、30はポリシリコン層である。 なお図中、同一符号は同一、または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 8832−4Ｍ Ｈ０１Ｌ 27/04 Ｃ
Claims (2)
- 【請求項１】主表面を有し、ある導電形式の第１の不純
物濃度を有し、かつ情報電荷を蓄積するため、少なくと
も２ビット分の容量を形成するために形成された隣接す
る２つの溝を有する半導体基板と、 前記隣接した２つの溝間であってかつ前記半導体基板の
主面上に形成された基板と同一の導電形式の第２の不純
物濃度を有する不純物領域と、 隣接した２つの溝の側壁、底面および開口部に絶縁膜を
介して、かつ相互に間隔を隔てて形成された各々の第１
の導体層と、 前記各第１の導体層で形成された溝の内部および平面上
に絶縁膜を介してかつ相互に間隔を隔てて形成された各
々の第２の導体層と、 前記各第２の導体層の上に接触して設けられる第３の導
体層とを含み、 前記各第１の導体層と前記各第２の導体層および前記第
３の導体層と、その間の絶縁膜とがメモリキャパシタを
構成し、 前記隣接した２つの溝に形成された各々のメモリキャパ
シタが前記半導体基板の主表面と前記第３の導体層との
間に形成された絶縁膜で分離されている半導体記憶装
置。 - 【請求項２】主表面を有し、ある導電形式の予め定める
不純物濃度を有し、かつ情報電荷を蓄積させるため、少
なくとも２ビット分の容量を形成するために形成された
隣接する２つの溝を有する半導体基板を準備するステッ
プと、 前記隣接した溝の各々の側壁、底面、および隣接した溝
間を含む前記半導体基板の主表面上に絶縁膜を介して第
１の導体層を形成するステップと、 前記第１の導体層で形成された溝の内部および平面上に
絶縁膜を介して第２の導体層を形成するステップと、 前記隣接した溝の間の領域で、前記半導体基板の主表面
上に形成された前記第１の導体層と前記第２の導体層を
除去するステップと、 前記除去された部分であってかつ前記半導体基板内に前
記半導体基板と同一導電形式の第２の不純物濃度を有す
る不純物領域を形成するステップと、 前記不純物領域上に絶縁層を形成するステップを含み、
それによって前記第１の導体層と前記第２の導体層とそ
の間の絶縁膜とがメモリキャパシタを構成している半導
体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63007313A JPH0752756B2 (ja) | 1988-01-14 | 1988-01-14 | 半導体記憶装置とその製造方法 |
| US07/896,872 US5258321A (en) | 1988-01-14 | 1992-06-10 | Manufacturing method for semiconductor memory device having stacked trench capacitors and improved intercell isolation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63007313A JPH0752756B2 (ja) | 1988-01-14 | 1988-01-14 | 半導体記憶装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01183151A JPH01183151A (ja) | 1989-07-20 |
| JPH0752756B2 true JPH0752756B2 (ja) | 1995-06-05 |
Family
ID=11662508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63007313A Expired - Lifetime JPH0752756B2 (ja) | 1988-01-14 | 1988-01-14 | 半導体記憶装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752756B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019171470A1 (ja) | 2018-03-06 | 2019-09-12 | 株式会社 東芝 | コンデンサ及びその製造方法 |
-
1988
- 1988-01-14 JP JP63007313A patent/JPH0752756B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01183151A (ja) | 1989-07-20 |
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