JPH01183151A - 半導体記憶装置とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置およびその製造方法に関す
るもので、特に隣接したメモリセル間の分離特性が優れ
、かつ製造方法の容易な半導体記憶装置とその製造方法
に関するものである。

［従来の技術］ 近年、半導体装置の進歩は著しく、たとえばランダムア
クセスメモリ（ＲＡＭ）においても、その記憶特性を低
下させずに高集積化を図る試みが種々なされている。

第１０図は、一般的なＲＡＭの構成の一例を示すブロッ
ク図である。第１０図を参照すると、メモリセルアレイ
内には、複数のワード線および複数のビット線が互いに
交差するように配置されており、それらのワード線とビ
ット線との各交点にメモリセル（図示せず）が設けられ
ている。特定のメモリセルの選択は、Ｘアドレスバッフ
ァやデコーダによって選択された１つのワード線と、Ｘ
アドレスバッファ・デコーダによって選択された１つの
ビット線との交点に基づいて行なわれる。

そして、選択されたメモリセルにデータが書込まれたり
、あるいは、そのメモリセルに蓄えられているデータが
読出されたりするが、このデータの書込／読出の指示は
、Ｒ／Ｗ制御回路に与えられる読出／書込制御信号（Ｒ
／Ｗ）によって行なわれる。データの書込時には、入力
データ（Ｄｉｎ）がＲ／Ｗ制御回路を介して、選択され
たメモリセルに入力される。一方、データの読出時には
、選択されたメモリセルに蓄えられているデータが、セ
ンスアンプによって検出されがっ増幅され、データ出力
バッファを介して出力データ（Ｄｏｕｔ）として外部へ
出力される。

第１１図は、メモリセルの書込／読出動作を説明するた
めに示された、ダイナミック型メモリセルの等価回路図
である。

第１１図を参照すると、ダイナミック型メモリセルは、
１個の電界効果型トランジスタ８とキャパシタ９とから
構成されている。電界効果型トランジスタ８の導通端子
の一方はキャパシタ９の電極の一方に接続され、他方は
ビット線７に接続される。また、トランジスタ８のゲー
ト電極は、ワード線１０に接続される。そして、キャパ
シタ９の他方の電極は接地される。データの書込時には
、ワード線１０に所定の電位が印加されることによって
電界効果型トランジスタ８が導通するので、ビット線７
からの電荷がキャパシタ９に蓄えられる。一方、データ
の読出時には、ワード線１０に所定の電位が印加される
ことによって電界効果型トランジスタ８が導通するので
、キャパシタ９に蓄えられた電荷がビット線７を介して
取出される。

以上の説明から明らかなように、メモリセルの記憶容量
は、キャパシタ９の容量に基づくことから、メモリセル
アレイの高集積化を図るために、個々のメモリキャパシ
タの容量の維持、増大を図る試みが種々なされている。

そのような試みについては、たとえば日本国特許出願公
告５６２６６／１９８３および５５２５８／１９８６お
よび日本国特許出願公開６５５５９／１９８５において
開示されている。このような試みの一種として、半導体
基板上に溝を形成し、その溝の内面に電荷蓄積領域を形
成して記憶容量の維持または増加を可能とするトレンチ
メモリセルが開発された。

第１２Ａ図は、このようなトレンチメモリセルを用いた
ダイナミックＲＡＭの平面図を示し、第１２Ｂ図は、第
１２Ａ図のＢ−Ｂ線に沿った断面図を示している。この
トレンチメモリセルは、たとえば、Ｈ，Ｓｕｎａｍｉ　
　ｅｔ　　ａｌ、による、ＩＥＥＥ　　Ｔｒａｎｓ、　
　　Ｅｌｅｃｔｒｏｎ　　Ｄｅｖｉｃｅｓ、Ｖｏｌ、Ｅ
Ｄ−３１の７４６頁ないし第７５３頁における“Ａ　　
Ｃｏｒｒｕｇａｔｅｄ　　Ｃａｐａｃｉｔｏｒ　　Ｃｅ
１ｌ”において開示されている。

第１２Ａ図および第１２Ｂ図を参照して、Ｐ型シリコン
基板１１の表面に、複数のメモリセル１２が形成されて
いる。第１２Ａ図において、各メモリセル１２は、１点
鎖線によって形成される１区画に対応している。各メモ
リセル１２間は、分離用フィールド酸化膜１３によって
分離されている。フィールド酸化膜１３の下には、素子
間分離用のチャネルストップＰ中領域１４が形成されて
いる。各メモリセル１２は、電荷を蓄える電荷蓄積領域
１５と、アクセストランジスタ領域１６と、ビット線１
７に接続されるＮ＋領域１８とから構成される。より詳
細に説明すると、電気蓄積領域１５は、Ｐ型シリコン基
板１１の主表面に形成された溝部１９と、溝部１９の内
面を含めてＰ型シリコン基板１１の主表面の一部に形成
された、メモリキャパシタの記憶端子として機能するＮ
＋領域２０と、溝部１９の内面を覆うように形成された
キャパシタ絶縁膜２１と、キャパシタ絶縁膜２１上に形
成され、メモリキャパシタの対向電極として機能するセ
ルプレート電極２２とから構成される。また、アクセス
トランジスタ領域１６は、Ｎ＋領域１８．２０と、それ
らの間のチャネル領域２３と、ゲート電極を構成するワ
ード線２４とから構成される。なお、ビット線１７は、
コンタクトホール２５を介して、Ｎ＋領域１８に接続さ
れる。

次に、第１２Ｂ図を参照して、当該メモリセル１２のデ
ータの書込／読出動作について説明する。

データの書込時には、ワード線２４に所定の電位が印加
されるとチャネル領域２３に反転層が形成されるので、
Ｎ＋領域１８と２０とが導通状態となる。したがって、
ビット線１７からの電荷が、チャネル領域２３を介して
電荷蓄積領域１５に転送され、Ｎ＋領域２０において蓄
積される。反対に、データの続出時には、ワード線２４
に所定の電位が印加されることによって、Ｎ十領域２０
に蓄積された電荷が、反転されたチャネル領域２３を介
して、そしてＮ＋領域１８およびビット線１７を通って
外部に取出される。

このように蓄積される電荷の量は、溝部１９の内面に形
成されたＮ＋領域２０の面積に依存しているので、溝部
１９の形成は、電荷蓄積領域１５の平面的な占有面積に
対する大きな電荷蓄積容量の形成に寄与し得る。すなわ
ち、溝部１９を形成し、それを利用したトレンチキャパ
シタを採用することによって、微細化されたメモリセル
の占有面積に対しても比較的大容量のキャパシタが確保
できるのである。

［発明が解決しようとする課題］ しかしながら、第１２Ａ図および第１２Ｂ図に示したダ
イナミックＲＡＭにおいては、高集積化に伴ない次のよ
うな問題を生じさせている。

すなわち、通常ダイナミックＲＡＭにおいては、Ｐ型シ
リコン基板１１は、負電位（約−３Ｖ）に設定されてお
り、また、電荷蓄積領域となるＮ＋領域２０　（２０ａ
、２０ｂ）には、“１″、　“Ｏ″のメモリ情報に対応
して約５Ｖまたは約ＯＶの電位が与えられる。したがっ
て、Ｎ＋領域２０ａ。

２０ｂとＰ型シリコン基板１１との間には、メモリ情報
の種類にかかわらず逆バイアス電圧が常時印加される。

この結果、Ｎ＋領域２０ａ、２０ｂの周囲に、空乏領域
２６ａ、２６ｂが形成される。

空乏領域２６ａ、２６ｂは、逆バイアス電圧が高くなれ
ばなるほど、またＰ型シリコン基板１１の不純物濃度が
薄くなればなるほど、拡がりやすくなる。Ｐ型シリコン
基板１１の不純物濃度は一般に主面から離れた位置にな
るほど低くなることから、第１２Ｂ図の点線で示すよう
な空乏層２６ａ。

２６ｂの拡がりをもたらすことになる。この結果、溝部
１９ａ、１９ｂを、蓄積容量を増加するために深く形成
しようとする、隣接する空乏領域２６ａ、２６ｂ間の距
離（第１２Ｂ図中の矢印で示す距離ａ）がより縮まるこ
とになる。また、この距離は、溝部１９ａ、１９ｂの形
成位置を、高集積化のために接近させても同様に縮まる
ことは自明である。したがって、さらに高集積化を目指
し、隣接する溝部１９ａ、１９ｂを接近させ、かつ溝部
１９ａ、１９ｂをより深く形成すると、最終的には、空
乏領域２６ａと空乏領域２６ｂとが接触（ａ＝０）する
、パンチスルー現象が生じてしまう。かかるパンチスル
ー現象が生じると、隣接するメモリセル間が導通状態と
なるので、隣接メモリセルのメモリ情報の相違によって
Ｎ＋領域２０ａ、２０ｂに蓄えられている電荷が干渉し
合う。

その結果として情報の保持特性が悪化するという問題が
生じる。すなわち、隣接する溝部１９ａ。

１９ｂの間隔をより短くしたり、溝部をより深く形成す
ることは困難となり、メモリセルの高集積化に対する大
きな障害となっていた。

また、第１２Ａ図および第１２Ｂ図に示したダイナミッ
クＲＡＭにおいては、メモリキャパシタの記憶端子は、
Ｐ型シリコン基板１１内のＮ＋領域２０で構成されてい
る。したがって、アルファ線などの放射線がシリコン基
板内に入射したときに生成されるキャリアが、メモリキ
ャパシタの記憶端子であるＮ＋領域２０に流れ込み、本
来の記憶情報が反転されるという誤動作（以下、ソフト
エラーという）が発生するという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、隣接する素子間の分離能力を高め、動作特性
を悪化させることなく、高集積化の可能な半導体記憶装
置およびその製造方法を提供することである。

［課題を解決するための手段］ この発明に係る半導体記憶装置は隣接する２つのメモリ
セルを半導体基板に設けた隣接する２つの溝の内部およ
び上部に設け、各メモリセルを対抗する２つのキャパシ
タで構成し、上側のキャパシタを２層で構成し、そのう
ちの上層のみが隣接する２つのメモリセルの接続電極と
なるように構成したものである。

また、この発明に係る半導体記憶装置の製造方法は、２
ビット分の容量を形成するために形成された隣接する２
つの溝を有する半導体基板を準備するステップと、隣接
した２つの溝の側壁および底面であってかつ半導体基板
内に基板と同一の導電形式の第２の不純物濃度を有する
第１の不純物領域を形成するステップと、不純物領域上
および隣接した溝間であってかつ隣接した谷溝の内部お
よび谷溝の開口部に絶縁膜を介して第１の導体層を形成
するステップと、第１の導体層で形成された溝の内部お
よび平面上に第２の導体層を形成するステップと、隣接
した溝の間の領域で、半導体基板の主表面上に形成され
た前記第１の導体層と第２の゛導体層を除去するステッ
プと、除去された部分であってかつ半導体基板内に半導
体基板と同一導電形式の第３の不純物濃度を有する第２
の不純物領域を形成するステップと、第２の不純物領域
上に絶縁層を形成するステップを含む。

［作用］ この発明に係る隣接した２つのメモリセルは各々２つの
キャパシタで構成されているため容量が大きくとれる。

また２つのキャパシタのうちの上側のキャパシタの上層
電極のみが隣接する２つのメモリセル間の接続電極とな
っているため、２つのメモリセル間の絶縁膜厚を大きく
とることができる。

またこの発明に係る半導体記憶装置の製造方法は以上の
ようなステップを含むため、第１導体層の上に第２導体
層を堆積する前に第１導体層で形成された溝内に埋込ま
れた酸化膜を除去する必要がない。

［発明の実施例］ 従来の問題点を解消する手段として以下のような構造を
有する半導体記憶装置が考えられる。

第３Ａ図はその一例を示すダイナミックＲＡＭの平面図
であり、第３Ｂ図は第３Ａ図のＩＩＩＢ−ｍＢ線に沿っ
た断面図である。

第３Ａ図および第３Ｂ図を参照すると、Ｐ型シリコン基
板１１上に複数のメモリセル１２が形成されている。各
メモリセル１２は、１点鎖線によって形成される１区画
に対応している。各メモリセル１２間は、分離用フィー
ルド酸化膜１３によって分離されている。各メモリセル
１２は、電荷を蓄える電荷蓄積領域１５と、アクセスト
ランジスタ領域１６と、ビ：ット線１７に接続されるＮ
＋領域１８とから構成される。より詳細に説明すると、
第３Ｂ図のメモリセル１２の電荷蓄積領域１５は、Ｐ型
シリコン基板１１の主表面に形成された溝部１９と、溝
部１９の底面および側面において基板１１中に形成され
た対向電極として機能するＰ＋領域２７と、このＰ＋領
域２７の表面を酸化するなどして形成された第１のキャ
パシタ絶縁膜２１と、その上に形成された、メモリキャ
パシタの記憶端子として機能する第１のポリシリコン電
極２８と、さらに第１のポリシリコン電極２８の表面を
酸化するなどしてその上に形成された第２のキャパシタ
絶縁膜２９と、さらにその上に形成された、セルプレー
ト電極として機能する第２のポリシリコン電極２２とか
ら構成されている。

アクセストランジスタ１６のドレインに該当するＮ十領
域３１は、コンタクトホール３３を介して第１のポリシ
リコン電極２８に接続される。また、各メモリセル１２
間は、分離用フィールド酸化膜１３によって分離されて
いる。

すなわち、第３Ｂ図に示したメモリセルにおいては、第
１のキャパシタ絶縁膜２１を挾んで対向するＰ＋領域２
７と第１のポリシリコン電極２８とにより第１のメモリ
キャパシタＭＣＩが形成され、さらに第２のキャパシタ
絶縁膜２９を挾んで対向する第１のポリシリコン電極２
８と第２のポリシリコン電極２２とにより第２のメモリ
キャパシタＭＣ２が形成される。したが４で、第３Ｂ図
に示したメモリセルは、共通電極層である第１のポリシ
リコン電極２８を挾んで第１のメモリキャパシタＭＣＩ
の上に第２のメモリキャパシタＭＣ２が積上げられた構
造を有している。

次に、第３Ｂ図を参照して、メモリセル１２のデータの
書込／読出動作について説明する。データの書込時には
、ワード線２４に所定の電位が印加されると、チャネル
領域２３に反転層が形成されるので、Ｎ＋領域１８と３
１とが導通状態となる。したがって、ビット線１７から
の電荷がチャネル領域２３を介して電荷蓄積領域１５に
転送され、さらにＮ＋領域３１およびコンタクトホール
２５を介して、記憶端子として機能する共通電極層であ
る第１のポリシリコン電極２８に蓄積される。反対に、
データの読出時には、第１のポリシリコン電極２８に蓄
積された電荷が、ワード線２４に所定の電位が印加され
ることによって反転されたチャネル領域２３を介して、
そしてＮ十領域１８およびビット線１７を通って外部に
取出される。

したがって、第３Ｂ図に示した実施例によれば、トレン
チ構造およびメモリキャパシタの２重積上げ構造を組合
わせることにより、小さなメモリセル面積でさらに大き
なメモリキャパシタ容量を確保することができる。また
、パンチスルーやソフトエラーの問題は全く生じない。

次に、第３Ｃ図は、第３Ａ図、第３Ｂ図に示した実施例
の動作原理を説明する等価回路図である。

次に、第３Ｃ図を参照して、第３Ａ図に示した実施例の
原理について説明する。第３Ｃ図において、第１のキャ
パシタ絶縁膜２１を挾んで対向するＰ＋領域２７と第１
のポリシリコン電極２８とにより第１のメモリキャパシ
タＭＣＩ（第３Ｂ図）が形成され、さらに第２のキャパ
シタ絶縁膜２９を挾んで対向する第１のポリシリコン電
極２８と第２のポリシリコン電極２２とにより第２のメ
モリキャパシタＭＣ２（第３Ｂ図）が形成される。

すなわち、第３Ａ図に示したメモリセルにおいては、記
憶端子として機能する共通電極である第１のポリシリコ
ン電極２８を挾んで、第１のメモリキャパシタＭＣＩの
上に第２のメモリキャパシタＭＣ２が積上げられた構造
を有しており、したがって、このメモリセルは、第３Ｃ
図の等価回路図＝　１８− に示すように並列接続された２つのメモリキャパシタＭ
ＣＩおよびＭＣ２によって構成される。すなわち、この
メモリセル１２の全体としての容量は、第１のメモリキ
ャパシタＭＣＩおよび第２のメモリキャパシタＭＣ２の
容量の和であり、したがって、従来の同様の平面的占有
面積に対して大きなメモリキャパシタ容量を確保するこ
とができる。

しかしながら、第３Ｂ図に示した実施例によれば、第１
のポリシリコン電極を、アクセストランジスタのドレイ
ンに相当するＮ＋領域３１に接続するために、コンタク
トホール３３を形成している。このようなコンタクトホ
ールを形成するためには、極めて薄い第１のキャパシタ
絶縁膜２１上で写真製版工程を行なう必要がある。すな
わち、フォトレジストの使用に起因する不純物汚染やキ
ャパシタ絶縁膜の損傷が避けられず、キャパシタ絶縁膜
の電気的信頼性を劣化させるおそれがある。

第４Ａ図および第４Ｂ図は、このようなキャパシタ絶縁
膜の電気的信頼性劣化を防止することができる、従来の
問題点を解消するさらに他の実施例を示している。すな
わち、第４Ａ図はこの実施例によるダイナミックＲＡＭ
の平面図であり、第４Ｂ図は、第４Ａ図のＩＶＢ−ＩＶ
Ｂ線に沿った断面図である。第４Ａ図および第４Ｂ図に
示した実施例は、以下の点を除いて、第３Ａ図および第
３Ｂ図に示した実施例と同じである。すなわち、第４Ｂ
図のメモリセル１２の電荷蓄積領域１５の記憶端子をな
す第１のポリシリコン電極２８が、アクセストランジス
タ１６のドレインに相当するＮ＋領域３１に自己整合的
に接続されている。

次に、第５Ａ図は、従来の問題点を解消するさらに他の
実施例であるダイナミックＲＡＭの平面図であり、第５
Ｂ図は、第５Ａ図のＶＢ−ＶＢ線に沿った断面図である
。第５Ｂ図において、メモリセル１２の電荷蓄積領域１
５は、Ｐ型シリコン基板１１の主表面に形成された溝部
１９と、溝部１９の底面および側面において基板１１中
に形成されたＰ＋領域２７と、このＰ＋領域２７の表面
を酸化するなどして形成された第１のキャパシタ絶縁膜
２１と、その上に形成された、メモリキャパシタの記憶
端子として機能する第１のポリシリコン電極２８と、さ
らに第１のポリシリコン電極２８の表面を酸化するなど
してその上に形成された第２のキャパシタ絶縁膜２９と
、さらにその上に形成された、セルプレート電極として
機能する第２のポリシリコン電極２２とから構成されて
いる。第１のポリシリコン電極２８の形成と同時にエピ
タキシャル層３４が形成され、この中にアクセストラン
ジスタ領域１６が形成される。すなわち、メモリキャパ
シタの記憶端子である第１のポリシリコン電極２８は、
アクセストランジスタのドレイン領域に該当するＮ＋領
域３１と同一層として形成されるので、コンタクトホー
ルを必要とせずに、第１のポリシリコン電極２８とＮ＋
領域３１との接続が実現される。

以上のように、第５Ｂ図に示した実施例によれば、メモ
リキャパシタの記憶端子である第１のポリシリコン電極
２８と、アクセストランジスタのドレイン領域であるＮ
＋領域３１とを同一層とじて形成しているので、第１の
キャパシタ絶縁膜２１にコンタクトホールをあける必要
がない。したがって、キャパシタ絶縁膜の電気的信頼性
を劣化させるおそれがない。また、トレンチ構造および
メモリキャパシタの２重積上げ構造を組合わせることに
より、小さなメモリセル面積で大きなメモリキャパシタ
容量を確保することができる。

次ニ、？６Ａ図は、この発明のさらに他の実施例である
ダイナミックＲＡＭの平面図であり、第６Ｂ図は、第６
Ａ図のＶＩＢ−ＶＩＢ線に沿った断面図である。第６Ｂ
図において、メモリセル１２の電荷蓄積領域１５は、Ｐ
型シリコン基板１１の主表面に形成された溝部１９と、
溝部１９の底面および側面において基板１１中に形成さ
れたＰ＋領域２７と、このＰ＋領域２７の表面を酸化す
るなどして形成された第１のキャパシタ絶縁膜２１と、
その上に形成された、メモリキャパシタの記憶端子とし
て機能する第１のポリシリコン電極２８と、さらに第１
のポリシリコン電極２８の表面を酸化するなどして形成
された第２のキャパシタ絶縁膜２９と、さらにその上に
形成された、セルプレート電極として機能する第２のポ
リシリコン電極２２とから構成されている。第１ポリシ
リコン電極２８の形成と同時に、ポリシリコン層３０ａ
、３０ｂが形成され、このうちポリシリコン層３０ａは
、アクセストランジスタのソース領域１８の電極に相当
し、ポリシリコン層３０ｂは、ドレイン領域３１の電極
に相当する。すなわち、シリコン基板１１上に形成され
たポリシリコン層３０に不純物イオンを注入した後、ゲ
ート電極２４の底部に相当する部分のポリシリコン層を
除去する。その後、熱処理によるポリシリコン層３０ａ
、３０ｂからシリコン基板１１中への不純物拡散により
、アクセストランジスタのソース領域１８．ドレイン領
域３１を形成する。すなわち、メモリキャパシタの記憶
端子である第１のポリシリコン電極２８は、同一層であ
るポリシリコン層３０を介して、アクセストランジスタ
のＮ＋領域３１と結合されているので、コンタクトホー
ルを必要とせずに、第１のポリシリコン電極２８とＮ＋
領域３１との接続が実現される。したがって、第６Ｂ図
に示した実施例によれば、第１のキャパシタ絶縁膜２１
にコンタクトホールをあける必要がなく、キャパシタ絶
縁膜の電気的信頼性を劣化させるおそれはない。また、
トレンチ構造およびメモリキャパシタの２重積上げ構造
を組合わセることにより、小さなメモリセル面積で大き
なメモリキャパシタ容量を確保することができる。

さらに、第７Ａ図は、第６Ａ図に示したダイナミックＲ
ＡＭの変形例を示す平面図であり、第７Ｂ図は、第７Ａ
図の■Ｂ−■Ｂ線に沿った断面図である。第７Ｂ図に示
した構造は、次の点を除いて第６Ｂ図に示した構造と同
じである。すなわち、Ｐ型シリコン基板１１上の、コン
タクトホール２５に対応する部分に、シリコン酸化膜か
らなる絶縁膜３１が形成されており、また第１のキャパ
シタ絶縁膜２１がゲート電極２４側に拡張されている。

すなわち、これら絶縁膜下の領域には接合領域は形成さ
れず、したがって、ソース領域１８゜ドレイン領域３１
のそれぞれの接合面積は著しく小さくなる。このため、
アルファ粒子などによりＰ型シリコン基板１１中に発生
した電荷がソース領域やドレイン領域に流れ込んで記憶
情報が破壊されるいわゆるビット線モードのソフトエラ
ーの発生を著しく抑制することができる。

また、このため、ビット線１７の寄生容量として作用す
る、ソース領域１８およびドレイン領域３１の接合容量
も著しく小さくなる。したがって、（Ｃｓはメモリ容量
、ＣＢはビット線容量、ｖｏはメモリセルの電圧） で表わされる読出信号ｖｃが大きくなる。このため、ノ
イズに強く、動作マージンの大きな記憶装置を実現する
ことができる。

また、第７Ｂ図においては、ゲート電極２４は、両端が
それぞれポリシリコン電極３０ａ、３０ｂに乗上げた構
造になっているため、両ポリシリコン電極３０ａ、３０
ｂ間の間隔を狭くしながら、ゲート電極２４自体の幅を
広く保つことができ、ゲート電極２４の配線抵抗を低下
させることができる。

さらに、第７Ｂ図においては、第１のポリシリコン電極
のパターン間に、厚い絶縁膜１３を埋め込むことにより
、メモリセル間の分離領域を形成している。

第８図（ａ）は、たとえば第１２Ｂ図に示したような従
来のダイナミックＲＡＭにおけるメモリセル間の分離領
域を示す断面である。第８図（ａ）に示すように、従来
のメモリセルでは、分離領域を形成するために、選択分
離法を利用したＬＯＧＯ８分離法が広範に用いられてい
たが、この方法では、酸化膜の横方向成長によるバーズ
・ピーク（図中矢印Ｂ）の形成が避けられず、素子間分
離領域の幅を狭くするのに限界があった。

しかしながら、第７Ｂ図に示した実施例においては、ポ
リシリコン層のパターン２８の形成後、ポリシリコン層
のない領域に、イオン注入法などを用いて不純物ドーピ
ング領域１４を形成し、さらに酸化膜などの絶縁膜１３
を埋め込んで素子分離領域を形成する。このような方法
によれば、第８図（ａ）に示すようなバーズ・ビーブが
全く生じず、写真製版技術で決まる最小寸法まで分離領
域の幅をＷＢ狭くすることができる。

ここで、第７Ｂ図に示したメモリセルの製造方法につい
て説明する。第９Ａ図ないし第９Ｈ図は、第７Ｂ図に示
したメモリセル１２の製造方法の各工程段階を説明する
断面図である。

まず、第９Ａ図を参照すると、Ｐ型シリコン基板１１の
表面に、所望の溝掘領域を規定する開口部を有するレジ
ストパターン３５を形成する。そして、このレジストパ
ターンによって規定された開口部を介して、シリコン基
板１１をエツチングし、所定の深さのトレンチ１９を形
成する。その後、トレンチ内の側面および底面にたとえ
ばボロンのようなＰ型不純物をドーピングしてＰ＋領域
２７を形成する。

次に、第９Ｂ図を参照すると、Ｐ型シリコン基板１１の
表面を酸化するなどして、第１のキャパシタ絶縁膜２１
を形成する。

次に、第９Ｃ図を参照すると、Ｐ型シリコン基板１１上
に、第１のポリシリコン電極パターン２８を形成し、こ
の第１のポリシリコン電極にＮ型不純物をドーピングす
る。

次に、第９Ｄ図を参照すると、隣接するメモリセルの第
１のポリシリコン電極パターンの間の領域にボロンの注
入を行ない、不純物ドーピング領域１４を形成する。

そして、その上全体を溝内も含めてシリコン酸化膜１３
で覆う。その後上方から分離領域の酸化膜を形成するま
でシリコン酸化膜１３をエツチングする。その後溝内の
埋め込み酸化膜を除去する。

次に、第１のポリシリコン電極２８の表面を酸化するな
どして第２のキャパシタ絶縁膜２９を形成し、さらにそ
の上にセルプレートとしての第２のポリシリコン電極パ
ターン２２を形成する。（第９Ｅ図） 次に、第９Ｆ図を参照すると、アクセストランジスタの
チャネル領域に相当する部分のポリシリコン層を除去す
る。

次に、第９Ｇ図を参照すると、上記チャネル領域上にゲ
ート酸化膜を形成し、かつ他の領域上にも高温酸化によ
る絶縁膜３５を形成する。その後、ゲート電極として機
能するワード線２４を所定のパターンで形成し、さらに
その上にも高温酸化による絶縁層を形成する。さらに、
コンタクトホール２５も形成する。このような熱処理中
に、ポリシリコン層３０ａ、３０ｂからの不純物拡散に
より、アクセストランジスタのソース領域１８．ドレイ
ン領域３１が形成される。

次に、第９Ｈ図を参照すると、ビット線１７が形成され
、メモリセル１２が完成する。

以上のように、第７Ｂ図に示した実施例によれば、メモ
リキャパシタの記憶端子である第１のポリシリコン電極
２８は、同一層であるポリシリコン層３０を介して、ア
クセストランジスタのＮ＋領域３１と結合されているの
で、コンタクトホールを必要とせずに、第１のポリシリ
コン電極２８とＮ＋領域３１との接続が実現される。し
たがって、第１のキャパシタ絶縁膜２１にコンタクトホ
−ルをあける必要がなく、キャパシタ絶縁膜の電気的信
頼性を劣化させるおそれはない。さらに、第７Ｂ図の実
施例によれば、いわゆるビット線モードのソフトエラー
の発生を著しく抑制することができるとともに、素子分
離領域の幅を、写真製版技術で決まる最小寸法まで狭く
することができ、より一層の高集積化を図ることができ
る。

以上に動作特性を劣化させることなく高集積化の可能な
半導体記憶装置について説明した。しかし以上述べた半
導体記憶装置であっても、その隣接２メモリセル間の分
離特性は十分であるとは言い難い。

そこで上記隣接メモリセル間の分離特性がさらに優れた
半導体記憶装置およびその製造方法について以下に説明
する。

一般に素子間分離酸化膜厚が厚いほど素子間分離能力は
高くなる。これはしきい値電圧をｖＴ１酸化膜の単位面
積あたりのキャパシタンスをＣ６、酸化膜厚をＸ。とす
ると、 Ｖ７　ｚ　□　　・・・（１） Ｏ という関係があり、（ａ、ｂは定数） （１）、（２）からＶＴはＸ。に比例するからである。

（なお詳細はＰｈｙｓｉｃｓ　　ａｎｄ　　Ｔｅｃｈｎ
ｏｌｏｇｙ　　ｏｆ　　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ　
　Ｄｅｖｉｃｅｓ”　　Ａ、Ｓ、ＧｒｏｖｅＪｏｈｎ　
　Ｗｉｌｅｙ　　ａｎｄ　　５ｏｎｓ、ＩｎＣ，，１９
６７参照″） ゛　したがってメモリセル間の分離特性を上げるには、
分離絶縁膜の厚さを厚（すればよい。これを達成するに
は、隣接する２つのキャパシタセルの上部電極を上下２
つの層で構成し、その上層のみを接続すればよい。そう
すれば以上に説明したものよりもメモリセル間の分離特
性の優れた半導体記憶装置が得られる。

そのような改良された分離特性を有する半導体記憶装置
が第１Ａ図、第１Ｂ図に示される。第１Ａ図、第１Ｂ図
はたとえば第６Ａ図、第６Ｂ図に示した半導体記憶装置
を分離特性を良くするために改良したものである。図に
おいて上部電極が第２のポリシリコン層２２と第３のポ
リシリコン層３２とから構成されている。そのため上部
電極の下層の分だ、け分離絶縁膜の厚さを厚くすること
ができる。その結果分離特性が優れた半導体記憶装置が
得られる。

次にこの改良された半導体記憶装置の製造方法をステッ
プごとに説明する。第２Ａ図〜第２Ｅ図はこの発明に係
る改良された半導体記憶装置の製造方法をステップごと
に示す図である。

まず２ビット分の溝を有するＰ型の半導体基板１１を準
備し、溝の側壁および底面Ｐ＋不純物層２７を拡散また
はイオン注入法により形成する。

次に基板全体を熱酸化することによって半導体基板の主
表面上にキャパシタ絶縁膜２１を形成する（第２Ａ図）
。次に減圧ＣＶＤ法で第１のポリシリコン層２８をシリ
コン酸化膜上に形成する（第２Ｂ図）。第１のポリシリ
コン層２８の上にキャパシタ絶縁膜２９を介してＣＶＤ
法で下層のセルプレートとなる第２のポリシリコン層２
２を堆積する（第２Ｃ図）。フォトレジストを用いたエ
ツチングにより隣接溝間にある第１、第２ポリシリコン
層２８．２２を除去する。除去された部分でかつ半導体
基板主表面上にＰ＋不純物領域２７を形成する。Ｐ＋不
純物領域２７上でかつ第１．第２ポリシリコン層を除去
した部分にフィールド酸化膜となる絶縁層１３を形成す
る。（第２Ｄ図）。

ＣＶＤ法で上から上層のセルプレートとなる第３のポリ
シリコン層３２を堆積することにより第２ポリシリコン
層と第３ポリシリコン層とを接続する（第２Ｅ図）。な
お、ポリシリコンの積層以外の部分については第９Ａ図
〜第９Ｇ図の説明と同じであるのでその内容は省略する
。

以上のように、この発明による２つのキャパシタからな
る隣接する２つのメモリセルを有する半導体記憶装置の
製造方法は上記のようなステップを含むため、従来のよ
うに第２のポリシリコン層が形成される溝部のシリコン
酸化膜をエッチバックにより除去する必要がない。した
がって製造方法が容易な高集積化の可能な半導体記憶装
置の製遣方法が得られるという効果がある。

［発明の効果コ 以上のようにこの発明によれば、隣接する２つのメモリ
セルを有する半導体記憶装置のメモリセルを対抗する２
つのキャパシタから構成し、上側キャパシタ電極を２層
で構成し、そのうち上層のみを隣接する２つのメモリセ
ル間 ため、容量が大きくとれるとともに、隣接するメモリセ
ル間の絶縁膜厚を大きくとることができる。

また、この発明に係る半導体記憶装置の製造方法は、２
ビット分の容量を形成するために形成された隣接する２
つの溝を有する半導体基板を準備するステップと、隣接
した２つの溝の側壁および底面であってかつ半導体基板
内に基板と同一の導電形式の第２の不純物濃度を有する
第１の不純物領域を形成するステップと、不純物領域上
および隣接した溝間であってかつ隣接した谷溝の内部お
よび谷溝の開口部に絶縁膜を介して第１の導体層を形成
するステップと、第１の導体層で形成された溝の内部お
よび平面上に第２の導体層を形成するステップと、隣接
した溝の間の領域で、半導体基板の主表面上に形成され
た第１の導体層と第２の導体層を除去するステップと、
除去された部分であってかつ半導体基板内に半導体基板
と同一導電形式の第３の不純物濃度を有する第２の不純
物領域を形成するステップと、第２の不純物領域上に絶
縁層を形成するステップを含む。その結果、隣接する素
子間の分離能力を高め、動作特性を悪化させることなく
高集積化の可能でかつ製造方法の容易な半導体記憶装置
およびその製造方法を得ることができるという効果があ
る。

【図面の簡単な説明】

第１Ａ図はこの発明に係る半導体記憶装置の平面図であ
り、第１Ｂ図は第１Ａ図のＩＢ−ＩＢ線で示す部分の断
面図であり、第２Ａ図〜第２Ｅ図はこの発明に係る半導
体記憶装置の各工程段階を説明する断面図である。第３
Ａ図はこの発明の基礎になった半導体記憶装置の平面図
であり、第３Ｂ図は第３Ａ図のＩＩＩＢ−ｍＢ線で示す
部分の断面図であり、第３Ｃ図は第３Ａ図、第３Ｂ図に
示した半導体記憶装置の動作原理を説明する等価回路図
である。 第４Ａ図はこの発明の基礎になった半導体記憶装置の他
の実施例を示す平面図であり、第４Ｂ図は第４Ａ図のＩ
ＶＢ−ＩＶＢ線で示す部分の断面図である。 第５Ａ図はこの発明の基礎になった半導体記憶装置のさ
らに他の実施例を示す平面図であり、第５Ｂ図は第５Ａ
図のＶＢ−ＶＢ線で示す部分の断面図である。 第６Ａ図はこの発明の基礎になった半導体記憶装置のさ
らに他の実施例を示す平面図であり、第６Ｂ図は第６Ａ
図のＶＩＢ−ＶＩＢ線で示す部分の断面図である。 第７Ａ図はこの発明の基礎になった半導体記憶装置のさ
らに他の実施例を示す平面図であり、第７Ｂ図は第７Ａ
図のＶＩ　ＩＢ−ＶＩ　ＩＢ線で示す部分の断面図であ
る。 第８図はダイナミックＲＡＭのメモリセル内の分離領域
を示す拡大断面図であり、第９Ａ図〜第一　３６　＝ ９Ｈ図は第７Ａ図、第７Ｂ図に示すダイナミックＲＡＭ
の製造方法の各工程段階を説明する断面図である。 第１０図は一般的なＲＡＭの構成を示すブロック図であ
り、第１１図はダイナミック型メモリセルの等価回路図
であり、第１２Ａ図、第１２Ｂ図はトレンチメモリセル
を用いた従来のダイナミックＲＡＭの平面図および断面
図である。 図において、１１はＰ型半導体基板、１２はメモリセル
、１３はフィールド酸化膜、１５は電荷蓄積領域、１６
はアクセストランジスタ領域、１７はビット線、１８は
Ｎ十領域、２１はキャパシタ絶縁膜、２２は第２ポリシ
リコン電極（セルプレート）、３２は第３ポリシリコン
電極（セルプレート）、２３はチャネル領域、２４はワ
ード線、２５はコンタクトホール、２７はＰ＋不純物領
域、２８は第１ポリシリコン層、２９はキャパシタ絶縁
膜、３０はポリシリコン層である。 なお図中、同一符号は同一、または相当部分を示す。 にケイＤ（’］ ％ｌＤ区４ ２２ニ一％２ポリシリコン峻肩１セ１１，７を一ト）　
　　　　　３１＜Ｎ＋呻負九に第２Ｂ図 第３Ｃ図 第３Ａ図 り＃０ｒ−ｓ　　Ｆ７ｆ 第９Ａ図 ５’ｒ’　？＋−／　　Ｖ４ 第９Ｇ図 第９Ｈ図 第１０図 第１１図 第１２Ａ１ 図 手続補正書く自発） 平成 昭和　１年　４月１３日

Claims (2)

【特許請求の範囲】
1. （１）主表面を有し、ある導電形式の第１の不純物濃度
   を有し、かつ情報電荷を蓄積するため、少なくとも２ビ
   ット分の容量を形成するために形成された隣接する２つ
   の溝を有する半導体基板と、前記隣接した２つの溝の側
   壁、底面および隣接した溝間であってかつ前記半導体基
   板内に形成された基板と同一の導電形式の第２の不純物
   濃度を有する不純物領域と、 前記不純物領域上でかつ前記隣接した各溝の内部および
   前記各溝の開口部に絶縁膜を介して、かつ相互に間隔を
   隔てて形成された各々の第１の導体層と、 前記各第１の導体層で形成された溝の内部および平面上
   に絶縁膜を介してかつ相互に間隔を隔てて形成された各
   々の第２の導体層と、 前記各第２の導体層の上に接触して設けられる第３の導
   体層とを含み、 前記不純物層と前記各第１の導体層とその間の絶縁膜と
   が第１のメモリキャパシタを構成し、前記各第１の導体
   層と前記各第２の導体層および前記第３の導体層と、そ
   の間の絶縁膜とが第２のメモリキャパシタを構成し、 前記第１および第２のメモリキャパシタが１つのメモリ
   セルを構成し、 前記隣接した２つの溝に形成された各々のメモリセルが
   前記半導体基板の主表面と前記第３の導体層との間に形
   成された絶縁膜で分離されている半導体記憶装置。
2. （２）主表面を有し、ある導電形式の予め定める不純物
   濃度を有し、かつ情報電荷を蓄積させるため、少なくと
   も２ビット分の容量を形成するために形成された隣接す
   る２つの溝を有する半導体基板を準備するステップと、 前記隣接した２つの溝の側壁および底面であってかつ前
   記半導体基板内に基板と同一の導電形式の第２の不純物
   濃度を有する第１の不純物領域を形成するステップと、 前記不純物領域上および前記隣接した溝間であってかつ
   前記隣接した各溝の内部および前記各溝の開口部に絶縁
   膜を介して第１の導体層を形成するステップと、 前記第１の導体層で形成された溝の内部および平面上に
   第２の導体層を形成するステップと、前記隣接した溝の
   間の領域で、前記半導体基板の主表面上に形成された前
   記第１の導体層と前記第２の導体層を除去するステップ
   と、 前記除去された部分であってかつ前記半導体基板内に前
   記半導体基板と同一導電形式の第３の不純物濃度を有す
   る第２の不純物領域を形成するステップと、 前記第２の不純物領域上に絶縁層を形成するステップを
   含み、それによって前記第１の不純物領域と前記第１の
   導体層とその間の絶縁膜とが第１のメモリキャパシタを
   構成し、前記第１の導体層と前記第２の導体層とその間
   の絶縁膜とが第２のメモリキャパシタを構成している半
   導体記憶装置の製造方法。