JP2013084319A - 半導体メモリ装置およびその駆動方法 - Google Patents
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Abstract
【解決手段】1つのビット線BL_mに複数個のメモリブロックを接続させる。第n行のメモリブロックはサブビット線SBL_n_mと複数のメモリセルを有する。メモリセルはトランジスタと容量素子を直列に接続し、容量素子の電極の一をサブビット線SBL_n_mに接続する。さらに第n行のメモリブロックは書き込みトランジスタWTr_n_mと読み出しトランジスタRTr_n_mを有し、また、読み出しトランジスタRTr_n_mには相補型インバータ等の増幅回路AMP_n_mを接続する。サブビット線SBL_n_mの電位変動を増幅回路AMP_n_mで増幅する。サブビット線SBL_n_mの容量は十分に小さいため、各メモリセルの容量素子の電荷による電位変動を増幅回路AMP_n_mでエラーなく増幅でき、ビット線BL_mに出力できる。
【選択図】図1
Description
図1に本実施の形態の半導体メモリ装置を示す。図1には、メモリブロックMB_n_m、メモリブロックMB_n_m+1、メモリブロックMB_n+1_m、メモリブロックMB_n+1_m+1とそれらの接続するビット線BL_m、ビット線BL_m+1、書き込み選択線WSL_n、書き込み選択線WSL_n+1、ワード線WL_n_1乃至ワード線WL_n_4、ワード線WL_n+1_1乃至ワード線WL_n+1_4が示されている。
図2に本実施の形態の半導体メモリ装置を示す。図2には、メモリブロックMB_n_m、メモリブロックMB_n_m+1とそれらの接続するビット線BL_m、ビット線BL_m+1、書き込み選択線WSL_n、ワード線WL_n_1乃至ワード線WL_n_8が示されている。メモリブロックMBには図6で示される回路を用いることができる。
図3に本実施の形態の半導体メモリ装置を示す。図3には、メモリブロックMB_n_m、メモリブロックMB_n_m+1とそれらの接続するビット線BL_m、ビット線BL_m+1、書き込み選択線WSL_n、ワード線WL_n_1乃至ワード線WL_n_8が示されている。メモリブロックMBには図6で示される回路を用いることができる。
図4に本実施の形態の半導体メモリ装置を示す。図4には、メモリブロックMB_n_m、メモリブロックMB_n_m+1、メモリブロックMB_n+1_m、メモリブロックMB_n+1_m+1とそれらの接続するビット線BL_m、ビット線BL_m+1、書き込み選択線WSL_n、書き込み選択線WSL_n+1、ワード線WL_n_1乃至ワード線WL_n_4、ワード線WL_n+1_1乃至ワード線WL_n+1_4が示されている。メモリブロックMBには図6で示される回路を用いることができる。
図5に本実施の形態の半導体メモリ装置を示す。図5には、メモリブロックMB_n_m、メモリブロックMB_n_m+1とそれらの接続するビット線BL_m、ビット線BL_m+1、書き込み選択線WSL_n、ワード線WL_n_1乃至ワード線WL_n_8が示されている。メモリブロックMBには図6で示される回路を用いることができる。
図13、図14(A)乃至図14(C)および図15を用いて本実施の形態を説明する。本実施の形態は、図4に示される半導体メモリ装置の一例であり、増幅回路AMPとして、2つのインバータと回路構成を変更するための2つのスイッチを用いるものである。本実施の形態の増幅回路は、2つのインバータと2つのスイッチを用いるが、2つのメモリブロックで1つの増幅回路を使用するので、実質的には、1つのメモリブロックあたりの1つのインバータと1つのスイッチで構成される。
本発明の一態様の半導体メモリ装置の断面の概念図を図16および図17に示される作製工程を説明する図を用いて説明する。本実施の形態では公知の半導体集積回路作製技術および特許文献2等を参照すればよい。なお、図16および図17は特定の断面を示すものではない。
単結晶半導体基板101に、N型ウェル101aおよびN型ウェル101b、P型ウェル101c、素子分離絶縁物102を形成する。さらに、第1配線103a乃至第1配線103cを形成する。第1配線103a乃至第1配線103cの側面には図に示すように側壁を設けてもよい。これらをマスクとして、不純物を注入して、不純物領域104a乃至不純物領域104fを形成する。ここで、不純物領域104a乃至不純物領域104dはN型領域であり、不純物領域104eと不純物領域104fはP型領域である。
第2配線107a乃至第2配線107fと第1埋め込み絶縁物108を形成する。第2配線107a乃至第2配線107fは、それぞれ第1コンタクトプラグ106a乃至第1コンタクトプラグ106fと接続する。また、第2配線107aと第2配線107bは、第1コンタクトプラグ106aと第1コンタクトプラグ106bと接続するだけのものであるが、第2配線107c乃至第2配線107fは、他の配線と接続するように形成されてもよい。
さらに、第2層間絶縁物109と第2コンタクトプラグ110aおよび第2コンタクトプラグ110b、第3配線111aおよび第3配線111bと第2埋め込み絶縁物112を形成する。第3配線111aは、第2コンタクトプラグ110aと接続するだけのものであるが、第3配線111bは本発明の一態様のサブビット線の一部となる。
第3層間絶縁物113を形成し、第3配線111bに達する複数の開口部を形成する。開口部の側面と底面には導電膜を形成し、メモリセルの容量素子の電極114a乃至容量素子の電極114dを形成する。さらに、誘電体膜115を形成する。これらの作製工程は公知のDRAMの容量素子の作製方法を参照できる。
半導体膜119aおよび半導体膜119bを形成する。半導体膜119aおよび半導体膜119bは、メモリセルのトランジスタに用いられるため、トランジスタのオフ抵抗が十分に高くなるような材料のものを用いる。さらに、ゲート絶縁物120、第5配線121a乃至第5配線121dを形成する。第5配線121a乃至第5配線121dはワード線となる。
101a N型ウェル
101b N型ウェル
101c P型ウェル
102 素子分離絶縁物
103a 第1配線
103b 第1配線
103c 第1配線
104a 不純物領域
104b 不純物領域
104c 不純物領域
104d 不純物領域
104e 不純物領域
104f 不純物領域
105 第1層間絶縁物
106a 第1コンタクトプラグ
106b 第1コンタクトプラグ
106c 第1コンタクトプラグ
106d 第1コンタクトプラグ
106e 第1コンタクトプラグ
106f 第1コンタクトプラグ
107a 第2配線
107b 第2配線
107c 第2配線
107d 第2配線
107e 第2配線
107f 第2配線
108 第1埋め込み絶縁物
109 第2層間絶縁物
110a 第2コンタクトプラグ
110b 第2コンタクトプラグ
111a 第3配線
111b 第3配線
112 第2埋め込み絶縁物
113 第3層間絶縁物
114a 容量素子の電極
114b 容量素子の電極
114c 容量素子の電極
114d 容量素子の電極
115 誘電体膜
116 第3コンタクトプラグ
117a 第4配線
117b 第4配線
117c 第4配線
117d 第4配線
117e 第4配線
117f 第4配線
117g 第4配線
118 第3埋め込み絶縁物
119a 半導体膜
119b 半導体膜
120 ゲート絶縁物
121a 第5配線
121b 第5配線
121c 第5配線
121d 第5配線
122 第4層間絶縁物
123 第4コンタクトプラグ
124 第6配線
AMP 増幅回路
BL ビット線
CS 容量
ISL インバータ選択線
INV インバータ
MB メモリブロック
MC メモリセル
NMOS Nチャネル型トランジスタ
RSL 読み出し選択線
RTr 読み出しトランジスタ
STr 選択トランジスタ
SBL サブビット線
WL ワード線
WSL 書き込み選択線
WTr 書き込みトランジスタ
Claims (9)
- 1以上のビット線と2以上のワード線と2以上のメモリブロックを有し、
前記メモリブロックは、2以上のメモリセルと、サブビット線と書き込みスイッチとを有し、
前記書き込みスイッチは前記ビット線および前記サブビット線に接続し、
前記メモリセルは1以上のトランジスタと1以上の容量素子を有し、
前記容量素子の一つは、その電極の一つが前記サブビット線と接続し、
前記メモリセルのトランジスタの一つは、そのドレインが前記容量素子の電極の他に接続し、
前記サブビット線は読み出しスイッチあるいは増幅回路のいずれかに接続し、
前記読み出しスイッチあるいは前記増幅回路の他方は前記ビット線の一に接続し、
前記読み出しスイッチは前記増幅回路と接続することを特徴とする半導体メモリ装置。 - 請求項1において、前記メモリブロックの前記書き込みトランジスタと前記メモリセルの一のトランジスタの一は異なる層に設けられていることを特徴とする半導体メモリ装置。
- 請求項1および2のいずれか一において、前記メモリブロックの前記書き込みトランジスタに用いられる半導体と前記メモリセルの一のトランジスタに用いられる半導体は異なる種類であることを特徴とする半導体メモリ装置。
- 請求項1乃至3のいずれか一において、前記メモリブロックにおいて、メモリセルの一のトランジスタの一と他のメモリセルのトランジスタの一は異なる層に設けられていることを特徴とする半導体メモリ装置。
- 請求項1乃至4のいずれか一において、前記増幅回路はインバータを有することを特徴とする半導体メモリ装置。
- 請求項1乃至5のいずれか一において、前記増幅回路はフリップフロップ回路であることを特徴とする半導体メモリ装置。
- 請求項1乃至6のいずれか一において、前記ビット線は前記サブビット線の上に形成されていることを特徴とする半導体メモリ装置。
- 請求項1乃至7のいずれか一の半導体メモリ装置において、
前記ビット線の電位を書き込むべき1ビットデータに応じたものとし、
前記ビット線に接続する前記書き込みスイッチの1つと、前記書き込みスイッチが接続する前記サブビット線と接続する前記メモリセルのトランジスタの一つをオンとする半導体メモリ装置の駆動方法。 - 請求項1乃至7のいずれか一の半導体メモリ装置において、
前記サブビット線を特定の電位のフローティング状態とした状態で、前記サブビット線に接続するメモリセルのトランジスタの一つをオンとすることによって生じる前記サブビット線の電位の変動を増幅あるいは移転し、前記ビット線の一に出力する半導体メモリ装置の駆動方法。
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