JP2013084319A5 - 半導体装置 - Google Patents

Claims (2)

1. ビット線と、書き込み選択線と、読み出し選択線と、第１のワード線と、第２のワード線と、メモリブロックと、増幅回路と、読み出しトランジスタと、を有し、
   前記メモリブロックは、サブビット線と、書き込みトランジスタと、第１のメモリセルと、第２のメモリセルと、を有し、
   前記第１のメモリセルは、第１のトランジスタと、第１の容量素子と、を有し、
   前記第２のメモリセルは、第２のトランジスタと、第２の容量素子と、を有し、
   前記書き込みトランジスタのゲートは、前記書き込み選択線と接続され、
   前記書き込みトランジスタのソースまたはドレインの一方は、前記ビット線と接続され、
   前記書き込みトランジスタのソースまたはドレインの他方は、前記サブビット線と接続され、
   前記サブビット線は、前記増幅回路の入力と接続され、
   前記読み出しトランジスタのゲートは、前記読み出し選択線と接続され、
   前記読み出しトランジスタのソースまたはドレインの一方は、前記ビット線と接続され、
   前記読み出しトランジスタのソースまたはドレインの他方は、前記増幅回路の出力と接続され、
   前記第１のトランジスタのゲートは、前記第１のワード線と接続され、
   前記第１のトランジスタのソースまたはドレインの一方は、一定の電位を与えることができる機能を有するノードと接続され、
   前記第１のトランジスタのソースまたはドレインの他方は、前記第１の容量素子の電極の一方と接続され、
   前記第１の容量素子の電極の他方は、前記サブビット線と接続され、
   前記第２のトランジスタのゲートは、前記第２のワード線と接続され、
   前記第２のトランジスタのソースまたはドレインの一方は、前記ノードと接続され、
   前記第２のトランジスタのソースまたはドレインの他方は、前記第２の容量素子の電極の一方と接続され、
   前記第２の容量素子の電極の他方は、前記サブビット線と接続されていることを特徴とする半導体装置。
2. 請求項１において、
   前記第１の容量素子は、１ｆＦ以下の容量を有し、
   前記第２の容量素子は、１ｆＦ以下の容量を有することを特徴とする半導体装置。