JP2012252770A5 - 半導体メモリ装置 - Google Patents

Claims (4)

1. ビット線と、ワード線と、読み出し線と、ソース線と、メモリセルとを有し、
   前記メモリセルは、書き込みトランジスタと、読み出しトランジスタと、キャパシタとを有し、
   前記書き込みトランジスタのゲートは、前記ワード線と電気的に接続され、
   前記書き込みトランジスタのソース又はドレインの一方は、前記キャパシタの一方の電極と、前記読み出しトランジスタのゲートとに電気的に接続され、
   前記書き込みトランジスタのソース又はドレインの他方は、前記ソース線と電気的に接続され、
   前記読み出しトランジスタのソース又はドレインの一方は、前記読み出し線と電気的に接続され、
   前記読み出しトランジスタのソース又はドレインの他方は、前記ソース線と電気的に接続され、
   前記キャパシタの他方の電極は、前記ビット線と電気的に接続され、
   前記読み出し線は、前記ソース線と交差することを特徴とする半導体メモリ装置。
2. ビット線と、ワード線と、読み出し線と、ソース線と、メモリセルとを有し、
   前記メモリセルは、書き込みトランジスタと、読み出しトランジスタと、キャパシタとを有し、
   前記書き込みトランジスタのゲートは、前記ワード線と電気的に接続され、
   前記書き込みトランジスタのソース又はドレインの一方は、前記キャパシタの一方の電極と、前記読み出しトランジスタのゲートとに電気的に接続され、
   前記書き込みトランジスタのソース又はドレインの他方は、前記ソース線と電気的に接続され、
   前記読み出しトランジスタのソース又はドレインの一方は、前記読み出し線と電気的に接続され、
   前記読み出しトランジスタのソース又はドレインの他方は、前記ソース線と電気的に接続され、
   前記キャパシタの他方の電極は、前記ビット線と電気的に接続され、
   前記読み出し線は、前記ソース線と交差しており、
   前記書き込みトランジスタは、酸化物半導体を有することを特徴とする半導体メモリ装置。
3. 請求項１又は請求項２において、
   前記ソース線の電位を、一定に保つ期間を有することを特徴とする半導体メモリ装置。
4. 請求項１又は請求項２において、
   一のデータの書き込み直後の前記書き込みトランジスタのドレインおよびソースの電位が、他のデータの書き込み直後の前記書き込みトランジスタのドレインおよびソースの電位と等しい期間を有することを特徴とする半導体メモリ装置。