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  1. マトリクス状にメモリセルが配列され、主メモリ領域と冗長メモリ領域とを有するメモリセルアレイと、
    ワード線及びビット線の信号を制御する駆動回路と、
    前記駆動回路の動作を制御するメモリコントローラと、を備え、
    前記メモリコントローラは、前記主メモリ領域の中の不良メモリセルのアドレス情報を記憶するメモリ部と、前記不良メモリセルのある行の代わりに前記冗長メモリ領域の行を読み出すために前記冗長メモリ領域のアドレス情報を記憶する冗長アドレス記憶部と、を有することを特徴とする半導体記憶装置。
  2. マトリクス状にメモリセルが配列され、主メモリ領域と冗長メモリ領域とを有するメモリセルアレイと、
    ワード線及びビット線の信号を制御する駆動回路と、
    前記駆動回路の動作を制御するメモリコントローラと、を備え、
    前記メモリコントローラは、前記主メモリ領域の中の不良メモリセルのアドレス情報を記憶するメモリ部と、前記不良メモリセルのある行の代わりに前記冗長メモリ領域の行を読み出すために前記冗長メモリ領域のアドレス情報を記憶する冗長アドレス記憶部と、を有し、
    前記メモリ部は、第１トランジスタのゲート電極と第２トランジスタのドレイン電極が電気的に接続され、前記ゲート電極及び前記ドレイン電極とキャパシタの一方の電極が電気的に接続されているメモリセルによって構成されていることを特徴とする半導体記憶装置。
  3. 請求項２において、
    前記第２トランジスタは、酸化物半導体層にチャネル領域が形成されることを特徴とする半導体記憶装置。
  4. 請求項２又は３において、
    前記第２トランジスタのチャネル幅１μｍ当たりのオフ電流が１００ａＡ以下であることを特徴とする半導体記憶装置。
  5. 請求項２乃至４のいずれか一において、
    前記第２トランジスタを除き、前記駆動回路、前記メモリセルアレイ及び前記メモリコントローラを構成するトランジスタが、シリコン半導体によって形成されていることを特徴とする半導体記憶装置。
  6. 第１トランジスタのゲート電極と第２トランジスタのドレイン電極が電気的に接続され、前記ゲート電極及び前記ドレイン電極と第１キャパシタの一方の電極が電気的に接続されているメモリセルがマトリクス状に配列され、主メモリ領域と冗長メモリ領域とを有するメモリセルアレイと、
    ワード線及びビット線の信号を制御する駆動回路と、
    前記駆動回路の動作を制御するメモリコントローラと、を備え、
    前記メモリコントローラは、前記主メモリ領域の中の不良メモリセルのアドレス情報を記憶するメモリ部と、前記不良メモリセルのある行の代わりに前記冗長メモリ領域の行を読み出すために前記冗長メモリ領域のアドレス情報を記憶する冗長アドレス記憶部と、を有し、
    前記メモリ部は、第３トランジスタのゲート電極と第４トランジスタのドレイン電極が電気的に接続され、前記ゲート電極及び前記ドレイン電極と第２キャパシタの一方の電極が電気的に接続されているメモリセルによって構成されていることを特徴とする半導体記憶装置。
  7. 請求項６において、
    前記第２トランジスタ及び前記第４トランジスタは、酸化物半導体層にチャネル領域が形成されることを特徴とする半導体記憶装置。
  8. 請求項６又は７において、
    前記第２トランジスタ及び前記第４トランジスタのチャネル幅１μｍ当たりのオフ電流が１００ａＡ以下であることを特徴とする半導体記憶装置。
  9. 請求項６乃至８のいずれか一において、
    前記第２トランジスタ及び前記第４トランジスタを除き、前記駆動回路、前記メモリセルアレイ及び前記メモリコントローラを構成するトランジスタが、シリコン半導体によって形成されていることを特徴とする半導体記憶装置。
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