JP2012256398A5 - 半導体装置 - Google Patents

Claims (4)

1. メモリセルと、第１の回路と、第２の回路と、第３の回路と、第４の回路と、データバッファとを有し、
   前記メモリセルは、酸化物半導体を有する第１のトランジスタと、酸化物半導体以外の半導体材料を有する第２のトランジスタとを有し、
   前記第１の回路は、互いに大きさの異なる複数の電位を、前記第２の回路に供給する機能を有し、
   前記データバッファは、前記メモリセルに書き込む第１のデータを保持する機能を有し、
   前記第２の回路は、前記第１のデータに基づいて、前記複数の電位の一を第２のデータとして、前記メモリセルに供給する機能を有し、
   前記第３の回路は、前記第２のデータを読み出す機能を有し、
   前記第４の回路は、前記第１のデータと、前記第２のデータとを比較する機能を有し、
   前記メモリセルは、前記比較の結果に応じて、前記第２の回路から前記複数の電位の他の一が供給される機能を有することを特徴とする半導体装置。
2. メモリセルと、第１の回路と、第２の回路と、第３の回路と、第４の回路と、データバッファとを有し、
   前記メモリセルは、酸化物半導体を有する第１のトランジスタと、酸化物半導体以外の半導体材料を有する第２のトランジスタとを有し、
   前記第１の回路は、互いに大きさの異なる複数の電位を生成する機能を有し、
   前記第２の回路は、複数の第１の信号線を介して前記第１の回路と電気的に接続され、
   前記第２の回路は、第２の信号線を介して前記メモリセルと電気的に接続され、
   前記第２の回路は、第３の信号線を介して前記メモリセルと電気的に接続され、
   前記第４の回路は、前記第２の回路、前記第３の回路、及び前記データバッファと電気的に接続され、
   前記データバッファは、前記第２の回路と電気的に接続され、
   前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、
   前記第１のトランジスタのソース又はドレインの他方は、前記第２の信号線と電気的に接続され、
   前記第２のトランジスタのソース又はドレインの一方は、前記第３の信号線と電気的に接続されることを特徴とする半導体装置。
3. 請求項１又は２において、
   前記第２のトランジスタは、前記半導体材料を含む基板に設けられたチャネル形成領域を有することを特徴とする半導体装置。
4. 請求項１乃至３のいずれか一において、
   前記第１のトランジスタは、前記酸化物半導体として、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体材料を有することを特徴とする半導体装置。