JP2016054475A5 - - Google Patents

Claims (6)

1. 第１のロジックブロックと、第２のロジックブロックと、プログラマブルスイッチと、を有し、
   前記第１のロジックブロックは、前記第２のロジックブロックと、前記プログラマブルスイッチによって接続可能であり、
   前記プログラマブルスイッチは、パストランジスタと、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、を有し、
   前記第１のトランジスタ、前記パストランジスタ、及び前記第２のトランジスタは、この順に直列に接続され、
   前記第１のトランジスタと前記第２のトランジスタの双方のソースとドレインとは、回路図において、前記第１のロジックブロックと前記第２のロジックブロックとの間に設けられ、
   前記第１のトランジスタと前記第２のトランジスタとの双方がオフ状態であるときに、前記第３のトランジスタを介して前記パストランジスタのソースとドレインの一方に電位が供給されることを特徴とする半導体装置。
2. さらに、書き込みトランジスタと、ビット線と、を有し、
   前記書き込みトランジスタのソースとドレインとは、回路図において、前記ビット線と前記パストランジスタのゲートの間に設けられることを特徴とする請求項１記載の半導体装置。
3. 前記書き込みトランジスタが、活性層として酸化物半導体膜を有することを特徴とする請求項２記載の半導体装置。
4. さらに、ワード線を有し、
   前記書き込みトランジスタは、前記ワード線の信号により制御されることを特徴とする請求項２または３記載の半導体装置。
5. 前記書き込みトランジスタがオフ状態であるとき、前記パストランジスタのゲートが実質的に電気的に分離されることを特徴とする請求項２乃至４のいずれか一項に記載の半導体装置。
6. 前記書き込みトランジスタがオフ状態であるとき、前記パストランジスタのゲートが浮遊状態となることを特徴とする請求項２乃至４のいずれか一項に記載の半導体装置。