JP2012133829A - 記憶装置、書込制御方法 - Google Patents

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Abstract

【課題】ＳＴ−ＭＲＡＭにおいて記憶素子の破壊を防ぎつつ記憶素子に情報を記憶させ、併せて書込速度の向上を図る。
【解決手段】メモリブロック１−１、１−２に対する書込制御部５１−１、５１−２とを複数対設け、各書込制御部５１−１、５１−２が、対を為すメモリブロック１−１または１−２の各記憶素子に書き込まれるべき情報をシフトレジスタ５２に格納し、当該シフトレジスタ５２から１つの情報をメモリブロック１−１、１−２に出力し、当該出力した情報の書込成否を判定し、書込失敗と判定した場合はメモリブロック１−１、１−２に対して再度同一情報を出力し、書込成功と判定した場合はメモリブロック１−１、１−２において書込可能状態とする前記記憶素子を選択するためのアドレス値を増加させかつ、シフトレジスタ５２から次の情報をメモリブロック１−１、１−２に出力する、という書込制御を個々に独立して行う。
【選択図】図１５

Description

本発明は、スピントルク磁化反転によって記憶素子に情報記憶が行われる、記憶装置に関するものである。
米国特許第５６９５８６４号明細書 特開２００３−１７７８２号公報
モバイル端末から大容量サーバに至るまで、各種情報機器の飛躍的な発展に伴い、これを構成するメモリやロジック等の素子においても、高集積化、高速化、低消費電力化等、さらなる高性能化が追求されている。
特に、半導体不揮発性メモリの進歩は著しく、大容量ファイルメモリとしてのフラッシュメモリは、ハードディスクドライブを駆逐する勢いで普及が進んでいる。
一方、コードストレージ用、さらにはワーキングメモリへの展開を睨み、現在一般に用いられているＮＯＲフラッシュメモリ、ＤＲＡＭ等を置き換えるべく、半導体不揮発性メモリの開発が進められている。例えば、ＦｅＲＡＭ（Ferroelectric Random Access Memory）、ＭＲＡＭ（Magnetic Random Access Memory）、ＰＣＲＡＭ（相変化ＲＡＭ）等が挙げられる。これらのうち、一部は既に実用化されている。
これらの不揮発性メモリの中でも、ＭＲＡＭは、磁性体の磁化方向によりデータ記憶を行うために、高速の書き換え、かつ、ほぼ無限（１０15回以上）の書き換えが可能であり、既に産業オートメーションや航空機等の分野で使用されている。
ＭＲＡＭは、その高速動作と信頼性から、今後、コードストレージやワーキングメモリへの展開が期待されている。
しかしながら、ＭＲＡＭは、低消費電力化や大容量化に課題を有している。
これは、ＭＲＡＭの記録原理、すなわち、配線から発生する電流磁界によって磁化を反転させる、という方式に起因する本質的な課題である。
かかる課題を解決するための一つの方法として、電流磁界に依らない記録（即ち、磁化反転）方式が検討されており、中でもスピントルク磁化反転に関する研究は活発である（例えば、特許文献１及び特許文献２を参照）。
スピントルク磁化反転の記憶素子は、ＭＲＡＭと同じく、ＭＴＪ（Magnetic Tunnel Junction）により構成されている。
ＭＴＪは、ある方向に磁化が固定された磁性層（以下、磁化固定層と呼ぶ。）と、磁化が固定されない磁性層（以下、記憶層と呼ぶ。）とを備え、磁化固定層と記憶層との間にトンネル絶縁層を設けることで、トンネル接合を形成している。
そして、磁化固定層の磁化の向きと記憶層の磁化の向きの相対角度によって、ＭＴＪの抵抗が変化する、いわゆるトンネル磁気抵抗効果を用いて、“０”／“１”の読み出しを行う。
一方、書き込みは、磁化固定層を通過するスピン偏極電子が、記憶層に進入する際に、その磁性層にトルクを与えることを利用したもので、ある閾値以上の電流を流せば、記憶層の磁化の向きが反転する。
書き込みに際し、“０”／“１”の選択は、記憶素子に流す電流の極性を変えることにより行う。
記憶層の磁化を反転させるための電流の絶対値は、０．１μｍ程度のスケールの記憶素子で、１ｍＡ以下である。しかも、この電流値は、記憶素子の体積に比例して減少するため、スケーリングが可能である。
さらにまた、ＭＲＡＭで必要であった記録用電流磁界を発生させるためのワード線が不要であるため、セル構造が単純になるという利点もある。
以下、スピントルク磁化反転を利用したＭＲＡＭを、ＳＴ−ＭＲＡＭ（Spin Torque - Magnetic Random Access Memory）と呼ぶことにする。
高速かつ書換え回数がほぼ無限大である、というＭＲＡＭの利点を保ったまま、低消費電力化や大容量化を可能とする不揮発メモリとして、ＳＴ−ＭＲＡＭに大きな期待が寄せられている。
ここで、前述のようにＳＴ−ＭＲＡＭにおいては、記憶素子に情報を書き込むために、記憶素子の積層方向に所定の電圧による書き込み電流を流すようにされる。その際、記憶素子のトンネル絶縁層の両端に０．５Ｖから１Ｖ程度の電圧が生じる。
しかしながら、この電圧は、トンネル絶縁層の破壊電圧に比べて無視できる大きさではない。すなわち、繰り返し書き込みが行われ、トンネル絶縁層が電界ストレスを受けると、トンネル絶縁層が静電破壊される場合がある。トンネル絶縁層が静電破壊された記憶素子は、記憶素子自体の抵抗が著しく減少してしまい、もはや抵抗変化から情報を読み出すことが不可能になってしまう。
このように、ＳＴ−ＭＲＡＭにおいては、書き込み時にトンネル絶縁層にかかる電圧（「書込電圧」）を、トンネル絶縁層が静電破壊する電圧（「破壊電圧」）に対して十分に小としなければならない。書込電圧と破壊電圧との差が小さいと、記憶素子ごとの特性ばらつきによって、大きな容量のメモリを構成することが非常に困難となるためである。
本発明はこのような状況に鑑みて成されたものであり、小さい書込電圧を印加することによって記憶層の磁化の向きを反転させることで、記憶素子の破壊を防ぎつつ、記憶素子に情報を記憶させることをその課題とする。
また併せて、ＳＴ−ＲＡＭを用いた記憶装置において、書込時間の遅延を効率良く抑制して高速な書込を実現することを課題とする。
すなわち、記憶素子の破壊防止のための小さい書込電圧による情報記憶の実現と、高速な書込の実現との両立を図ることをその課題とする。
上記課題の解決のため、本発明では記憶装置として以下のように構成することとした。
つまり、本発明の記憶装置は、以下のメモリブロックと書込制御部とを複数対備えるものである。
つまり、前記メモリブロックは、磁性体の磁化状態により情報を記憶する記憶層と、前記記憶層に対して非磁性層を介して、磁化の向きが固定された磁化固定層とを有し、前記記憶層及び前記磁化固定層の積層方向に書込電流を流すための書込電圧が印加されることに応じて、前記記憶層の磁化の向きが変化して前記記憶層に前記情報を記憶する記憶素子を複数有すると共に、これら複数の記憶素子のうちの１つの記憶素子に選択的に入力情報に応じた前記書込電圧を印加することが可能に構成されたものである。
また、前記書込制御部は、前記メモリブロックの各記憶素子に書き込まれるべき情報をシフトレジスタに格納し、当該シフトレジスタから１つの情報を前記メモリブロックに出力し、当該出力した情報の書込成否を判定し、書込失敗と判定した場合は前記メモリブロックに対して再度同一情報を出力し、書込成功と判定した場合は、前記メモリブロックにおいて書込可能状態とする前記記憶素子を選択するためのアドレス値を増加させかつ、前記シフトレジスタから次の情報を前記メモリブロックに出力するものである。
このように本発明では、書込成否判定（ベリファイ）を行い、書込が失敗しても、その後に再度同一情報を出力して書き込み電流を供給するため、低い書込み電圧であっても、記憶層の磁化の向きを反転させて、記憶素子に情報を記憶させることができる。この結果、記憶素子の静電破壊を防ぐことができ、記憶素子の寿命を延ばすことができる。
また、本発明では、このようなベリファイ付き書込制御（ベリファイ付き複数パルス書込）を可能とする構成を採った上で、各メモリブロックごとに設けられた各書込制御部において、対応するメモリブロックに書き込まれるべき複数の情報をシフトレジスタに格納するものとし、なおかつ、個々の書込制御部が、対応するメモリブロックに対するベリファイ付き書込制御を、並列に独立して行うようにしている。
このようにシフトレジスタを備えた個々の書込制御部が、対応するメモリブロックに対する書込制御を並列かつ独立して行う構成としたことで、書込速度の向上が図られる。
本発明によれば、記憶素子の破壊防止のための小さい書込電圧による情報記憶を実現でき、なおかつ高速な書込を実現することができる。
実施の形態としての記憶装置が備えるメモリブロックの内部構成例を示した図である。 メモリセルの模式化した断面図である。 書込電圧に対する書込エラー率の例を模式的に示した図である。 書き込みのためのパルスを例示した図である。 書込電圧に対する書込エラー率の測定結果を示した図である。 書込電圧に対するビットエラー率Ｒｂの例を示した図である。 書込電圧に対するデバイスエラー率Ｒｄの例を示した図である。 説明上において前提としたカラム数，ロー数の例について説明するための図である。 一つのメモリブロック１と書込制御部５１とを抜粋して示した図である。 メモリブロックと書込制御部が複数対設けられた構成を示した図である。 各書込制御部による書込動作を時系列上で模式的に示した図である。 単パルス書込を行う従来の書込制御系の構成を示した図である。 従来の構成から順当に考えられる書込制御系の構成を示した図である。 従来構成を踏襲した書込制御系におけるメモリブロックごとの書込動作を時系列上で模式的に示した図である。 本実施の形態の記憶装置におけるドレス制御部や転送制御部も含めた書込制御系の全体的な構成を示した図である。
以下、発明を実施するための形態（以下実施の形態とする）について説明していく。
なお、説明は以下の順序で行う。

＜１．メモリブロックについて＞
［1-1．メモリブロックの全体構成］
［1-2．メモリセルの構造］
［1-3．書込及び読出動作］
＜２．適正な書込電圧についての考察＞
＜３．並列書込制御＞
［3-1．本実施の形態の書込制御部について］
［3-2．従来構成から順当に考えられる構成との対比］
＜４．変形例＞
＜１．メモリブロックについて＞
［1-1．メモリブロックの全体構成］

図１は、本発明の実施の形態としての記憶装置が備えるメモリブロック１の内部構成例を示した図である。
メモリブロック１において、情報を記憶する記憶素子２はアレイ状に配置され、セルアレイ５を構成する。各記憶素子２は選択用ＭＯＳトランジスタ３を通じて、セルアレイ５上を上下に延びるビット線１２（ＢＬ）−ソース線１３（ＳＬ）対に接続されており、“０”又は“１”の１ビットの情報を記憶する。一方、選択用ＭＯＳトランジスタ３のゲートはセルアレイ５上を左右に延びるワード線１４（ＷＬ）に接続されている。
ここで、図１には２カラム×２ローの構成としたセルアレイ５を示しているが、セルアレイ５におけるカラムとローの数はこれに限定されず、ｐ×ｑ（ｐ＝カラム数、ｑ＝ロー数、ｐ≧１，ｑ≧１）であればよい。
例えば実際には、５１２ロー×５１２カラムなどの構成とすることができる。このとき、ワード線１４、ビット線１２及びソース線１３はそれぞれ５１２本となる。
各ワード線１４の左端はセルアレイ５の左に配置されたローデコーダ６に接続され、右端は開放されている。各ソース線１３及びワード線１４の上下端はセルアレイ５の上下に配置されたカラムスイッチ７に接続されている。
例えばセルアレイ５を５１２ロー×５１２カラムの構成とした場合、アドレスは１８ビットとなるが、上位９ビットをローアドレスに、下位９ビットをカラムアドレスに割り当てる。ローアドレスはローデコーダ６に入力され、カラムアドレスは上下のカラムスイッチ７に入力される。
また、メモリブロック１には、ソース線１３に書き込み電圧を加えるＳＬライトドライバ８と、ビット線１２に書き込み電圧を加えるＢＬライトドライバ９とが備えられ、これらは共に記憶素子２に情報を書き込む書込部として機能する。
書込部が記憶ブロックに情報を書き込むための書込電圧と、センスアンプ１０に供給されるリファレンス電圧は、電圧制御部１１によって制御される。本例の電圧制御部１１は、書込部に対して、独立した１つ以上のパルス列から成る書き込み電圧で、記憶素子に書き込み電流を供給する。
また、メモリブロック１には、ソース線１３に接続され、記憶素子２から読み出し電流を流すために必要なセンス電圧が入力されるセンスアンプ１０が備えられる。１個の記憶素子２は、１ビットの情報を記憶しており、センスアンプ１０には、所定の大きさのリファレンス電圧が入力される。センスアンプ１０は、センス電圧とリファレンス電圧を比べることで、記憶素子２に書き込まれた情報を読み出す。本例のセンスアンプ１０は、記憶素子２から情報を読み出す読出部として機能する。
［1-2．メモリセルの構造］

次に、メモリブロック１が有するメモリセルの構造例について説明する。
図２は、メモリセルの模式化した断面図である。
確認のため述べておくと、「メモリセル」とは、１ビットの情報を記憶するのに必要な構造体を指すものである。
メモリセルに記憶された情報を読み出すために、メモリセルを電気的に選択するためには、ダイオードまたはＭＯＳトランジスタ等を用いることができる。図２に示す本例のメモリセルでは、ＭＯＳトランジスタを用いている。
まず、メモリセルの構造例を説明する。
強磁性層２２及び強磁性層２４は、非磁性層２３を介して配置されていることにより、反強磁性結合している。さらに、下層側の強磁性層２２は、反強磁性層２１と接して配置されており、これらの層間に働く交換相互作用によって、強い一方向の磁気異方性を有する。そして、これらの層２１，２２，２３，２４により、磁化の向きが固定された磁化固定層１５が構成される。すなわち、磁化固定層１５は、非磁性層を介して積層される複数層（本例では、２層）の強磁性層２２，２４から成る。
強磁性層２６は、その磁化Ｍ１の向きが比較的容易に回転するように構成されており、この強磁性層２６によって記憶層（磁化自由層）１６が構成される。記憶層１６は、磁性体の磁化状態により情報を記憶する。
磁化固定層１５の強磁性層２４と強磁性層２６との間、すなわち磁化固定層１５と記憶層１６との間には、トンネル絶縁層２５が形成されている。このトンネル絶縁層２５は、上下の強磁性層２６及び２４の磁気的結合を切ると共に、トンネル電流を流す役割を担う。これにより、磁性層の磁化の向きが固定された磁化固定層１５と、トンネル絶縁層２５と、磁化の向きを変化させることが可能な記憶層１６とにより、ＴＭＲ（トンネル磁気抵抗効果）素子が構成されている。
そして、上述の各層２１〜２６と、下地膜２０及びトップコート層２７により、ＴＭＲ素子から成る記憶素子２が構成されている。
記憶素子２は、積層方向に流す書き込み電流が印加されると、記憶層１６の磁化の向きが変化して、記憶層１６に対して情報を記憶することができる。
なお、記憶素子２を構成する各層の材料については、例えば以下のように選定できる。
反強磁性層２１の材料としては、例えばＰｔＭｎを用いることができる。
磁化固定層１５の強磁性層２２，２４の材料としては、ＣｏＦｅ等の強磁性材料を用いることができる。
非磁性層２３の材料としては、例えば、Ｒｕ，Ｔａ，Ｃｒ，Ｃｕ等を用いることができる。
トンネル絶縁層２５の材料としては、例えばＭｇＯを用いることができる。
記憶層１６の強磁性層２６の材料としては、ＣｏＦｅＢ等の強磁性材料を用いることができる。
シリコン基板３０中には、選択用ＭＯＳトランジスタ３が形成され、この選択用ＭＯＳトランジスタ３の一方の拡散層３３上に接続プラグ１７が形成されている。この接続プラグ１７上には、記憶素子２の下地膜２０が接続されている。選択用ＭＯＳトランジスタ３のもう一方の拡散層３２は、不図示の接続プラグを介してソース線１３に接続されている。選択用ＭＯＳトランジスタ３のゲート３１は、選択信号線と接続されている。記憶素子２のトップコート層２７は、その上のビット線１２に接続されている。
定常状態において、非磁性層２３を介した強い反強磁性結合により、強磁性層２２の磁化Ｍ１１と強磁性層２４の磁化Ｍ１２の向きは、ほぼ完全に逆方向とされている。
通常、強磁性層２２と強磁性層２４とは、飽和磁化膜の厚積が等しい構成とされるため、磁極磁界の漏洩成分は無視できるくらい小さい。
トンネル絶縁層２５を挟む、記憶層１６の強磁性層２６の磁化Ｍ１の向きと、磁化固定層１５の強磁性層２４の磁化Ｍ１２の向きが、同方向にあるか逆方向にあるかによって、これらの層２４，２５，２６から成るＴＭＲ素子の抵抗値が変化する。２つの磁化Ｍ１，Ｍ１２の向きが同方向の状態では抵抗値が低くなり、逆方向の状態では抵抗値が高くなる。ＴＭＲ素子の抵抗値が変化すると、記憶素子２全体の抵抗値も変化する。このことを利用して、記憶素子２に情報を書き込んだり、情報を読み出したりすることができる。例えば、抵抗値が低い状態を“０”情報に割り当て、抵抗値が高い状態を“１”情報に割り当てることにより、２値（１ビット）の情報を書き込むことができる。
なお、磁化固定層１５のうち記憶層１６側の強磁性層２４は、記憶した情報を読み出す際に、記憶層１６の磁化Ｍ１の向きの基準となり参照される強磁性層であるため、「参照層」とも称される。
本例において、メモリセルの情報を書き換えたり、メモリセルに書き込まれた情報を読み出したりするにあたっては、スピン注入電流Ｉｚを流す。このスピン注入電流Ｉｚは、拡散層３３、記憶素子２及びビット線１２を通過する。
一方、スピン注入電流Ｉｚの極性を変えると、記憶素子２を流れるスピン注入電流Ｉｚを、上向きから下向きに、或いは下向きから上向きに、変えることができる。
これにより、記憶層１６の磁化Ｍ１の向きを変化させて、メモリセルの情報を書き換えることができる。
［1-3．書込及び読出動作］

続いて、情報の書込動作及び読出動作の例について説明する。
図１において、ローデコーダ６は、ローアドレスに応じてｑ本のうち一本のワード線１４の電圧を電源電圧に設定し、ワード線１４に接続されている選択用ＭＯＳトランジスタ３をＯＮ状態にする。上側のカラムスイッチ７はカラムアドレスに応じてｐ本のうち一本のソース線１３をＳＬライトドライバ８に接続する。下側のカラムスイッチ７はカラムアドレスに応じてｐ本のうち一本のビット線１２をＢＬライトドライバ９に接続する。
ＳＬライトドライバ８はデータ入力が“１”のとき、書き込み電圧を出力し、“０”のときＧＮＤを出力する。反対にＢＬライトドライバ９はデータ入力が“０”のとき、書き込み電圧を出力し、“１”のときＧＮＤを出力する。このようにするとデータ入力に応じて電流の向きが変わることによって、選択された記憶素子２に“０”あるいは“１”の情報の書込動作を行うことができる。
また、センスアンプ１０が行う情報の読出動作については、以下のようになる。
先ず、ワード線１４の選択は情報の書き込み時と同じである。
上側のカラムスイッチ７は、カラムアドレスに応じてｐ本のうち一本のビット線１２をＳＬライトドライバ８に接続する。下側のカラムスイッチ７はカラムアドレスに応じてｐ本のうち一本のソース線１３をセンスアンプ１０に接続する。ＳＬライトドライバ８は常にＧＮＤを出力する。このようにして、センスアンプ１０から選択された記憶素子２に一定の読み出し電流を流す。
ここで、記憶素子２の状態が“１”、すなわち高抵抗状態の場合に、読み出し電流を流すために必要なセンス電圧をＶ１とする。同様に、記憶素子２の状態が“０”、すなわち低抵抗状態の場合に、読み出し電流を流すために必要なセンス電圧をＶ０とする。このとき、抵抗の大小関係よりＶ１＞Ｖ２となる。そこで、Ｖ１よりも小さく、Ｖ２よりも大きいリファレンス電圧をセンスアンプ１０に入力する。
センスアンプ１０は、センス電圧とリファレンス電圧を比較する。ここで、「センス電圧＞リファレンス電圧」となる場合は、記憶素子２は、“１”が記憶された状態、「センス電圧＜リファレンス電圧」となる場合は、記憶素子２は、“０”が記憶された状態であると判断できる。すなわち、情報の読出動作を行うことができる。
＜２．適正な書込電圧についての考察＞

先ずは、エラー率について説明する。
ここでは、本例の記憶素子２に対する書込時のエラー率についてのみ説明する。
以下では書込時の磁化の態様の一例として、初期状態において、参照層（強磁性層２４）の磁化Ｍ１２と記憶層１６の磁化Ｍ１の向きが同方向の状態であり、書込電流（スピン注入電流Ｉｚ）を流すことで、逆方向の状態に変化させることを想定する。
ここで、参照層（強磁性層２４）の磁化Ｍ１２と記憶層１６の磁化Ｍ１の向きが同方向の状態であると言っても、磁化の相対角度が完全に０度ではないことに注意する。記憶層１６の磁化Ｍ１の向きは、熱揺らぎの影響により、０度を中心にある分布をもって絶えず揺れ動いている。スピン注入の力は、参照層（強磁性層２４）の磁化Ｍ１２と記憶層１６の磁化Ｍ１の相対角度が大きいほど、大きく働く。
すなわち、書込電流を流したときに、磁化Ｍ１，Ｍ１２の相対角度が大きければ少ない電流で逆方向状態に変化させることができる。反対に、磁化Ｍ１，Ｍ１２の相対角度が小さければより大きい電流を印加しなければならない。書込電流を流したときに、磁化Ｍ１，Ｍ１２がどの向きを向いているかは完全に確率的である。つまり、同じ素子に同じ書込電流を流したときに、逆方向状態に変化する場合もあれば、同方向状態のままの場合もある、ということが起こり得る。同方向状態のままであることは、書き込みに失敗したことを意味する。
図３は、書込電圧に対する書込エラー率の例を模式的に示している。
横軸は書込電圧、縦軸（対数）は書込エラー率を示す。
記憶素子２に書込電圧Ｖａを印加したときに、書込エラー率が１０-4であるとは、１万回書き込みを行った場合に１回書き込みに失敗することに相当する。図３を参照して分かるように、書込電圧を増加させれば、書込エラー率は急激に減少する。例えば、書込電圧をＶａからＶｂまで増加させれば、１０8回に１回の頻度まで書込エラー率が減少する。
このように、書き込みを正常に行うためには、書込電圧を増加させることが望ましい。以上の説明は磁化が逆方向状態から同方向状態に変化させる場合であったが、反対に同方向状態から逆方向状態に変化させる場合も同様である。
一方、書込電圧の印加によって、記憶素子２のトンネル絶縁層には電界ストレスが働く。度重なるストレスは、終にはトンネル絶縁層を静電破壊に至らしめる。トンネル絶縁層の静電破壊は以下のようにモデル化される。
ここで、前述の書込部が、ある書込電圧で記憶素子２に対して繰り返し電圧印加を行った場合を考える。
書込電圧をｘ回印加するまでに記憶素子２が破壊する確率ｒは、次の［式１］で表される。

ｒ＝１−ｅｘｐ（−（ｘ／μ）β） …［式１］

［式１］は、ワイブル分布を表す。βは分布の形状を表し、通常、１〜２程度の範囲にある。μは平均書込可能回数であり、書込電圧に依存する。
μの書込電圧依存性は、いわゆるパワーローモデルで記述でき、次の［式２］で表される。

μ＝ｘ１×Ｖ-b …［式２］

ここで、ｘ１は書込電圧が１Ｖのときの平均書込可能回数、ｂは電圧依存性を決めるパラメータである。
通常、ｘ１は１０4〜１０10程度の範囲、ｂは４０〜６０程度の範囲にある。［式２］から分かるように、書込電圧が大きくなるほどμの値が小さくなるために、破壊確率（＝破壊エラー率）は大きくなる。よって、記憶素子２の破壊エラー率を下げるためには、小さな書込電圧で書き込みを行うことが望ましい。
以上のように、ＳＴ−ＭＲＡＭにおいては、書込エラー率と破壊エラー率が書込電圧に対して反対の依存性を持っており、両者がトレードオフの関係にあることが分かる。大きな容量のメモリを実現するためには、所望の書込エラー率を達成する書込電圧と、所望の破壊エラー率を達成する書込電圧の差（＝書込マージン）を十分大きくする必要がある。
そこで、本出願人は種々の検討を行った結果、書込電圧として、１つ以上のパルス列から成るものを印加することで、書込マージンを大きくできることを見出した。
以下、単パルスによる書き込みと複数パルスによる書き込みとを具体的に対比してみる。
先に述べたとおり、書込電圧の印加によって、書き込みが成功するか失敗するかは確率的なものである。先の図３より、Ｖａの電圧で書き込みを行った場合には、書込エラー率が１０-4であることが示され、平均して１万回に１回書き込みに失敗すると言える。このとき、記憶素子２には、図４Ａに示す、１パルスの書き込み電流が流れる。次の記憶素子２に対しても同様に同じ電圧Ｖａで書き込みを行うとすると、その場合も平均して１万回に１回書き込みに失敗することになる。
一方、電圧Ｖａによる２回の書き込みをまとめると、図４Ｂに示すように連続する２つのパルスによる書き込みに相当することが分かる。２つのパルスのうち、少なくとも一方で書き込みに成功すれば情報が書き換えられるため、２つのパルスによる書き込みの書込エラー率は１０-4×１０-4＝１０-8で表される。すなわち、書込エラー率は、２乗になる。
ここで、先の図３には、２つのパルス列による書き込みの書込エラー率が黒点３５で示される。この書込エラー率は、書込電圧をＶａよりも高いＶｂとした場合における書込エラー率に相当する。
次に、このような２つのパルスによる書き込みによって、破壊エラー率はどのように変化するかについて説明する。
２つのパルスで書き込むのであるから、トンネル絶縁層に加えられるストレスは単一パルスの場合と比べて２倍になる。書込回数がｘ回とすると、１つのパルスによる破壊エラー率ｒ１は次の［式３］で表される。

ｒ１＝１−ｅｘｐ（−（ｘ／μ）β） …［式３］

また、２つのパルスによる破壊エラー率ｒ２は、次の［式４］で表される。

ｒ２＝１−ｅｘｐ（−（２ｘ／μ）β） …［式４］

破壊エラー率は１よりも極めて小さい値（ｒ１,ｒ２≪１）であるので、級数展開するとｒ２≒２×ｒ１である。このため、書込エラー率が２乗で小さくなったのに対し、破壊エラー率は２倍大きくなるに過ぎないことが示される。
このような違いが、２つのパルスで書き込みを行うことによって動作マージンを増加させることができる理由である。パルスの数をさらに増やせば、この効果もさらに増大する。
ここで、以上の議論においては、書込エラー率を、単一の記憶素子２に適用するものとしたが、ＳＴ−ＭＲＡＭを実際に用いる場合には、多数の記憶素子２に対する書込エラー率を用いる必要がある。また、書込エラー率は、記憶素子２ごとにばらつくことが一般的である点も考慮すべきである。
そこで、以下のように２つのエラー率を定義する。
先ず、多数の記憶素子２に対して或る書込電圧で書き込みを行った場合における、書き込みが失敗した記憶素子２の割合を書込ビットエラー率とする。書込ビットエラー率は、各々の記憶素子２の書込エラー率の平均値に相当する。
一方、破壊エラー率については、元々ワイブル分布が多数の記憶素子２を対象にしたモデルであるため、始めから多数の記憶素子２に対するビットエラー率となっている。
次に、多数の記憶素子２からなるＳＴ−ＭＲＡＭに必要回数書き込みを行った際に、一度でも書き込みに失敗する確率を書込デバイスエラー率とする。この書込デバイスエラー率がＳＴ−ＭＲＡＭを備えるメモリデバイスの性能を示す指標となる。どの程度の書込デバイスエラー率が必要になるかは、デバイスを用いるアプリケーション等で異なってくるが、典型的には１０-6〜１０-4の範囲の値が要求される。
次に、ビットエラー率からデバイスエラー率を求める方法を示す。ここでは、メモリデバイスがエラー訂正機能（ＥＣＣ）を備えた場合を想定する。
先ず、Ｎをメモリ容量、ｎをＥＣＣの符号ビット数（パリティ＋本データ）、ｋをＥＣＣの情報ビット数（本データ）、ｓをエラー訂正ビット数（訂正可能ビット数）、ｂ＝Ｎ／ｋをブロック数（ＥＣＣブロック数）、ｘを書込回数とする。
このとき、書込側のデバイスエラー率Ｒｄとビットエラー率Ｒｂとの関係は、次の［式４］で表される。

Ｒｄ＝１−（１−Ｆ［ｎ，ｓ，Ｒｂ］＾（ｂｘ）） …［式５］

ここで、Ｆ［ｎ，ｓ，ｒ］は、ブロックエラー率を示す関数を用いて、次の［式６］で与えられる。


Figure 2012133829
破壊側のデバイスエラー率Ｒｄについても、同様の手法で導出できる。ただし、書込回数はビットエラー率Ｒｂに含まれているため、破壊側のデバイスエラー率Ｒｄは次の［式７］で表される。

Ｒｄ＝１−（１−Ｆ［ｎ，ｓ，Ｒｂ］＾（ｂ）） …［式７］
ここで、具体的な計算例を示す。Ｎ＝７６キロバイト、ｎ＝１２、ｋ＝８、ｓ＝１、ｘ＝１００万回とした場合、Ｒｄ＝１万分の１を達成するために必要な書込側のビットエラー率Ｒｂは４．４×１０-9となる。
次に、２以上のパルスを用いた書き込みの効果を検証するために、実際の測定データを基にしたエラー率の計算を行った。なお各数値の前提条件は、上記の計算例と同じである。
ここでは、書込電圧に対するビットエラー率Ｒｂを求めるために、１２８個の記憶素子２に対して書込エラー率を測定することとした。
図５は、書込電圧に対する書込エラー率の測定結果を示している。
図５に示す１本の曲線３６が、１つの記憶素子２に対する書込エラー率を示す。書込エラー率の測定では１０6回繰り返し書き込み測定を行うことによって、１０-6までの書込エラー率を求めている。このような測定を行うと、ある書込電圧における書込エラー率の累積度数分布を近似する曲線３６が求まる。その曲線３６を全てのビット範囲で数値積分することによって書き込みのビットエラー率Ｒｂが求まる。
図６は、書込電圧に対するビットエラー率Ｒｂの例を示している。
ただし、１０-6以下の書込エラー率は測定では求まらないため、測定結果を直線で外挿して計算した。
ここで、実線３７は、書込側のビットエラー率Ｒｂを表し、破線３８は、破壊側のビットエラー率Ｒｂを表す。
破壊側のビットエラー率Ｒｂは、複数の記憶素子２に一定の書き込み電圧を印加し、記憶素子２が破壊するまでの時間を測定する定ストレス試験によって、ワイブル分布及びパワーローモデルのパラメータを決定して求めることができる。
上述もしたように、書込側のビットエラー率Ｒｂは書込電圧の増加とともに減少し、破壊側のビットエラー率Ｒｂは書込電圧の増加とともに増加する傾向となる。
図７は、先の［式６］を用いて計算した、書込電圧に対するデバイスエラー率Ｒｄの例を示している。
ここで、線４１は、従来の単一パルスを用いて書き込む場合における書込側のデバイスエラー率Ｒｄを示す。一方、線４２，４３は、本例のＳＴ−ＭＲＡＭにおいて行われる、２以上のパルスを用いた書き込みについての書込側のデバイスエラー率Ｒｄの結果を示しており、線４２が２重パルス、線４３が３重パルスについての結果を示す。
これら線４１〜４３を参照して分かるように、２重パルス、３重パルスの書き込みによれば、単一パルスの書き込みと比べて書込側のデバイスエラー率Ｒｄが大幅に減少する。
一方、破壊側のデバイスエラー率Ｒｄは、線４５〜４７によって示される。線４５が単パルス、線４６が２重パルス、線４７が３重パルスである。
図示するように、書込電圧の増加に応じて書込側のデバイスエラー率Ｒｄが大幅に減少する一方で、破壊側のデバイスエラー率Ｒｄは増加傾向となる。ただし、図のようにその程度は比較的小さいものである。これは、書込側のデバイスエラー率Ｒｄが２乗、３乗で減少するのに対し、破壊側のデバイスエラー率Ｒｄは２倍、３倍にしかならない為である。
ここで、書込と破壊のデバイスエラー率Ｒｄの交点が、それら書込側・破壊側の双方のエラー率が最も減少する動作点となる。換言すれば、当該交点が、書込側と破壊側とがバランスする最適点となる。
このとき、単パルスの場合には、書込電圧が０．７２Ｖ程度で書込側のデバイスエラー率は１０-3程度となるが、２重パルスの場合は、書込電圧が０．６６Ｖ程度で書込側のデバイスエラー率が１０-5程度に改善する。
このように複数パルスを用いた書き込みを行うことにより、低い書込電圧であっても、書込側と破壊側のデバイスエラー率Ｒｄを小さくすることができる。
以上の結果を具体的な数値で見ていく。
先ず、書込電圧自体は記憶素子２の材料や素子抵抗などに依存するために基準値で規格化する。ここで、書込電圧の基準値を定めるために、書込側のビットエラー率が１／２となる電圧を基準電圧Ｖｃ０と設定する。本例においては、図６より、基準電圧Ｖｃ０＝０．５５Ｖとなる。
この値を基準にして書込電圧を評価する場合に、必要な書込側デバイスエラー率を１０-5と設定する。従来の単一パルスによる書き込みでは、書込電圧が０．７４Ｖ＝１．３５×Ｖｃ０となる。一方、本実施の形態の複数パルスによる書き込みにおいて、２重パルス、３重パルスの書込電圧は、それぞれ０．６６Ｖ＝１．２０×Ｖｃ０、０．６３Ｖ＝１．１４×Ｖｃ０となる。
このように、従来の単パルス書込では基準電圧Ｖｃ０に対して１．３５倍の書込電圧を記憶素子２に印加する必要があった。
これに対し、本実施の形態の複数パルス書込の適用により、書込電圧は基準電圧Ｖｃ０の１．２倍以下に抑えることで、必要なデバイスエラー率Ｒｄを達成できることが分かった。
すなわち、複数パルス書込を行う本実施の形態によれば、書き込み電圧を低くしながら、書込エラー率、ビットエラー率Ｒｂ及びデバイスエラー率Ｒｄを下げることができ、記憶素子２に与える負荷を軽減して、記憶素子２の耐用年数を長くすることができる。
＜３．並列書込制御＞
［3-1．本実施の形態の書込制御部について］

ここで、実際の記憶装置においては、図１に示したような複数のメモリセルを備えたメモリブロック１が、複数実装されることになる。以下、このようにメモリブロック１が複数備えられる場合において、それら複数のメモリブロック１に対して並列に書込制御を行うための構成（書込制御系の構成）について説明する。
先ず、以下の説明を行うにあたっては、図示の都合上、メモリブロック１におけるセルアレイ５が有するセル数が、次の図８に示すように８個であるものとする。
具体的に、この場合のセルアレイ５においては、記憶素子２と選択用ＭＯＳトランジスタ３とを含むセルアレイが、１つのロー（行）上に８つ配列される。つまり、８カラム×１ロー（ｐ＝８，ｑ＝１）の構成であるとする。
図９は、複数のメモリブロック１に対して並列に書き込みを行う構成において、一つのメモリブロック１と書込制御部５１とを抜粋して示した図である。
この図９に示されるように、書込制御部５１においては、メモリブロック１への３つの入力信号（ローアドレス、カラムアドレス、データ入力）と、メモリブロック１からの１つの出力信号（データ出力）とが入／出力される。
なお、図中の「アドレス」は、以降における図示の都合から、ローアドレスとカラムアドレスとを包括して示したものである。
図示するように本実施の形態の書込制御部５１には、シフトレジスタ５２、比較器５３、カウンタ５４、及び加算部５５が備えられる。
シフトレジスタ５２のビット数は任意であるが、ここでは８ビットである。書込制御部５１に対しては外部からのデータ線（後述する転送制御部６１からのデータ線：図１５を参照）が接続されており、この場合のシフトレジスタ５２には、外部から供給される８ビットのデータ（情報）が格納される。
シフトレジスタ５２の出力は図１にも示した「データ入力」としてメモリブロック１に供給されると共に、図のように比較器５３にも供給される。
比較器５３には、メモリブロック１からの「データ出力」として、書込対象として選択されているメモリセル（記憶素子２）に記憶された情報についての読出信号が入力される。
比較器５３は、前述のシフトレジスタ５２の出力（つまり書込対象として選択されている記憶素子２に供給された情報ビット）と上記「データ出力」とを比較し、両者が一致する場合には、その旨を表す信号（以下、一致信号と称する）をカウンタ５４とシフトレジスタ５２とに出力する。
一方、シフトレジスタ５２の出力と上記「データ出力」とが一致しない場合にはその旨を表す信号（不一致信号と称する）をカウンタ５４とシフトレジスタ５２とに出力する。
この比較器５３は、シフトレジスタ５２から「データ入力」として出力した情報が、選択中の記憶素子２に書き込まれたか否かを判定する判定部として機能することになる。
カウンタ５４は、比較器５３から上記一致信号が入力された回数をカウントする。
加算部５５は、カラムアドレスのアドレス線上に挿入され、カウンタ５４のカウント値に応じてカラムアドレスの値を更新（インクリメント）する。すなわち、比較器５３による一致信号が出力されるごとに、カラムアドレスの値を１インクリメントするように動作する。
ここで、上記のように構成された書込制御部５１による書き込みシーケンスについてステップに分けて説明する。
〜ステップ０〜
先ず、シフトレジスタ５２が、外部からデータ線を介して入力される８ビット分のデータを格納する。またこれと共に、アドレス線を通して書き込みを行う開始アドレス（ローアドレスとカラムアドレスとで特定される）が入力される。この開始アドレスの供給タイミングで、カウンタ５３は０リセットされる（制御線は不図示）。なお、カウンタ５４の０リセットは、後述するアドレス制御部６０（図１５）が行えば良い。
〜ステップ１〜
シフトレジスタ５２の先頭（紙面右端）のデータが「データ入力」としてメモリブロック１に入力され、これによりメモリブロック１において上記開始アドレスで特定される記憶素子２に上記データの書き込みが行われる。
データ書き込み後、メモリブロック１にて上記開始アドレスで特定される記憶素子２について読み出し動作を実行させて「データ出力」を得る。なお先の図１の説明からも理解されるように、この読み出しは、メモリブロック１における上側のカラムスイッチ７によりカラムアドレスに応じた１本のビット線１２をＳＬライトドライバ８に接続させ、下側のカラムスイッチ７によりカラムアドレスに応じた１本のソース線１３をセンスアンプ１０に接続させた上で、ＳＬライトドライバ８にＧＮＤを出力させることによって、センスアンプ１０から選択された記憶素子２に読み出し電流が流れるようにすることで実行させる。
読み出し動作により得られた「データ出力」は、比較器５３において上記「データ入力」と比較される。両者が一致する場合はステップ２へ、一致しない場合はステップ３へ進む。
〜ステップ２〜
「データ入力」と「データ出力」とが一致した場合は、比較器５３から前述した一致信号が出力され、シフトレジスタ５２が紙面右側に１ビットシフトする。また同時にカウンタ５４の値が１インクリメントされる。このようにシフトレジスタ５２のシフト動作及びカウント値のインクリメントが実行された後は、先のステップ１に戻って書き込みシーケンスを継続する。
これにより、次のデータを隣のアドレスに書き込むことができる。
シフトレジスタ５２に格納したビット全てを書き込んだ場合には、書き込みシーケンスは終了する。
〜ステップ３〜
書き込みが失敗しているので、そのままの状態でステップ１に戻って書き込みシーケンスを継続する。
以上の書き込みシーケンスによって、書き込みが成功している限りは各記憶素子２に対して単一パルスによる書き込みが行われる。
一方、書き込みが失敗した場合には、同じ記憶素子２（アドレス）に同じデータを書き続ける。換言すれば、複数パルスによる書き込みが実行される。この場合も書き込みが成功すれば、それ以上の書き込み動作は発生しないので、記憶素子に余計なストレスを印加することがなく、静電破壊を効果的に抑制できる。
ここで、上記では、複数パルス書込を主眼として、１つのメモリブロック１と１つの書込制御部５１との１対の関係のみを説明したが、本実施の形態の記憶装置においては、次の図１０に示すように、これらメモリブロック１と書込制御部５１との対が複数並列に設けられることになる。
図１０においては、メモリブロック１としてメモリブロック１-1〜１-8の８つが設けられ、これに対応して書込制御部５１としても書込制御部５１-1〜５１-8の８つが設けられた構成を例示している。
図１０において、書込制御部５１-1〜５１-8は、書込開始時において同じ「アドレス」を受け取る。先の図９を参照して分かるように、「アドレス」のうちカラムアドレスについては、先頭アドレスのみが供給され、各書込制御部５１が対応するメモリブロック１における書込状況に応じて独立してカラムアドレスをインクリメントすることになる。
一方、「データ」については、各書込制御部５１に対してそれぞれ対応するものが入力される。
本例の場合、８個のメモリブロック１全体で書き込まれるべきデータビット数は８×８＝６４ビットとなる。各メモリブロック１ごとに書き込まれるべき８ビットのデータが、それぞれ対応する書込制御部５１に入力される。
書き込みシーケンスが開始されると、それぞれの書込制御部５１は独立して前述の書き込みシーケンスを実行する。
図１１は、書込制御部５１-1〜５１-8による書込動作を時系列上で模式的に示している。
横方向がサイクル、縦方向が各メモリブロック１（すなわち各書込制御部５１）を表す。
本例では、各書込制御部５１がそれぞれ対応する１つのメモリブロック１に８個のデータを書き込ませることとなるが、ここでは各メモリブロック１において一度だけ書き込みに失敗して、２回目の書き込み（２つ目の書込パルス）で成功すると仮定する。このとき残り７個のデータは１回の書き込みで成功すると仮定する。
また、同じサイクルにおいて書き込みに失敗するメモリブロック１は１つのみと仮定する。簡単のため、ｉ番目のメモリブロック１はｉ番目のデータ（サイクル）で書き込みに失敗すると仮定する。
本実施の形態では、それぞれの書込制御部５１がシフトレジスタ５２、比較器５３、カウンタ５４、及び加算部５５を備えて独立して動作する。そのため、１番目の書込制御部５１が１番目のデータを書く際に失敗し、次のサイクルでもう一度１番目のデータを書かなければならないとき、他の２〜８番目の書込制御部５１は、１番目のデータの書き込みに成功しているので、次のサイクルでは２番目のデータを書くことができる。以下、次々と８番目のデータまでの書き込みを行うと、図示するように本実施の形態では９サイクルで全データの書き込みが完了することとなる。
［3-2．従来構成から順当に考えられる構成との対比］

ここで、上記のようなメモリブロック１ごとの並列かつ独立した書込制御を行う本実施の形態の書込制御系の構成は、従来の単パルス書込の構成を踏襲した順当な構成を採る場合と比較で、書込対象とされる全メモリブロック１にデータを書き込むのに要する時間の短縮化が図られる。
前述のように従来では、１ビットのデータを単一パルスで記憶させることが前提とされていたので、各メモリブロック１に対しては、書き込むべきデータを１ビットずつ供給すれば足るものであった。
確認のため、図１２に従来の単パルス書込に対応する書込制御系の構成を示しておく。
なお、この図１２を始めとして以下で説明する図１３及び図１５では、図示の都合上、メモリブロック１の数は２であるとする。
図１２において、単パルス書込を行う従来の構成では、アドレス制御部１００と転送制御部１０１とが直接的に各メモリブロック１に対する「アドレス」の制御、「データ入力」の制御を行うことで、メモリブロック１におけるデータ記憶を実行させることとなる。
具体的に、アドレス制御部１００は、各メモリブロック１において或るローにおける各カラムが順次選択されるようにローアドレス及びカラムアドレスを制御する。
また転送制御部１０１は、外部より供給される各メモリブロック１に記憶されるべきデータを入力して、そのうちメモリブロック１-1側に記憶されるべきデータと、メモリブロック１-2側に記憶されるべきデータとをそれぞれ１ビットずつ図中「データ入力」としてそれぞれ対応するメモリブロック１に転送（出力）する。
これにより、各メモリブロック１の各記憶素子３に１ビットずつデータが記憶されていくことになる。
このように従来では、単パルスでの書込を前提としているので、アドレス制御部１００と転送制御部１０１とが各メモリブロック１に対して直接的且つ同期してアドレス制御、データ転送制御を行う構成が採られていた。
ここで、上記のように各メモリブロック１に対して直接的且つ同期してアドレス制御、データ転送制御を行う構成が採られていた従来の構成を考慮すると、当該従来の構成に基づいて、本実施の形態のようなベリファイ付き複数パルス書込を許容するシステムを実現しようとした場合には、各メモリブロック１に対する書込制御系として、次の図１３のような構成を採ることが順当に考えられる。
図１３において、この場合の書込制御系においては、図１２の従来の構成で用いられていたアドレス制御部１００に代えてアドレス制御部１００’が、また転送制御部１０１に代えて転送制御部１０１’がそれぞれ設けられる。
またこの場合は、１ビットごとのベリファイを行うための構成として、図中のベリファイ部１０３-1とベリファイ部１０３-2とが設けられる。
先の図９と比較して分かるように、各ベリファイ部１０３は、シフトレジスタ５２と加算部５５とが省略される以外は、本実施の形態の書込制御部５１と同様となる。この場合、ベリファイ部１０３-1及びベリファイ部１０３-2における各カウンタ５４の出力は、アドレス制御部１００’及び転送制御部１０１’に供給される。
ここで、カウンタ５４の出力は、ベリファイがＯＫとなったビット数、すなわち書込完了（成功）となったビット数を表す。アドレス制御部１００’は、各ベリファイ部１０３における各カウンタ５４の出力に基づいて、各メモリブロック１０１に与えるべきカラムアドレスの値の更新タイミングを制御する。具体的に、各カウンタ５４からの出力の双方が１インクリメントされるごとに、カラムアドレスの値を次のアドレス値に順次更新していく。
一方、転送制御部１０１’としても、各ベリファイ部１０３における各カウンタ５４の出力に基づいて、各メモリブロック１０１に与えるべきデータの転送制御を行う。具体的には、各カウンタ５４からの出力の双方がインクリメントされるごとに、各メモリブロック１に書き込まれるべき１ビットのデータの出力を順次行う。
なお、ここではメモリブロック１におけるメモリセル５がｐ＝８，ｑ＝１であることを前提としているので、この場合のアドレス制御部１００’は、１度与えたローアドレスの値は更新しないことになる。具体的にこの場合は、カウンタ５４の値が上限値ｐ−１（この場合は８−１＝７）となれば、各メモリブロック１への全データの書き込みが完了したことになるので、ローアドレスの更新は不要である。
なおもちろん、ｑ≧２とされる場合にはローアドレスの更新を行うこととなる。但し、この場合は転送制御部１０１’が各メモリブロック１へのデータの供給を同期して行う関係から、全てのカウンタ５４の値がｐ−１に達した時点で、ローアドレスの更新を行うこととなる。
このように従来の構成を踏襲した場合には、アドレス制御部１００’と転送制御部１０１’とが各メモリブロック１に対して直接的且つ同期してアドレス制御、データ転送制御を行う構成を採ることが順当となる。
図１４は、図１３に示した従来構成を踏襲した書込制御系におけるメモリブロック１ごとの書き込み動作を時系列上で模式的に示している。
なおこの図１４においても先の図１１と同様に、紙面横方向がサイクル、縦方向が各メモリブロックを表す。
また図１１との対比の意味で、図１４においてもｐ＝８，ｑ＝１とされた場合を例示している。
またこの場合も、同じサイクルにおいて書き込みに失敗するメモリブロック１は１つのみであり、簡単のため、ｉ番目のメモリブロック１はｉ番目のデータ（サイクル）で書き込みに失敗するものとしている。なおこの場合も書き込みに失敗する記憶素子２では２個目のパルスで書き込みに成功するものとしている。
この図１４を参照して分かるように、図１３に示した従来構成を踏襲した書込制御系とした場合には、並列書き込みする全てのデータが正しく書き込まれるまで、次のデータを書き込むことができない。例えば、１番目のメモリブロック１において１番目のデータを書く際に失敗し、次のサイクルでもう一度１番目のデータを書かなければならないとき、他の２〜８番目のメモリブロック１については、１番目のデータの書き込みに成功しているものの、次のサイクルでは書き込むべきデータが供給されないために、待ち状態となる。
図示するように、この場合において８×８＝６４ビットの全てのデータを書き込むのに必要なサイクル数は、１６サイクルとなってしまう。
先の図１１に示した通り、同一条件において本実施の形態の書込制御系で全データ書込に要するサイクル数は９である。
この点からも明らかなように、本実施の形態の書き込み制御部５１を備えることで、書き込み時間は大幅に短縮され、書込動作の高速化が図られる。
ここで確認のため、本実施の形態の記憶装置におけるアドレス制御部や転送制御部も含めた書込制御系の全体的な構成を図１５に示しておく。
この場合のアドレス制御部６０は、書込開始時において、各書込制御部５１に書込先頭アドレスを指示する。つまり、図１３に示したアドレス制御部１００’のように各カラムを順次選択させるようにカラムアドレスを制御するものではない。
また、この場合の転送制御部６１は、外部より供給される各メモリブロック１に記憶されるべきデータ（この図の場合ではｐ×ｑ×２＝８×１×２＝１６ビットなる）を入力して、そのうちメモリブロック１-1側に記憶されるべきデータ（８ビット）はメモリブロック１-1に、メモリブロック１-2側に記憶されるべきデータ（８ビット）はメモリブロック１-2にそれぞれ一括して転送する。すなわち、図１３に示した転送制御部１０１’のように、メモリブロック１ごとに１ビットずつデータを転送するものではない。
なお、ここでは各メモリブロック１においてｑ＝１であることを前提としたので、アドレス制御部６０は書込開始時にのみ書込制御部５１にアドレスを指示し、また転送制御部６１も書込開始時にのみ書込制御部５１にデータを転送するものとした。
しかしながら、実際においてｑ≧２とされる場合には、全てのメモリブロック１で１ロー分（１行分）の書込が完了するごとに、アドレス制御部６０がローアドレスを更新し、また転送制御部６１は新たな行に書き込むべきデータを書込制御部５１に転送することになる。
このようなｑ≧２の場合に対応した制御を実現するにあたっては、図中に点線で示したように、アドレス制御部６０と転送制御部６１とに対して各書込制御部５１からカウンタ５４の出力を供給するように構成しておく。そして、アドレス制御部６０が、全てのカウンタ５４の値がｐ−１（この場合は８−１＝７）となるごとにローアドレスを更新し、転送制御部６１が全てのカウンタ５４の値がｐ−１となるごとに各書込制御部５１に新たに書き込むべきｐビット分のデータを転送するように構成する。
例えばこのような構成とすることで、ｑ≧２とされる場合に対応して、各メモリブロック１内の全記憶素子２について実施の形態としてのベリファイ付き複数パルス書込が行われるようにすることができる。
＜４．変形例＞

以上、本発明の実施の形態について説明したが、本発明としてはこれまでで説明した具体例に限定されるべきものではない。
例えばこれまでの説明では、記憶素子２に関して、磁化固定層１５を記憶層１６より下層に形成する例を挙げたが、磁化固定層を記憶層１６より上層に形成した構成としてもよい。
また、これまでの説明では、磁化固定層１５を強磁性層２２，２４の２層によって構成する例を挙げたが、磁化固定層１５を構成する強磁性層の数は特に限定されない。
また、記憶層１６の下層にのみ磁化固定層１５を形成したが、別の磁化固定層を記憶層１６の上層にも形成し、２つの磁化固定層で記憶層１６を挟む構成とすることもできる。
なおこの場合、別の磁化固定層を構成する強磁性層のうち、記憶層１６に最も近い層の磁化の向きは、磁化固定層１５を構成する強磁性層２４の磁化の向きとは反対方向に固定されていることが望ましい。また、別の磁化固定層と記憶層１６を隔てる層は、トンネル絶縁層２５と同様に絶縁体であってもよいし、Ｒｕ，Ｔａ，Ｃｒ，Ｃｕ等の非磁性金属であってもよい。
また、これまでの説明では、書き込みに用いるパルス列は矩形状としたが、パルス形状は書き込みを行うことが可能なものであれば如何なるものであってもよい。例えば、パルスの立ち上がりや立ち下がり、もしくは両方で数ｎｓから数十ｎｓの時間を要してもよい。
また、複数パルス書込について、これまでの説明では、１パルスの印加ごとにベリファイを行う場合を例示したが、複数パルスの印加後にベリファイを行うという構成も採り得る。この場合は、書込電圧の更なる低減を図ることができる。
なお、例えばこのように複数パルスの印加ごとにベリファイを行う構成とした場合には、図４Ｂに示している各パルス列のパルス幅ｔ１−ｔ０とｔ３−ｔ２は記憶素子２の特性や求められるエラー率に応じて調整することができる。パルス幅が長くなるほど書き込みエラー率は減少し、破壊エラー率は増加する傾向にある。典型的には１０ｎｓ〜３００ｎｓ程度の範囲のパルス幅を用いることが望ましい。各パルス列のパルス幅は等しい幅に統一してもよいし、別々の幅に設定してもよい。
１ メモリブロック、２ 記憶素子、３ 選択用ＭＯＳトランジスタ、５ セルアレイ、６ ローでコーダ、７ カラムスイッチ、８ ＳＬライトドライバ、９ ＢＬライトドライバ、１０ センスアンプ、１１ 電圧制御部、１２ ビット線、１３ ソース線、１４ ワード線、１５ 磁化固定層、１６ 記憶層、１７ 接続プラグ、２０ 下地膜、２１ 反強磁性層、２２ 強磁性層、２３ 非磁性層、２４ 強磁性層、２５ トンネル絶縁層、２６ 強磁性層、２７ トップコート層、３０ シリコン基板、３１ ゲート、３２ 拡散層、３３ 拡散層、５１ 書込制御部、５２ シフトレジスタ、５３ 比較器、５４ カウンタ、５５ 加算部、６０ アドレス制御部、６１ 転送制御部

Claims (3)

  1. 磁性体の磁化状態により情報を記憶する記憶層と、前記記憶層に対して非磁性層を介して、磁化の向きが固定された磁化固定層とを有し、前記記憶層及び前記磁化固定層の積層方向に書込電流を流すための書込電圧が印加されることに応じて、前記記憶層の磁化の向きが変化して前記記憶層に前記情報を記憶する記憶素子を複数有すると共に、これら複数の記憶素子のうちの１つの記憶素子に選択的に入力情報に応じた前記書込電圧を印加することが可能に構成されたメモリブロックと、
    前記メモリブロックの各記憶素子に書き込まれるべき情報をシフトレジスタに格納し、
    当該シフトレジスタから１つの情報を前記メモリブロックに出力し、
    当該出力した情報の書込成否を判定し、
    書込失敗と判定した場合は前記メモリブロックに対して再度同一情報を出力し、書込成功と判定した場合は、前記メモリブロックにおいて書込可能状態とする前記記憶素子を選択するためのアドレス値を増加させかつ、前記シフトレジスタから次の情報を前記メモリブロックに出力する書込制御部と
    を複数対備える記憶装置。
  2. 個々の前記書込制御部に対して、対を為す前記メモリブロックの各記憶素子に書き込まれるべき情報を個別に与える転送制御部と、
    書込開始時に個々の前記書込制御部に対して書込の先頭アドレスを指示するアドレス制御部とをさらに備える
    請求項１に記載の記憶装置。
  3. 磁性体の磁化状態により情報を記憶する記憶層と、前記記憶層に対して非磁性層を介して、磁化の向きが固定された磁化固定層とを有し、前記記憶層及び前記磁化固定層の積層方向に書込電流を流すための書込電圧が印加されることに応じて、前記記憶層の磁化の向きが変化して前記記憶層に前記情報を記憶する記憶素子を複数有すると共に、これら複数の記憶素子のうちの１つの記憶素子に選択的に入力情報に応じた前記書込電圧を印加することが可能に構成されたメモリブロック
    を複数備えた記憶装置における書込制御方法であって、
    前記メモリブロックの各記憶素子に書き込まれるべき情報をシフトレジスタに格納し、
    当該シフトレジスタから１つの情報を前記メモリブロックに出力し、
    当該出力した情報の書込成否を判定し、
    書込失敗と判定した場合は前記メモリブロックに対して再度同一情報を出力し、書込成功と判定した場合は、前記メモリブロックにおいて書込可能状態とする前記記憶素子を選択するためのアドレス値を増加させかつ、前記シフトレジスタから次の情報を前記メモリブロックに出力する書込制御手順を、前記メモリブロックごとに行う
    書込制御方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106415380A (zh) * 2014-04-03 2017-02-15 日产化学工业株式会社 含有聚酰胺酸酯‑聚酰胺酸共聚物的液晶取向剂、以及使用了其的液晶取向膜
WO2021210475A1 (ja) * 2020-04-15 2021-10-21 ソニーセミコンダクタソリューションズ株式会社 半導体記憶装置

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5786341B2 (ja) * 2010-09-06 2015-09-30 ソニー株式会社 記憶素子、メモリ装置
JP5479656B1 (ja) * 2012-05-18 2014-04-23 独立行政法人科学技術振興機構 記憶回路
JP2015049918A (ja) * 2013-09-03 2015-03-16 マイクロン テクノロジー， インク． 書き込みパルス幅設定方法、データ書き込み方法及び半導体装置
US9298946B2 (en) 2013-09-09 2016-03-29 Qualcomm Incorporated Physically unclonable function based on breakdown voltage of metal-insulator-metal device
US9406368B2 (en) 2014-01-21 2016-08-02 International Business Machines Corporation Dynamic temperature adjustments in spin transfer torque magnetoresistive random-access memory (STT-MRAM)
US9418721B2 (en) * 2014-01-21 2016-08-16 International Business Machines Corporation Determining and storing bit error rate relationships in spin transfer torque magnetoresistive random-access memory (STT-MRAM)
US10115446B1 (en) 2015-04-21 2018-10-30 Spin Transfer Technologies, Inc. Spin transfer torque MRAM device with error buffer
US10163479B2 (en) 2015-08-14 2018-12-25 Spin Transfer Technologies, Inc. Method and apparatus for bipolar memory write-verify
US10437491B2 (en) 2016-09-27 2019-10-08 Spin Memory, Inc. Method of processing incomplete memory operations in a memory device during a power up sequence and a power down sequence using a dynamic redundancy register
US10818331B2 (en) 2016-09-27 2020-10-27 Spin Memory, Inc. Multi-chip module for MRAM devices with levels of dynamic redundancy registers
US10366774B2 (en) 2016-09-27 2019-07-30 Spin Memory, Inc. Device with dynamic redundancy registers
US10446210B2 (en) 2016-09-27 2019-10-15 Spin Memory, Inc. Memory instruction pipeline with a pre-read stage for a write operation for reducing power consumption in a memory device that uses dynamic redundancy registers
US10460781B2 (en) 2016-09-27 2019-10-29 Spin Memory, Inc. Memory device with a dual Y-multiplexer structure for performing two simultaneous operations on the same row of a memory bank
US10192601B2 (en) 2016-09-27 2019-01-29 Spin Transfer Technologies, Inc. Memory instruction pipeline with an additional write stage in a memory device that uses dynamic redundancy registers
US10437723B2 (en) 2016-09-27 2019-10-08 Spin Memory, Inc. Method of flushing the contents of a dynamic redundancy register to a secure storage area during a power down in a memory device
US10192602B2 (en) 2016-09-27 2019-01-29 Spin Transfer Technologies, Inc. Smart cache design to prevent overflow for a memory device with a dynamic redundancy register
US10628316B2 (en) 2016-09-27 2020-04-21 Spin Memory, Inc. Memory device with a plurality of memory banks where each memory bank is associated with a corresponding memory instruction pipeline and a dynamic redundancy register
US10546625B2 (en) 2016-09-27 2020-01-28 Spin Memory, Inc. Method of optimizing write voltage based on error buffer occupancy
US10360964B2 (en) 2016-09-27 2019-07-23 Spin Memory, Inc. Method of writing contents in memory during a power up sequence using a dynamic redundancy register in a memory device
US10529439B2 (en) 2017-10-24 2020-01-07 Spin Memory, Inc. On-the-fly bit failure detection and bit redundancy remapping techniques to correct for fixed bit defects
US10481976B2 (en) 2017-10-24 2019-11-19 Spin Memory, Inc. Forcing bits as bad to widen the window between the distributions of acceptable high and low resistive bits thereby lowering the margin and increasing the speed of the sense amplifiers
US10489245B2 (en) 2017-10-24 2019-11-26 Spin Memory, Inc. Forcing stuck bits, waterfall bits, shunt bits and low TMR bits to short during testing and using on-the-fly bit failure detection and bit redundancy remapping techniques to correct them
US10656994B2 (en) 2017-10-24 2020-05-19 Spin Memory, Inc. Over-voltage write operation of tunnel magnet-resistance (“TMR”) memory device and correcting failure bits therefrom by using on-the-fly bit failure detection and bit redundancy remapping techniques
US10395712B2 (en) 2017-12-28 2019-08-27 Spin Memory, Inc. Memory array with horizontal source line and sacrificial bitline per virtual source
US10891997B2 (en) 2017-12-28 2021-01-12 Spin Memory, Inc. Memory array with horizontal source line and a virtual source line
US10395711B2 (en) 2017-12-28 2019-08-27 Spin Memory, Inc. Perpendicular source and bit lines for an MRAM array
US10811594B2 (en) 2017-12-28 2020-10-20 Spin Memory, Inc. Process for hard mask development for MRAM pillar formation using photolithography
US10360962B1 (en) 2017-12-28 2019-07-23 Spin Memory, Inc. Memory array with individually trimmable sense amplifiers
US10424726B2 (en) 2017-12-28 2019-09-24 Spin Memory, Inc. Process for improving photoresist pillar adhesion during MRAM fabrication
US10840439B2 (en) 2017-12-29 2020-11-17 Spin Memory, Inc. Magnetic tunnel junction (MTJ) fabrication methods and systems
US10886330B2 (en) 2017-12-29 2021-01-05 Spin Memory, Inc. Memory device having overlapping magnetic tunnel junctions in compliance with a reference pitch
US10367139B2 (en) 2017-12-29 2019-07-30 Spin Memory, Inc. Methods of manufacturing magnetic tunnel junction devices
US10840436B2 (en) 2017-12-29 2020-11-17 Spin Memory, Inc. Perpendicular magnetic anisotropy interface tunnel junction devices and methods of manufacture
US10546624B2 (en) 2017-12-29 2020-01-28 Spin Memory, Inc. Multi-port random access memory
US10424723B2 (en) 2017-12-29 2019-09-24 Spin Memory, Inc. Magnetic tunnel junction devices including an optimization layer
US10784439B2 (en) 2017-12-29 2020-09-22 Spin Memory, Inc. Precessional spin current magnetic tunnel junction devices and methods of manufacture
US10438995B2 (en) 2018-01-08 2019-10-08 Spin Memory, Inc. Devices including magnetic tunnel junctions integrated with selectors
US10438996B2 (en) 2018-01-08 2019-10-08 Spin Memory, Inc. Methods of fabricating magnetic tunnel junctions integrated with selectors
CN111742367B (zh) * 2018-02-26 2024-07-16 索尼半导体解决方案公司 半导体存储装置和电子设备
US10446744B2 (en) 2018-03-08 2019-10-15 Spin Memory, Inc. Magnetic tunnel junction wafer adaptor used in magnetic annealing furnace and method of using the same
US10784437B2 (en) 2018-03-23 2020-09-22 Spin Memory, Inc. Three-dimensional arrays with MTJ devices including a free magnetic trench layer and a planar reference magnetic layer
US11107974B2 (en) 2018-03-23 2021-08-31 Spin Memory, Inc. Magnetic tunnel junction devices including a free magnetic trench layer and a planar reference magnetic layer
US20190296220A1 (en) 2018-03-23 2019-09-26 Spin Transfer Technologies, Inc. Magnetic Tunnel Junction Devices Including an Annular Free Magnetic Layer and a Planar Reference Magnetic Layer
US11107978B2 (en) 2018-03-23 2021-08-31 Spin Memory, Inc. Methods of manufacturing three-dimensional arrays with MTJ devices including a free magnetic trench layer and a planar reference magnetic layer
US10411185B1 (en) 2018-05-30 2019-09-10 Spin Memory, Inc. Process for creating a high density magnetic tunnel junction array test platform
US10593396B2 (en) 2018-07-06 2020-03-17 Spin Memory, Inc. Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations
US10600478B2 (en) 2018-07-06 2020-03-24 Spin Memory, Inc. Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations
US10692569B2 (en) 2018-07-06 2020-06-23 Spin Memory, Inc. Read-out techniques for multi-bit cells
US10559338B2 (en) 2018-07-06 2020-02-11 Spin Memory, Inc. Multi-bit cell read-out techniques
US10650875B2 (en) 2018-08-21 2020-05-12 Spin Memory, Inc. System for a wide temperature range nonvolatile memory
US10699761B2 (en) 2018-09-18 2020-06-30 Spin Memory, Inc. Word line decoder memory architecture
US10971680B2 (en) 2018-10-01 2021-04-06 Spin Memory, Inc. Multi terminal device stack formation methods
US11621293B2 (en) 2018-10-01 2023-04-04 Integrated Silicon Solution, (Cayman) Inc. Multi terminal device stack systems and methods
US11107979B2 (en) 2018-12-28 2021-08-31 Spin Memory, Inc. Patterned silicide structures and methods of manufacture

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101343597B1 (ko) * 2007-08-09 2013-12-20 삼성전자주식회사 낸드 플래시 메모리 장치 및 그것의 프로그램 방법
US7916528B2 (en) * 2009-03-30 2011-03-29 Seagate Technology Llc Predictive thermal preconditioning and timing control for non-volatile memory cells
US8228728B1 (en) * 2009-09-14 2012-07-24 Marvell International Ltd. Programming method for multi-level cell flash for minimizing inter-cell interference
TWI545587B (zh) * 2010-08-06 2016-08-11 半導體能源研究所股份有限公司 半導體裝置及驅動半導體裝置的方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106415380A (zh) * 2014-04-03 2017-02-15 日产化学工业株式会社 含有聚酰胺酸酯‑聚酰胺酸共聚物的液晶取向剂、以及使用了其的液晶取向膜
WO2021210475A1 (ja) * 2020-04-15 2021-10-21 ソニーセミコンダクタソリューションズ株式会社 半導体記憶装置

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Publication number Publication date
US20120155158A1 (en) 2012-06-21
CN102543156A (zh) 2012-07-04

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