JP7279012B2 - 半導体記憶装置及び電子機器 - Google Patents
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Description
1.概略構成
2.磁気トンネル接合素子の概要
3.比較例
3.1.比較例1
3.2.比較例2
4.技術的課題
5.技術的特長
5.1.構成
5.2.制御
5.3.データ異常の検出
5.4.変形例
5.5.補足
6.応用例
7.むすび
まず、図1を参照して、本開示の一実施形態に係る半導体記憶装置の概略的な機能構成の一例について説明する。図1は、本実施形態に係る半導体記憶装置の概略的な機能構成の一例を示したブロック図である。
続いて、本開示の一実施形態に係る半導体記憶装置に記憶素子として適用可能なMTJ素子について概要を説明する。例えば、図2は、MTJ素子の概要について説明するための説明図である。
続いて、本実施形態に係る半導体記憶装置の特徴をよりわかりやすくするために、記憶素子としてMTJ素子のような磁気抵抗効果素子を適用した半導体記憶装置の一例について比較例として説明する。
まず、比較例1に係る半導体記憶装置について概要を説明する。例えば、図3は、比較例1に係る半導体記憶装置の概略的な構成の一例について説明するための説明図であり、1のビットに相当するデータが記憶されるメモリセル近傍の電気的な接続関係の一例について概略的に示している。図3に示した比較例1に係る半導体記憶装置110は、1つのMOSトンランジスタと1つのMTJ素子とにより1つのメモリセルが構成されたもの(即ち、1T-1MTJ構成の半導体記憶装置)である。図3において、参照符号M111、M113、及びM115のそれぞれはMTJ素子を示している。また、参照符号T111、T113、及びT115のそれぞれは選択トランジスタを示している。なお、以降の説明では、MTJ素子M111、M113、及びM115を特に区別しない場合には、「MTJ素子M110」と称する場合がある。また、選択トランジスタT111、T113、及びT115を特に区別しない場合には、「選択トランジスタT110」と称する場合がある。
続いて、比較例2に係る半導体記憶装置について概要を説明する。例えば、図5は、比較例2に係る半導体記憶装置におけるメモリセルの概略的な構成の一例について説明するための説明図である。
続いて、本開示の一実施形態に係る半導体記憶装置の技術的課題について説明する。
以下に、本開示の一実施形態に係る半導体記憶装置の技術的特徴について説明する。
まず、図11を参照して、本開示の一実施形態に係る半導体記憶装置の構成の一例について、特に、1のビットに相当するデータが記憶されるメモリセルの構成に着目して説明する。図11は、本実施形態に係る半導体記憶装置の概略的な構成の一例について説明するための説明図であり、メモリセル近傍の電気的な接続関係の一例について概略的に示している。
続いて、本実施形態に係る半導体記憶装置の制御の一例について、特に、データの書き込み及びデータの読み出しそれぞれに係る制御に着目して説明する。
まず、図12及び図13を参照して、本実施形態に係る半導体記憶装置210における、データの書き込みに係る制御の一例について説明する。図12及び図13は、本実施形態に係る半導体記憶装置210の制御の一例について説明するための説明図であり、データの書き込み時におけるMTJ素子M210への電圧の印加に係る制御の一例を示している。なお、以降の説明では、便宜上、図12がメモリセルに対してHデータを書き込む場合の一例を示しており、図13がメモリセルに対してLデータを書き込む場合の一例を示しているものとする。また、図12及び図13では、図11に示す半導体記憶装置210のメモリセルを、所謂積層構造により実現する場合における概略的な構成の一例についてもあわせて示している。
続いて、図14を参照して、本実施形態に係る半導体記憶装置210における、データの読み出しに係る制御の一例について説明する。図14は、本実施形態に係る半導体記憶装置210の制御の一例について説明するための説明図であり、MTJ素子M210の状態に応じたデータの読み出しに係る制御の一例について示している。また、図14では、図11に示す半導体記憶装置210のメモリセルを、所謂積層構造により実現する場合における概略的な構成の一例についてもあわせて示している。
本実施形態に係る半導体記憶装置は、外部からの強力な磁界等の外的要因の影響により、メモリセルに保持されたデータ(換言すると、MTJ素子等の記憶素子に保持されたデータ)が意図せずまたは不正に書き換えられた場合に、読み出し信号のレベルに応じてデータの書き換えられたことを検出することが可能である。そこで、図15及び図16を参照して、外的要因によりデータが書き換えられた場合に、当該データが書き換えられたことを検出するための仕組みについて以下に説明する。図15及び図16は、本実施形態に係る半導体記憶装置において、外的要因によりデータが書き換えられたことを検出するための仕組みの一例について説明するための説明図である。
続いて、本実施形態に係る半導体記憶装置の変形例について説明する。
なお、上記では、本開示の一実施形態に係る半導体記憶装置の構成について、メモリセルの構成が2T-2MTJ構成の場合に着目して説明したが、必ずしも、当該半導体記憶装置の構成を限定するものではない。具体的な一例として、当該半導体記憶装置は、1つのメモリセルが3以上の記憶素子により構成されていてもよい。換言すると、当該半導体記憶装置が、nT-nMTJ構成(n≧2)のものであってもよい。なお、この場合には、当該半導体記憶装置は、各メモリセルへのデータの書き込み時に、当該メモリセルを構成する3以上の記憶素子のうち一部の記憶素子の状態が、他の記憶素子と異なる状態となるように制御することとなる。また、当該半導体記憶装置は、データの読み出し時においては、上記メモリセルを構成する3以上の記憶素子それぞれが同じ状態の場合には、当該メモリセルに保持されたデータが外的要因の影響により書き換えられたものと認識すればよい。また、上述した2T-2MTJ構成を有する回路群を複数関連付けることで1つのメモリセルを構成することも可能である。具体的な一例として、2T-2MTJ構成を有する2つの回路群を組み合わせることで、4T-4MTJ構成のメモリセルが実現されていてもよい。
続いて、本開示の一実施形態に係る半導体記憶装置の応用例として、当該半導体記憶装置を適用した電子機器の一例について説明する。
以上説明したように、本開示の一実施形態に係る半導体記憶装置は、それぞれが印可される電圧に応じて複数の状態のいずれかに遷移する複数の素子と、制御部と、判定部とを備える。制御部は、上記複数の素子に含まれる少なくとも2以上の素子を1のビットとして割り当て、上記ビットごとに、当該ビットに対応する上記2以上の素子それぞれへの電圧の印加を制御する。また、判定部は、上記ビットとして割り当てられた上記2以上の素子のうち一部の素子の状態が他の素子の状態と異なる場合に当該ビットが正常であると判定し、当該2以上の素子それぞれの状態が同じ場合に当該ビットが異常であると判定する。また、制御部は、上記ビットへのデータの書き込み時に、当該ビットに対応する上記2以上の素子のうちの一部の素子の状態が、他の素子とは異なる状態となるように制御してもよい。また、制御部は、異常と判定された前記ビットに対して、当該ビットに割り当てられていた前記2以上の素子とは異なる他の2以上の素子を割り当ててもよい。
(1)
それぞれが印可される電圧に応じて複数の状態のいずれかに遷移する複数の記憶素子と、
前記複数の記憶素子に含まれる少なくとも2以上の記憶素子を1のビットとして割り当て、前記ビットごとに、当該ビットに対応する前記2以上の記憶素子それぞれへの電圧の印加を制御する制御部と、
前記ビットとして割り当てられた前記2以上の記憶素子のうち一部の記憶素子の状態が他の記憶素子の状態と異なる場合に当該ビットが正常であると判定し、当該2以上の記憶素子それぞれの状態が同じ場合に当該ビットが異常であると判定する判定部と、
を備える、半導体記憶装置。
(2)
前記制御部は、異常と判定された前記ビットに対して、当該ビットに割り当てられていた前記2以上の記憶素子とは異なる他の2以上の記憶素子を割り当てる、前記(1)に記載の半導体記憶装置。
(3)
前記制御部は、前記ビットごとに設定されたソフトウェア上のアドレスに対して、前記2以上の記憶素子それぞれのハードウェア上のアドレスを関連付けることで、当該ビットに対して当該2以上の記憶素子を割り当てる、前記(2)に記載の半導体記憶装置。
(4)
前記制御部は、前記ビットへのデータの書き込み時に、当該ビットに対応する前記2以上の記憶素子のうちの一部の記憶素子の状態が、他の記憶素子とは異なる状態となるように制御する、前記(1)~(3)のいずれか一項に記載の半導体記憶装置。
(5)
前記記憶素子は、電圧が印可される方向に応じて互いに異なる状態に遷移する記憶素子であり、
前記制御部は、前記ビットへのデータの書き込み時に、当該ビットに対応する前記2以上の記憶素子のうちの少なくとも2つの記憶素子それぞれに対して互いに異なる方向に電圧が印可されるように制御する、
前記(1)~(4)のいずれか一項に記載の半導体記憶装置。
(6)
前記制御部は、
前記ビットへのデータの書き込み時には、当該ビットに対応する前記2以上の記憶素子のうちの前記少なくとも2つの記憶素子が並列に接続されるように制御し、
前記ビットからのデータの読み出し時には、当該ビットに対応する前記2以上の記憶素子のうちの前記少なくとも2つの記憶素子が直列に接続されるように制御する、
前記(5)に記載の半導体記憶装置。
(7)
前記制御部は、
前記複数の記憶素子に含まれる2つの記憶素子を前記ビットとして割り当て、
前記ビットへのデータの書き込み時には、当該ビットに対応する前記2つの記憶素子が並列に接続されるように制御し、
前記ビットからのデータの読み出し時には、当該ビットに対応する前記2つの記憶素子が直列に接続されるように制御する、
前記(6)に記載の半導体記憶装置。
(8)
前記記憶素子は、閾値よりも高い電圧が印可された場合に状態が遷移する記憶素子であり、
前記2つの記憶素子に共通に接続される第1の信号線と、
前記2つの記憶素子それぞれに個別に接続される2つの第2の信号線と、
を備え、
前記制御部は、
前記ビットへのデータの書き込み時には、前記2つの記憶素子それぞれに対して前記閾値よりも高い第1の電圧が印可されるように、前記第1の信号線と、2つの前記第2の信号線それぞれと、の間の電位差を制御し、
前記ビットからのデータの読み出し時には、前記2つの記憶素子それぞれに対して前記閾値よりも低い第2の電圧が印可されるように、2つの前記第2の信号線の間の電位差を制御し、
前記ビットからのデータの読み出し時には、前記第1の信号線の電位に応じた前記データが読み出される、
前記(7)に記載の半導体記憶装置。
(9)
前記2つの記憶素子それぞれに個別に接続された2つの選択トランジスタを備え、
前記選択トランジスタは、接続された前記記憶素子を介した、前記第1の信号線と前記第2の信号線との間の電気的な接続の有無を選択的に切り替える、
前記(8)に記載の半導体記憶装置。
(10)
前記制御部は、前記ビットに書き込むデータに応じて、前記第1の信号線と、2つの前記第2の信号線のそれぞれと、のうちの一方の電位が他方の電位よりも高くなるように制御し、
前記ビットからのデータの読み出し時には、前記第1の信号線の電位が、2つの前記第2の信号線それぞれの電位の間の中間の電位よりも高い場合と低い場合とで異なる前記データが読み出される、
前記(8)または(9)に記載の半導体記憶装置。
(11)
前記制御部は、
前記ビットへの第1のデータの書き込み時には、2つの前記第2の信号線のそれぞれの電位が基準電位となるように制御し、前記第1の信号線の電位が前記基準電位よりも高い電位となるように制御し、
前記ビットへの第2のデータの書き込み時には、前記第1の信号線の電位が前記基準電位となるように制御し、2つの前記第2の信号線のそれぞれの電位が前記基準電位よりも高い電位となるように制御し、
前記ビットからのデータの読み出し時には、
前記第1の信号線の電位が前記中間の電位よりも高い場合に前記第1のデータが読み出され、
前記第1の信号線の電位が前記中間の電位よりも低い場合に前記第2のデータが読み出される、
前記(10)に記載の半導体記憶装置。
(12)
前記制御部は、
前記ビットへの第1のデータの書き込み時には、前記第1の信号線の電位が基準電位となるように制御し、2つの前記第2の信号線のそれぞれの電位が前記基準電位よりも高い電位となるように制御し、
前記ビットへの第2のデータの書き込み時には、2つの前記第2の信号線のそれぞれの電位が前記基準電位となるように制御し、前記第1の信号線の電位が前記基準電位よりも高い電位となるように制御し、
前記ビットからのデータの読み出し時には、
前記第1の信号線の電位が前記中間の電位よりも低い場合に前記第1のデータが読み出され、
前記第1の信号線の電位が前記中間の電位よりも高い場合に前記第2のデータが読み出される、
前記(10)に記載の半導体記憶装置。
(13)
前記判定部は、前記第1の信号線の電位が前記中間の電位と略等しい場合には、当該第1の信号線が接続された前記2つの記憶素子が割り当てられた前記ビットが異常であると判定する、前記(10)~(12)のいずれか一項に記載の半導体記憶装置。
(14)
前記記憶素子は磁気トンネル結合素子である、前記(1)~(13)のいずれか一項に記載の半導体記憶装置。
(15)
半導体記憶装置を備え、
当該半導体記憶装置は、
それぞれが印可される電圧に応じて複数の状態のいずれかに遷移する複数の記憶素子と、
前記複数の記憶素子に含まれる少なくとも2以上の記憶素子を1のビットとして割り当て、前記ビットごとに、当該ビットに対応する前記2以上の記憶素子それぞれへの電圧の印加を制御する制御部と、
前記ビットとして割り当てられた前記2以上の記憶素子のうち一部の記憶素子の状態が他の記憶素子の状態と異なる場合に当該ビットが正常であると判定し、当該2以上の記憶素子それぞれの状態が同じ場合に当該ビットが異常であると判定する判定部と、
を備える、
電子機器。
101 記憶素子
103 素子アレイ
105 制御回路
107 読出回路
210 半導体記憶装置
M211~M216 MTJ素子
T211~T216 選択トランジスタ
L211~L217 信号線
Claims (14)
- それぞれが印可される電圧に応じて複数の状態のいずれかに遷移する複数の記憶素子と、
前記複数の記憶素子に含まれる少なくとも2以上の記憶素子を1のビットとして割り当て、前記ビットごとに、当該ビットに対応する前記2以上の記憶素子それぞれへの電圧の印加を制御する制御部と、
前記ビットとして割り当てられた前記2以上の記憶素子のうち一部の記憶素子の状態が他の記憶素子の状態と異なる場合に当該ビットが正常であると判定し、当該2以上の記憶素子それぞれの状態が同じ場合に当該ビットが異常であると判定する判定部と、
を備え、
前記制御部は、異常と判定された前記ビットに対して、当該ビットに割り当てられていた前記2以上の記憶素子とは異なる他の2以上の記憶素子を割り当てる、半導体記憶装置。 - 前記制御部は、前記ビットごとに設定されたソフトウェア上のアドレスに対して、前記2以上の記憶素子それぞれのハードウェア上のアドレスを関連付けることで、当該ビットに対して当該2以上の記憶素子を割り当てる、請求項1に記載の半導体記憶装置。
- 前記制御部は、前記ビットへのデータの書き込み時に、当該ビットに対応する前記2以上の記憶素子のうちの一部の記憶素子の状態が、他の記憶素子とは異なる状態となるように制御する、請求項1または2に記載の半導体記憶装置。
- 前記記憶素子は、電圧が印可される方向に応じて互いに異なる状態に遷移する記憶素子であり、
前記制御部は、前記ビットへのデータの書き込み時に、当該ビットに対応する前記2以上の記憶素子のうちの少なくとも2つの記憶素子それぞれに対して互いに異なる方向に電圧が印可されるように制御する、
請求項1から3のいずれか一項に記載の半導体記憶装置。 - 前記制御部は、
前記ビットへのデータの書き込み時には、当該ビットに対応する前記2以上の記憶素子のうちの前記少なくとも2つの記憶素子が並列に接続されるように制御し、
前記ビットからのデータの読み出し時には、当該ビットに対応する前記2以上の記憶素子のうちの前記少なくとも2つの記憶素子が直列に接続されるように制御する、
請求項4に記載の半導体記憶装置。 - 前記制御部は、
前記複数の記憶素子に含まれる2つの記憶素子を前記ビットとして割り当て、
前記ビットへのデータの書き込み時には、当該ビットに対応する前記2つの記憶素子が並列に接続されるように制御し、
前記ビットからのデータの読み出し時には、当該ビットに対応する前記2つの記憶素子が直列に接続されるように制御する、
請求項5に記載の半導体記憶装置。 - 前記記憶素子は、閾値よりも高い電圧が印可された場合に状態が遷移する記憶素子であり、
前記2つの記憶素子に共通に接続される第1の信号線と、
前記2つの記憶素子それぞれに個別に接続される2つの第2の信号線と、
を備え、
前記制御部は、
前記ビットへのデータの書き込み時には、前記2つの記憶素子それぞれに対して前記閾値よりも高い第1の電圧が印可されるように、前記第1の信号線と、2つの前記第2の信号線それぞれと、の間の電位差を制御し、
前記ビットからのデータの読み出し時には、前記2つの記憶素子それぞれに対して前記閾値よりも低い第2の電圧が印可されるように、2つの前記第2の信号線の間の電位差を制御し、
前記ビットからのデータの読み出し時には、前記第1の信号線の電位に応じた前記データが読み出される、
請求項6に記載の半導体記憶装置。 - 前記2つの記憶素子それぞれに個別に接続された2つの選択トランジスタを備え、
前記選択トランジスタは、接続された前記記憶素子を介した、前記第1の信号線と前記第2の信号線との間の電気的な接続の有無を選択的に切り替える、
請求項7に記載の半導体記憶装置。 - 前記制御部は、前記ビットに書き込むデータに応じて、前記第1の信号線と、2つの前記第2の信号線のそれぞれと、のうちの一方の電位が他方の電位よりも高くなるように制御し、
前記ビットからのデータの読み出し時には、前記第1の信号線の電位が、2つの前記第2の信号線それぞれの電位の間の中間の電位よりも高い場合と低い場合とで異なる前記データが読み出される、
請求項7または8に記載の半導体記憶装置。 - 前記制御部は、
前記ビットへの第1のデータの書き込み時には、2つの前記第2の信号線のそれぞれの電位が基準電位となるように制御し、前記第1の信号線の電位が前記基準電位よりも高い電位となるように制御し、
前記ビットへの第2のデータの書き込み時には、前記第1の信号線の電位が前記基準電位となるように制御し、2つの前記第2の信号線のそれぞれの電位が前記基準電位よりも高い電位となるように制御し、
前記ビットからのデータの読み出し時には、
前記第1の信号線の電位が前記中間の電位よりも高い場合に前記第1のデータが読み出され、
前記第1の信号線の電位が前記中間の電位よりも低い場合に前記第2のデータが読み出される、
請求項9に記載の半導体記憶装置。 - 前記制御部は、
前記ビットへの第1のデータの書き込み時には、前記第1の信号線の電位が基準電位となるように制御し、2つの前記第2の信号線のそれぞれの電位が前記基準電位よりも高い電位となるように制御し、
前記ビットへの第2のデータの書き込み時には、2つの前記第2の信号線のそれぞれの電位が前記基準電位となるように制御し、前記第1の信号線の電位が前記基準電位よりも高い電位となるように制御し、
前記ビットからのデータの読み出し時には、
前記第1の信号線の電位が前記中間の電位よりも低い場合に前記第1のデータが読み出され、
前記第1の信号線の電位が前記中間の電位よりも高い場合に前記第2のデータが読み出される、
請求項9に記載の半導体記憶装置。 - 前記判定部は、前記第1の信号線の電位が前記中間の電位と略等しい場合には、当該第1の信号線が接続された前記2つの記憶素子が割り当てられた前記ビットが異常であると判定する、請求項9から11のいずれか一項に記載の半導体記憶装置。
- 前記記憶素子は磁気トンネル結合素子である、請求項1から12のいずれか一項に記載の半導体記憶装置。
- 半導体記憶装置を備え、
当該半導体記憶装置は、
それぞれが印可される電圧に応じて複数の状態のいずれかに遷移する複数の記憶素子と、
前記複数の記憶素子に含まれる少なくとも2以上の記憶素子を1のビットとして割り当て、前記ビットごとに、当該ビットに対応する前記2以上の記憶素子それぞれへの電圧の印加を制御する制御部と、
前記ビットとして割り当てられた前記2以上の記憶素子のうち一部の記憶素子の状態が他の記憶素子の状態と異なる場合に当該ビットが正常であると判定し、当該2以上の記憶素子それぞれの状態が同じ場合に当該ビットが異常であると判定する判定部と、
を備え、
前記制御部は、異常と判定された前記ビットに対して、当該ビットに割り当てられていた前記2以上の記憶素子とは異なる他の2以上の記憶素子を割り当てる、
電子機器。
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