JP5237388B2

JP5237388B2 - 共有ソース線を備えたｍｒａｍデバイス

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Publication number: JP5237388B2
Application number: JP2010539889A
Authority: JP
Inventors: ヨン、セイ・スン; ジョン、チェン; パーク、ドンキュ; アブ−ラーマ、モハメド・エイチ．
Original assignee: Qualcomm Inc
Current assignee: Qualcomm Inc
Priority date: 2007-12-19
Filing date: 2008-12-19
Publication date: 2013-07-17
Anticipated expiration: 2028-12-19
Also published as: US7995378B2; EP2245630B1; KR101166982B1; EP2245630A1; JP2011508356A; WO2009079660A1; MX2010006978A; CN101925961B; US20090161413A1; CA2710332A1; CA2710332C; KR20100097743A; CN101925961A; RU2455711C2; RU2010129834A

Description

分野

Ｉ．分野
本開示は、一般に、共有ソース線(shared source line)を有する磁気抵抗ランダムアクセスメモリ(magnetoresistive random access memory)(ＭＲＡＭ)デバイスに関する。

関連技術

ＩＩ．関連技術の説明
従来の回転転送トルク磁気抵抗ランダムアクセスメモリ(spin transfer torque magnetoresistive random access memory)（ＳＴＴ−ＭＲＡＭ）のビットセルは、トランジスタと磁気トンネル接合(magnetic tunnel junction)（ＭＴＪ）構造を含む。基本ＭＴＪ構造は、トンネルバリア層を間にはさんでいる２つの磁気電極から成る。各磁気電極の磁気モーメント(magnetic moment)は、延長されたエレメントの長い軸(a long axis of an elongated element)に沿って方向づけられる(is oriented)。トンネルバリアのいずれかの側の上の２つの磁気層間の平行及び逆平行の磁気モーメント方向(parallel and anti-parallel magnetic moment orientation)は、バリアにわたって２つの異なる抵抗を生じさせ、２つのメモリステートを結果としてもたらす。磁気電極のうちの１つは、流された電流の密度および方向(an applied current density and direction)に基づいて、切り替えられることができる磁気モーメント方向(magnetic moment direction)を有する。他の磁気電極は、特定の方向に押さえ付けられる磁化(magnetization that is pinned to a particular direction)を有する。

メモリアレイにおける従来のＳＴＴ−ＭＲＡＭのビットセルは、列で配列されており、各列につき、個々のビット線(bit lines)とソース線(source lines)を備える。特定の列のビット線とソース線は、列の１つまたは複数のビットセルに、データ値を読み取り書き込むための双方向電流パス(bidirectional current path)を提供する。ワード線(word line)は、ビットセルの特定の行がデータ読み出し及び書き込みオペレーションのために選択されることを可能にするために、ビットセルの各行に結合される。

従来のＳＴＴ−ＭＲＡＭデバイスの１つの限定は、メモリアレイにおけるソース線構成によるビット線とソース線のスペーシング(bit line and source line spacing)を結果としてもたらす、低い配列密度(low array density)である。ＳＴＴ−ＭＲＡＭは、相補的なデータを書き込むために双方向電流を使用するので、他のメモリ技術において可能であるようには、ソース線は、アース(ground)に接続されることができず、また、全体のアレイにわたって共有されることもできない。代わりに、従来のＭＲＡＭメモリアレイは、列毎に１つのソース線を有しており、メモリアレイにおいて増大された数の高密度メタルライン(dense metal lines)に帰因する、他のメモリ技術と比較して、対応する増大されたエリアを有する。

III.概要
具体的な実施形態では、メモリデバイス(memory device)が開示されている。メモリデバイスは、第１のメモリセルと第２のメモリセルを含む。メモリデバイスは、第１のメモリセルに関連づけられた第１のビット線と、第２のメモリセルに関連づけられた第２のビット線と、を含む。メモリデバイスは、第１のメモリセルに、そして、第２のメモリセルに、結合される共有ソース線をさらに含む。

別の実施形態では、メモリデバイスは、第１の磁気トンネル接合（ＭＴＪ）デバイスと第１のトランジスタとを含んでいる第１のメモリセル、を含む。メモリデバイスはまた、第２のＭＴＪデバイスと第２のトランジスタとを含んでいる第２のメモリセル、を含む。メモリデバイスは、第１のトランジスタの第１のゲート端子に結合され、第２のトランジスタの第２のゲート端子に結合された、第１のコンダクタを含む。メモリデバイスは、第１のトランジスタの第１のソース端子に結合され、第２のトランジスタの第２のソース端子に結合された、第２のコンダクタをさらに含む。

別の実施形態では、メモリデバイスは、第１のＭＴＪデバイスと第２のＭＴＪデバイスを含む第１のメモリセル、を含む。メモリデバイスはまた、第３のＭＴＪデバイスと第４のＭＴＪデバイスを含む第２のメモリセル、を含む。メモリデバイスは、第１のメモリセルに関連づけられた第１のビット線と、第２のメモリセルに関連づけられた第２のビット線と、を含む。メモリデバイスは、第１のメモリセルに結合され、第２のメモリセルに結合された、ソース線をさらに含む。

別の実施形態では、メモリデバイスのマルチプルユニットに結合された、共有ソース線を使用する方法が開示されている。方法は、メモリデバイスのデータオペレーションの間に(during a data operation of the memory device)、ソース線に電流を流すこと(applying a current)を含む。ソース線は、メモリデバイスの、第１のデータストレージユニットに、そして、第２のデータストレージユニットに、結合される。

開示された実施形態によって提供される具体的な1つの利点は、縮小されたデバイスエリア(reduced device area)である。ＭＴＪメモリアレイのセルにアクセスするためにより少ないラインが必要とされており、したがって、より少ないデバイスエリアが、ライン間の分離のために留保される(reserved)。より少ないラインが必要とされるので、配列密度は増加されることができる。別の利点は、減らされた数のソース線による、簡略化されたソース線ルーティング(simplified source line routing)である。開示された実施形態のＭＲＡＭデバイスは、類似のＳＲＡＭデバイスよりも小さく、また、製造するのにコストがより小さい。さらに、開示された実施形態のＭＲＡＭデバイスは、類似のフラッシュメモリデバイスよりも速い。

本開示の他の態様、利益、および特徴は、下記のセクションで、図面の簡単な説明、詳細な説明、そして特許請求の範囲を含んでいる全体の出願を検討した後で、明らかとなるであろう。

図１は、共有ソース線を備えたＭＲＡＭデバイスの具体的な説明のための実施形態のブロック図である。図２は、共有ソース線を備えたＭＲＡＭデバイスの第２の説明のための実施形態の図である。図３は、共有ソース線を備えたＭＲＡＭデバイスの第３の説明のための実施形態の図である。図４は、メモリデバイスのマルチプルユニットに結合された共有ソース線を使用する方法の具体的な説明のための実施形態のフローチャートである。図５は、マルチプル磁気トンネル接合（ＭＴＪ）セルを含むメモリデバイス、を含んでいる通信デバイスのブロック図である。

詳細な説明

図１を参照すると、共有ソース線を備えたＭＲＡＭデバイスの具体的な説明のための実施形態のブロック図が図示されており、概して１００を指す。デバイス１００は、第１の代表的なメモリセル１０２と第２の代表的なメモリセル１０４を含む。第１のビット線（ＢＬ０）１１４は、第１のメモリセル１０２に結合される。第１のビット線１１４とは異なる第２のビット線１１６（ＢＬ１）は、第２のメモリセル１０４に結合される。共有ソース線（ＳＬ０）１１８は、第１のメモリセル１０２に、そして、第２のメモリセル１０４に、結合される。ワード線（ＷＬ０）１１６は、第１のメモリセル１０２及び第２のメモリセル１０４に結合される。

第１のメモリセル１０２は、第１のビット線１１４に結合された磁気トンネル接合（ＭＴＪ）デバイス１０６を含む。ＭＴＪデバイス１０６はまた、トランジスタのようなスイッチ１１０に結合される。スイッチ１１０は、ワード線１１６を介して受信された制御信号に応じて、ソース線１１８にＭＴＪデバイス１０６を選択的に結合するように構成される。

具体的な実施形態では、ＭＴＪデバイス１０６は、参照フィールドに対して平行あるいは逆平行の方向で、プログラム可能な磁界を保存するように適応された回転転送トルク（ＳＴＴ）デバイスである。磁界が平行であるときには、ＭＴＪデバイス１０６は、磁界が逆平行であるときよりも、より低い抵抗を示す。ＭＴＪデバイス１０６で保存されるデータ値（例、「０」あるいは「１」）は、磁界の平行または逆平行の状態に対応しており、そしてそれは、ＭＴＪデバイス１０６の結果として生じる抵抗によって決定されることができる。

第２のメモリセル１０４は、第２のビット線１１６に結合された磁気トンネル接合（ＭＴＪ）デバイス１０８を含む。ＭＴＪデバイス１０８もまた、トランジスタのようなスイッチ１１２に結合される。スイッチ１１２は、ワード線１１６を介して受信された制御信号に応じて、共有ソース線１１８に、ＭＴＪデバイス１０８を選択的に結合するように構成される。

具体的な実施形態では、ＭＴＪデバイス１０８は、参照フィールドに対して平行あるいは逆平行の方向でプログラム可能な磁界(magnetic field)を保存するように適応されたＳＴＴデバイスである。ＭＴＪデバイス１０８で保存されることができるデータ値（例えば「０」あるいは「１」）は、磁界の平行あるいは逆平行の状態に対応しており、そしてそれは、ＭＴＪデバイス１０８の結果として生じる抵抗によって決定されることができる。

オペレーションの間に、データは、関連のビット線１１４、１１６及び共通（すなわち共有）のソース線１１８を使用して、第１のメモリセル１０２あるいは第２のメモリセル１０４から読み取られる、あるいは、第１のメモリセル１０２あるいは第２のメモリセル１０４に書き込まれることができる。データは、選択されたメモリセル１０２あるいは１０４に関連づけられるそれぞれのビット線１１４あるいは１１６と、ソース線１１８との間の、電位差(potential difference)を適用することにより、読み取られることができる。電流がスイッチ１１０及び１１２を通じて流れることを可能にするために、制御信号はワード線１１６を介して送信されることができる。ソース線１１８を通じて、あるいは、関連づけられたビット線１１４あるいは１１６を通じて、結果として生じる電流は、選択されたメモリセル１０２あるいは１０４でデータ値を決定するために、基準電流(reference current)と比較されることができる。データはまた、選択されたメモリセル１０２あるいは１０４のそれぞれのＭＴＪデバイス１０６あるいは１０８のプログラマブル磁界の方向を変えるのに十分に大きい電流を流すことにより、選択されたメモリセル１０２あるいは１０４で保存されることができる。

第１のメモリセル１０２の読み出しオペレーションの間に、第１のビット線１１４は、第１の電圧を搬送し、第２のビット線１１６は、第２の電圧を搬送し、ソース線１１８は、第３の電圧を搬送する。第２のメモリセル１０４がソース線１１８に電流を導入することを防ぐために、第２のビット線１１６における第２の電圧は、ソース線１１８における第３の電圧と同じであってもよい。具体的な実施形態では、第２のビット線１１６とソース線１１８は、第２の電圧と第３の電圧との間の差異が第２のメモリセル１０４を妨げるのに十分に大きくないように、バイアスをかけられる。

代替の実施形態では、スイッチ１１０、１１２を独立して動作させるために、そして、メモリセル１０２、１０４でのデータオペレーションを選択的にアクティブな状態にするあるいは非アクティブな状態にするために、個別のワード線(図示されず)は、第１のメモリセル１０２と第２のメモリセル１０４とに結合されることができる。電流はソース線１１８に流されることができ、アクティブな状態にされたメモリセル１０２あるいは１０４の、ビット線１１４あるいは１１６における結果として生じる電圧は、アクティブな状態にされた（すなわち選択された）メモリセル１０２あるいは１０４で保存されたデータ値を決定するために、基準電圧と比較されることができる。

図２を参照すると、共有ソース線を備えたＭＲＡＭデバイスの第２の説明のための実施形態の図が図示されており、概して２００を指す。デバイス２００は、第１の代表的なメモリセル２０２と、第２の代表的なメモリセル２０４と、を含む。メモリセルが選択されており、メモリオペレーションは、例えば、代表的な第１のビット線（ＢＬ０）２０６、第２のビット線２０８（ＢＬ１）、ソース線（ＳＬ０）２１０、およびワード線（ＷＬ０）２１４のような様々なコンダクタで、信号を介して、実行される。第１のメモリセル２０２を含んでいるメモリセルの第１の列は、第２のメモリセル２０４を含んでいるメモリセルの第２の列と、ソース線２１０を共有する。代表的なマルチプレクサ２１２のような１つまたは複数のマルチプレクサは、ビット線とソース線に結合される。

第１のメモリセル２０２は、第１のビット線２０６に、そして、第１のトランジスタ２２２に、結合される第１の磁気トンネル接合（ＭＴＪ）デバイス２２０を含む。第２のメモリセル２０４は、第２のビット線２０８に、そして、第２のトランジスタ２３２に、結合される第２のＭＴＪデバイス２３０を含む。第１のトランジスタ２２２の第１のソース端子と第２のトランジスタ２３２の第２のソース端子は、それぞれ、ソース線２１０に結合される。第１のトランジスタ２２２の第１のゲート端子と第２のトランジスタ２３２の第２のゲート端子は、それぞれ、ワード線２１４に結合される。

読み出しあるいは書き込みのオペレーションは、第１のビット線２０６とソース線２１０に関連づけられた第１のメモリセル２０２のような、選択されたセルで実行されることができる。マルチプレクサ２１２は、回路（図示されず）を読み出す、あるいは、書き込むために、第１のビット線２０６とソース線２１０を接続する。第１のメモリセル２０２が第２のメモリセル２０４とソース線２１０を共有するので、読み出しオペレーションが実行されるとき、読み出し回路は、第２のメモリセル２０４での望ましくないオペレーションを防ぐために、ソース線２１０と同じ電圧レベルに第２のビット線２０８を結び付けることができる(may tie)。例えば、読み出し回路は、供給電圧に第１のビット線２０６を結合することができ、また、ワード線２１４にアクティベーション信号を送信する前にソース線２１０と第２のビット線２０８の両方を結合することができる。

第１のメモリセル２０２で読み出しオペレーションを実行するために、第１のビット線２０６は、読み出し電圧レベルでバイアスをかけられ、ソース線２１０と第２のビット線２０８は、異なる電圧レベルに結び付けられることができる。メモリセル２０２及び２０４を含んでいるメモリセルの対応する列をアクティブな状態にするために、コントロール電圧は、ワード線２１４に適用されることができる。第１のビット線２０６とソース線２１０との間の電圧差は、第１のビット線２０６、第１のＭＴＪデバイス２２０、第１のスイッチ２２２、およびソース線２１０を通じて、電流を流させる。電流は、「０」の値あるいは「１」の値が第１のメモリセル２０２で保存されるかどうかを決定するために、基準電流と比較されることができる。

第２のメモリセル２０４で読み出しオペレーションを実行するために、第１のビット線２０６は、ソース線２１０と実質的に同じ電圧レベルでバイアスをかけられることができ、第２のビット線２０８は、読み出し電圧レベルでバイアスをかけられることができる。第２のビット線２０８あるいはソース線２１０上の結果として生じる電流は、第２のメモリセル２０４で保存されるデータ値を決定するために、基準電流と比較されることができる。

書き込みオペレーションは、ワード線を介して行を選択し選択されたビット線に書き込み電流を流すことにより、実行されることができる。例えば、書き込みオペレーションは、ソース線２１０を介したリターンパスを用いて、ワード線２１４を選択し第１のビット線２０６に電流を流すことにより、第１のメモリセル２０２で実行されることができる。第１のビット線２０６とソース線２１０との間の電流の方向は、選択されたセル２０２に書き込まれたデータ値を決定する。ソース線２１０は、第１のメモリセルを含んでいるメモリセルの第１列２０６と、第２のメモリセルを含んでいるメモリセルの第２列２０８と、の両方において、読み出しオペレーションの間且つ書き込みオペレーションの間、アクティブである。

図３を参照すると、共有ソース線を備えたＭＲＡＭデバイスの第３の説明のための実施形態の図が図示されており、概して３００を指す。デバイス３００は、第１の代表的なメモリセル３０２と第２の代表的なメモリセル３０４のようなメモリセルのアレイ(an array of memory cells)を含む。第１のソース線（ＳＬ０）３０６、第１のビット線（ＢＬ１）３０８、および第２のビット線３１０（ＢＬ２）は、第１のメモリセル３０２に結合される。第２のソース線３１２（ＳＬ１）は、第１のメモリセル３０２に、そして、第２のメモリセル３０４に、結合される。第３のビット線（ＢＬ３）３１４、第４のビット線（ＢＬ４）３１６、および第３のソース線（ＳＬ２）３１８は、第２のメモリセル３０４に結合される。第１のメモリセル３０２と第２のメモリセル３０４は、それぞれ、ワード線（ＷＬ０）３２２に結合される。マルチプレクサ３２４は、アレイのマルチプルメモリセルに関連づけられたソース線とビット線に結合される。

第１のメモリセル３０２は、第１の磁気トンネル接合（ＭＴＪ）デバイス３３０と第２のＭＴＪデバイス３３２を含む。第１のトランジスタ３３４は、第１のＭＴＪデバイス３３０に結合され、第２のトランジスタ３３６は、第２のＭＴＪデバイス３３２に結合される。トランジスタ３３４とトランジスタ３３６のうちの少なくとも１つは、第２のソース線３１２に結合されており、そしてそれは、第２のメモリセル３０４と共有される。図示されているように、第１のソース線３０６は、第１のトランジスタ３３４に結合され、第２のソース線３１２は、第２のトランジスタ３３６に結合される。ワード線３２２は、第１のトランジスタ３３４と第２のトランジスタ３３６のそれぞれの制御端末に結合される。具体的な実施形態では、第１のメモリセル３０２は、補足的なデバイスセルとして動作し、第１のＭＴＪデバイス３３０と第２のＭＴＪデバイス３３２は、補足的なデータ値を保存する。

第２のメモリセル３０４は、第３のＭＴＪデバイス３４０と第４のＭＴＪデバイス３４２を含む。第３のトランジスタ３４４は、第３のＭＴＪデバイス３４０に結合され、第４のトランジスタ３４６は、第４のＭＴＪデバイス３４２に結合される。トランジスタ３４４及び３４６のうちの少なくとも１つは、第２のソース線３１２に結合されており、そしてそれは、第１のメモリセル３０４と共有される。図示されるように、第２のソース線３１２は、第３のトランジスタ３４４に結合され、第３のソース線３１８は、第４のトランジスタ３４６に結合される。ワード線３２２は、第３のトランジスタ３４４と第４のトランジスタ３４６のそれぞれの制御端末に結合される。具体的な実施形態では、第２のメモリセル３０４は、補足的なデバイスセルとして動作し、第３のＭＴＪデバイス３４０と第４のＭＴＪデバイス３４２は、補足的なデータ値を保存する。

具体的な実施形態では、読み出しオペレーションは、ワード線３２２を介して、メモリセルの第１行を選択することにより、第１のメモリセル３０２で実行されることができる。ワード線３２２に適用された制御信号は、ＭＴＪデバイス３３０、３３２、３４０、および３４２を含む、関連する列におけるＭＴＪデバイスのそれぞれを通じた電流パスを可能にする。マルチプレクサ３２４における読み出し回路（図示されず）は、第１のＭＴＪデバイス３３０で保存された第１のデータ値を読み出すために、第１のソース線３０６と第１のビット線３０８に、第１セットの読み出し信号を適用する。マルチプレクサ３２４の読み出し回路はまた、ＭＴＪデバイス３３２で保存された第２のデータ値を読み出すために、第２のソース線３１２に、そして、第２のビット線３１０に、第２セットの読み出し信号を適用する。

具体的な実施形態では、読み出し信号は、ビット線とソース線とにわたって適用される電圧差異を含むことができる。第２のメモリセル３０４が第１のメモリセル３０２と第２のソース線３１２を共有するので、少なくとも第３のビット線３１４は、第３のＭＴＪデバイス３４０を通じた第２のソース線３１２からの、あるいは、第２のソース線３１２への、追加の電流パスを防ぐために、第２のソース線３１２と同じ電圧に設定される。

具体的な実施形態では、読み出し回路は、第１のメモリセル３０２で保存されるデータ値を決定するために、第２のビット線３１０を通じた電流と、第１のビット線３０８を通じた電流と、を比較する。第１のメモリセル３０２において補足ＭＴＪデバイス３３０及び３３２を使用することは、比較のために基準電流あるいは電圧を生成することなく、保存されたデータ値が決定されることを可能にする。

具体的な実施形態では、書き込みオペレーションは、ＭＴＪデバイス３３０、３３２、３４０、及び３４２を含む、関連づけられた行におけるＭＴＪデバイスのそれぞれを通じて電流パスをイネーブルするために、ワード線３２２に制御信号を適用することによって第１のメモリセル３０２で実行されることができる。マルチプレクサ３２４での書き込み回路（図示されず）は、第１のＭＴＪデバイス３３０で第１のデータ値を書き込むために、第１のソース線３０６に、そして、第１のビット線３０８に、第１セットの書き込み信号を適用する。書き込み回路はまた、第２のＭＴＪデバイス３３２で補足的なデータ値を書き込むために、第２のソース線３１２に、そして、第２のビット線３１０に、第２セットの書き込み信号を適用する。少なくとも第３のビット線３１４は、第３のＭＴＪデバイス３４０を通じて、第２のソース線３１２からの、あるいは、第２のソース線３１２への追加の電流パスを防ぐために、第２のソース線３１２と同じ電圧に設定される。

図４を参照すると、メモリデバイスのマルチプルユニットを備えた共有ソース線を使用する方法の具体的な説明のための実施形態のフローチャートが図示されている。４０２で、具体的な実施形態では、第１の電圧は、メモリデバイスの第１のデータストレージユニットに結合された第１のビット線で設定され、第２の電圧は、メモリデバイスの第２のデータストレージユニットに結合された第２のビット線で設定される。説明のための実施形態では、第１及び第２のデータストレージユニットは、図１−３で図示されたデバイスのメモリセルであることができる。

４０４に移ると、電流は、メモリデバイスのデータオペレーションの間に、ソース線に流される。ソース線は、メモリデバイスの第１のデータストレージユニットに、そして、第２のデータストレージユニットに、結合される。電流は、電流ソースを介してソース線に供給されてもよく、あるいはメモリデバイスのソース線とビット線との間の電位差に応じて、ソース線で生成されてもよい。具体的な実施形態では、データオペレーションは、データに読み出しオペレーション、あるいは、データ書き込みオペレーションである。第１のデータストレージユニットおよび第２のデータストレージユニットの出力は、マルチプレクサに供給されることができる。

具体的な実施形態では、第１のデータストレージユニットは、単独の磁気トンネル接合（ＭＴＪ）デバイスを含んでいる第１のメモリセルである。別の具体的な実施形態では、第１のデータストレージユニットは、マルチプル補足ＭＴＪデバイスを含む組み合わせられたセルである。マルチプル補足ＭＴＪデバイスは、第１のデータアイテムを保存する第１のＭＴＪデバイスと、第２のデータアイテムを保存する第２のＭＴＪデバイスと、を含む。

図５は、マルチプル磁気トンネル接合（ＭＴＪ）セルを含むメモリデバイス、を含んでいる通信デバイス５００のブロック図である。通信デバイス５００は、ＭＴＪセル５３２のメモリアレイとＭＴＪセル５６４のキャッシュメモリとを含んでおり、それらは、デジタル信号プロセッサ（ＤＳＰ）５１０のようなプロセッサに結合される。通信デバイス５００はまた、ＤＳＰ５１０に結合される磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）デバイス５６６を含む。具体的な例では、ＭＴＪセル５３２のメモリアレイ、ＭＴＪセル５６４のキャッシュメモリ、およびＭＲＡＭデバイス５６６、のうちの１つまたは複数は、図１−４に関連して説明されているように、ＭＲＡＭアレイエリアを減らすためにソース線を共有するマルチプルＭＴＪセルを含むデバイスとしてインプリメントされる。

図５は、デジタル信号プロセッサ５１０に、そして、ディスプレイ５２８に、結合されたディスプレイコントローラ５２６を示す。符号化器／復号器（ＣＯＤＥＣ）５３４はまた、デジタル信号プロセサ５１０に結合されることができる。スピーカー５３６とマイクロホン５３８は、ＣＯＤＥＣ５３４に結合されることができる。

図５はまた、ワイヤレスコントローラ５４０は、デジタル信号プロセッサ５１０に、そして、ワイヤレスアンテナ５４２に、結合されることができるということを示す。具体的な実施形態では、入力デバイス５３０と電力供給(power supply)５４４は、オンチップシステム５２２に結合される。さらに、具体的な実施形態では、図５で図示されているように、ディスプレイ５２８、入力デバイス５３０、スピーカー５３６、マイクロホン５３８、ワイヤレスアンテナ５４２および電力供給５４４は、オンチップシステム５２２の外にある。しかしながら、それぞれは、インターフェースまたはコントローラのようなオンチップシステム５２２のコンポーネントに、結合されることができる。

当業者は、ここで開示されている実施形態に関連して説明されている、様々な説明のための、論理ブロック、構成、モジュール、回路、及びアルゴリズムのステップは、電子ハードウェア、コンピュータソフトウェア、あるいは両方の組み合わせとしてインプリメントされることができる、ということをさらに理解するであろう。このハードウェアとソフトウェアの互換性を明瞭に説明するために、様々な説明のためのコンポーネント、ブロック、構成、モジュール、回路、およびステップが、一般に、それらの機能性という観点から、上記で説明されてきた。そのような機能性が、ハードウェアあるいはソフトウェアとしてインプリメントされるかどうかは、特定のアプリケーションと全体のシステムに課された設計制約に依存する。熟練職人は、各特定のアプリケーションについての様々な方法で、説明された機能性をインプリメントすることができるが、そのようなインプリメンテーションの決定は、本開示の範囲からの逸脱を生じさせるものとして解釈されるべきでない。

ここで開示された実施形態に関連して説明されたアルゴリズムあるいは方法のステップは、ハードウェアにおいて、プロセッサによって実行されたソフトウェアモジュールにおいて、あるいはこれら２つの組み合わせにおいて、直接的に具現化されることができる。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＰＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、あるいは当技術分野において知られているストレージ媒体のいずれの他の形態、において存在する(reside)ことができる。例示的なストレージ媒体は、プロセッサがストレージ媒体から情報を読み取ることができ、またストレージ媒体に情報を書き込むことができるように、プロセッサに結合される。あるいは、ストレージ媒体は、プロセッサと一体化していてもよい。プロセッサとストレージ媒体は、ＡＳＩＣにおいて存在していてもよい。ＡＳＩＣは、コンピューティングデバイスあるいはユーザ端末に存在していてもよい。あるいは、プロセッサとストレージ媒体は、コンピューティングデバイスあるいはユーザ端末におけるディスクリートコンポーネントとして存在することができる。

開示された実施形態の以上の説明は、いずれの当業者も開示された実施形態を作り、使用することができるように提供されている。これらの実施形態に対する様々な修正は、当業者にとって容易に明らかであろう、そして、ここで定義された包括的な原理は、本開示の範囲または精神から逸脱することなく、他の実施形態に適用されることができる。したがって、本開示は、ここで示された実施形態に限定されるようには意図されてはおらず、特許請求の範囲によって定義されるような原理および新規な特徴に整合する最も広い範囲が与えられるべきである。
以下に、本願発明の当初の［特許請求の範囲］に記載された発明を付記する。
［１］
第１のメモリセルと、
第２のメモリセルと、
前記第１のメモリセルに関連づけられた第１のビット線と、
前記第２のメモリセルに関連づけられた第２のビット線と、
前記第１のメモリセルに結合され、前記第２のメモリセルに結合されたソース線と、
を備えている、メモリデバイス。
［２］
前記第１のメモリセル及び前記第２のメモリセルは、磁気トンネル接合（ＭＴＪ）デバイスを含む、［１］に記載のメモリデバイス。
［３］
前記第１のメモリセル及び前記第２のメモリセルのうちの少なくとも１つに結合されたワード線、をさらに備えている［１］に記載のメモリデバイス。
［４］
前記第１のメモリセルの読み出しの間に、前記第１のビット線が第１の電圧を搬送し、前記第２のビット線が第２の電圧を搬送し、そして前記ソース線が第３の電圧を搬送する、［１］に記載のメモリデバイス。
［５］
前記第２の電圧と前記第３の電圧は実質的に同じである、［４］に記載のメモリデバイス。
［６］
前記第２の電圧と前記第３の電圧との差異は、前記第２のメモリセルを妨げるのに十分ではない、［４］に記載のメモリデバイス。
［７］
前記第１のビット線は、前記第２のビット線とは別個である、［１］に記載のメモリデバイス。
［８］
第１の磁気トンネル接合（ＭＴＪ）デバイスと第１のトランジスタとを含む第１のメモリセルと、
第２の磁気トンネル接合（ＭＴＪ）デバイスと第２のトランジスタとを含む第２のメモリセルと、
前記第１のトランジスタの第１のゲート端子に結合され、前記第２のトランジスタの第２のゲート端子に結合された、第１のコンダクタと、
前記第１のトランジスタの第１のソース端子に結合され、前記第２のトランジスタの第２のソース端子に結合された、第２のコンダクタと、
を備えるメモリデバイス。
［９］
前記第１のＭＴＪデバイスに結合された第３のコンダクタと、
前記第２のＭＴＪデバイスに結合された第４のコンダクタと、
をさらに備える［８］に記載のメモリデバイス。
［１０］
前記第３のコンダクタは、第１のビット線であり、前記第４のコンダクタは、第２のビット線である、［９］に記載のメモリデバイス。
［１１］
前記第１のコンダクタは、ワード線である、［８］に記載のメモリデバイス。
［１２］
前記第２のコンダクタは、ソース線である、［１１］に記載のメモリデバイス。
［１３］
前記ソース線は、読み出しオペレーションの間及び書き込みオペレーションの間、アクティブである、［１２］に記載のメモリデバイス。
［１４］
第１の磁気トンネル接合（ＭＴＪ）デバイスと第２のＭＴＪデバイスとを含む第１のメモリセルと、
第３のＭＴＪデバイスと第４のＭＴＪデバイスとを含む第２のメモリセルと、
前記第１のメモリセルに関連づけられた第１のビット線と、
前記第２のメモリセルに関連づけられた第２のビット線と、
前記第１のメモリセルに結合され、前記第２のメモリセルに結合された、ソース線と、
を備えるメモリデバイス。
［１５］
前記第１のメモリセルは、前記第１のＭＴＪデバイスに結合された第１のトランジスタと前記第２のＭＴＪデバイスに結合された第２のトランジスタとを含んでおり、前記ソース線は、前記第１のトランジスタと前記第２のトランジスタのうちの少なくとも１つに結合されている、［１４］に記載のメモリデバイス。
［１６］
前記第２のメモリセルは、前記第３のＭＴＪデバイスに結合された第３のトランジスタと前記第４のＭＴＪデバイスに結合された第４のトランジスタとを含んでおり、前記ソース線は、前記第３のトランジスタと前記第４のトランジスタのうちの少なくとも１つに結合されている、［１５］に記載のメモリデバイス。
［１７］
前記第１のメモリセルと前記第２のメモリセルは、それぞれ、ワード線に結合されている、［１６］に記載のメモリデバイス。
［１８］
前記ワード線は、前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタ、のそれぞれの制御端末に結合されている、［１７］に記載のメモリデバイス。
［１９］
メモリデバイスのマルチプルユニットを備えた共有ソース線を使用する方法であって、
前記方法は、
前記メモリデバイスのデータオペレーションの間にソース線に電流を流すことと、
を備え、
前記ソース線は、前記メモリデバイスの、第１のデータストレージユニットに、そして、第２のデータストレージユニットに、結合されている、
方法。
［２０］
前記第１のデータストレージユニットは、第１の磁気トンネル接合（ＭＴＪ）デバイスを含んでいる第１のメモリセルである、［１９］に記載の方法。
［２１］
前記第１のデータストレージユニットは、マルチプル補足磁気トンネル接合（ＭＴＪ）デバイスを含む組み合わせられたセルであり、前記マルチプル補足ＭＴＪデバイスは、第１のデータアイテムを保存する第１のＭＴＪデバイスと第２のデータアイテムを保存する第２のＭＴＪデバイスとをそれぞれ含む、［１９］に記載の方法。
［２２］
前記第１のデータストレージユニット及び前記第２のデータストレージユニットの出力は、マルチプレクサに提供される、［１９］に記載の方法。
［２３］
前記データオペレーションは、データ読み出しオペレーションとデータ書き込みオペレーションのうちの１つである、［１９］に記載の方法。

Claims

第１のメモリセルと、
第２のメモリセルと、
前記第１のメモリセルに関連づけられた第１のビット線と、
前記第２のメモリセルに関連づけられた第２のビット線と、
前記第１のメモリセルに結合され、前記第２のメモリセルに結合されたソース線と、
を備え、
前記第１のメモリセルの読み出しの間に、前記第１のビット線が第１の電圧を搬送し、前記第２のビット線が第２の電圧を搬送し、前記ソース線が第３の電圧を搬送し、
前記第２の電圧と前記第３の電圧は実質的に同じである、
メモリデバイス。
前記第１のメモリセル及び前記第２のメモリセルは、磁気トンネル接合（ＭＴＪ）デバイスを含む、請求項１に記載のメモリデバイス。
前記第１のメモリセル及び前記第２のメモリセルのうちの少なくとも１つに結合されたワード線、をさらに備えている請求項１に記載のメモリデバイス。
前記第１のビット線は、前記第２のビット線とは別個である、請求項１に記載のメモリデバイス。
第１の磁気トンネル接合（ＭＴＪ）デバイスと第１のトランジスタとを含む第１のメモリセルと；
第２の磁気トンネル接合（ＭＴＪ）デバイスと第２のトランジスタとを含む第２のメモリセルと；
前記第１のトランジスタの第１のゲート端子に結合され、前記第２のトランジスタの第２のゲート端子に結合された、第１のコンダクタと、なお、前記第１のコンダクタは、ワード線である；
前記第１のトランジスタの第１のソース端子に結合され、前記第２のトランジスタの第２のソース端子に結合された、第２のコンダクタと、なお、前記第２のコンダクタは、ソース線である；
前記第１のＭＴＪデバイスに結合された第３のコンダクタと、なお、前記第３のコンダクタは、第１のビット線である；
前記第２のＭＴＪデバイスに結合された第４のコンダクタと、なお、前記第４のコンダクタは、第２のビット線である：
を備え、
前記第１のメモリセルの読み出しの間に、前記第１のビット線が第１の電圧を搬送し、前記第２のビット線が第２の電圧を搬送し、前記ソース線が第３の電圧を搬送し、
前記第２の電圧と前記第３の電圧は実質的に同じである、
メモリデバイス。
前記ソース線は、読み出しオペレーションの間及び書き込みオペレーションの間、アクティブである、請求項５に記載のメモリデバイス。
第１の磁気トンネル接合（ＭＴＪ）デバイスと第２のＭＴＪデバイスとを含む第１のメモリセルと、
第３のＭＴＪデバイスと第４のＭＴＪデバイスとを含む第２のメモリセルと、
前記第１のメモリセルに関連づけられた第１のビット線と、
前記第２のメモリセルに関連づけられた第２のビット線と、
前記第１のメモリセルに結合され、前記第２のメモリセルに結合された、ソース線と、
を備え、
前記第１のメモリセルの読み出しの間に、前記第１のビット線が第１の電圧を搬送し、前記第２のビット線が第２の電圧を搬送し、前記ソース線が第３の電圧を搬送し、
前記第２の電圧と前記第３の電圧は実質的に同じである、
メモリデバイス。
前記第１のメモリセルは、前記第１のＭＴＪデバイスに結合された第１のトランジスタと前記第２のＭＴＪデバイスに結合された第２のトランジスタとを含んでおり、前記ソース線は、前記第１のトランジスタと前記第２のトランジスタのうちの少なくとも１つに結合されている、請求項７に記載のメモリデバイス。
前記第２のメモリセルは、前記第３のＭＴＪデバイスに結合された第３のトランジスタと前記第４のＭＴＪデバイスに結合された第４のトランジスタとを含んでおり、前記ソース線は、前記第３のトランジスタと前記第４のトランジスタのうちの少なくとも１つに結合されている、請求項８に記載のメモリデバイス。
前記第１のメモリセルと前記第２のメモリセルは、それぞれ、ワード線に結合されている、請求項９に記載のメモリデバイス。
前記ワード線は、前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタ、のそれぞれの制御端末に結合されている、請求項１０に記載のメモリデバイス。