JP2002050173A - 不揮発性記憶装置 - Google Patents
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
- G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
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Abstract
(57)【要約】
【課題】 磁気抵抗素子で構成される不揮発性記憶装置
において、メモリセルである磁気抵抗素子の絶縁破壊を
なくすと共にもに、大容量のメモリセルを実現すること
を可能にした不揮発性記憶装置を提供する。 【解決手段】 第１の方向に延在する複数の行線と、第
１の方向と異なる第２の方向に延在する複数の列線とで
配線マトリクスが構成され、前記複数の行線と複数の列
線の交点にはメモリセルを有し、前記メモリセルを介し
て前記複数の行線と複数の列線は電気的に接続されてメ
モリセルアレイを構成し、前記メモリセルは、絶縁膜を
間に挟んだ２層の強磁性薄膜より構成され、前記複数の
行線と複数の列線の中から、それぞれ１本以上の行線と
１本以上の列線を選択的に選び出す手段を有し、前記選
び出された行線と列線には所定の電流を流し、前記選び
出された行線と列線を除く行線と列線には接地電位以外
の所定の電位を与える手段を有することを特長とする。
において、メモリセルである磁気抵抗素子の絶縁破壊を
なくすと共にもに、大容量のメモリセルを実現すること
を可能にした不揮発性記憶装置を提供する。 【解決手段】 第１の方向に延在する複数の行線と、第
１の方向と異なる第２の方向に延在する複数の列線とで
配線マトリクスが構成され、前記複数の行線と複数の列
線の交点にはメモリセルを有し、前記メモリセルを介し
て前記複数の行線と複数の列線は電気的に接続されてメ
モリセルアレイを構成し、前記メモリセルは、絶縁膜を
間に挟んだ２層の強磁性薄膜より構成され、前記複数の
行線と複数の列線の中から、それぞれ１本以上の行線と
１本以上の列線を選択的に選び出す手段を有し、前記選
び出された行線と列線には所定の電流を流し、前記選び
出された行線と列線を除く行線と列線には接地電位以外
の所定の電位を与える手段を有することを特長とする。
Description
【０００１】
【産業上の利用分野】本発明は、電気的に書換え可能な
不揮発性記憶装置に関し、特に、記憶素子が強磁性薄膜
よりなる磁気抵抗素子により構成される不揮発性記憶装
置に関する。
不揮発性記憶装置に関し、特に、記憶素子が強磁性薄膜
よりなる磁気抵抗素子により構成される不揮発性記憶装
置に関する。
【０００２】
【従来の技術】電気的に書換えの出来る不揮発性記憶装
置の内、強磁性薄膜より成る磁気抵抗素子を用いて記憶
素子を構成するものを高密度磁気メモリ（Ｍａｇｎｅｔ
ｉｃＲＡＭ：以下、ＭＲＡＭと略す）と称する。
置の内、強磁性薄膜より成る磁気抵抗素子を用いて記憶
素子を構成するものを高密度磁気メモリ（Ｍａｇｎｅｔ
ｉｃＲＡＭ：以下、ＭＲＡＭと略す）と称する。
【０００３】図３に、この種のメモリセルの構造及び動
作の一例を示す。
作の一例を示す。
【０００４】図３（ａ）に示す様に、メモリセルは、下
層配線層１１上の所定の表面に約２０ｎｍの強磁性膜よ
りなる磁化の固定層１２、約１．５ｎｍの絶縁膜１３、
さらに約２０ｎｍの強磁性膜よりなるデータ記憶層１４
を積層して形成し、データ記憶層１４上には上層配線１
５が形成される。
層配線層１１上の所定の表面に約２０ｎｍの強磁性膜よ
りなる磁化の固定層１２、約１．５ｎｍの絶縁膜１３、
さらに約２０ｎｍの強磁性膜よりなるデータ記憶層１４
を積層して形成し、データ記憶層１４上には上層配線１
５が形成される。
【０００５】図３（ｂ）には、図３（ａ）に示したメモ
リセルの読み出し動作を示す。
リセルの読み出し動作を示す。
【０００６】記憶動作は、固定層１２と呼ばれる強磁性
体の磁化の方向が固定された磁気薄膜と、データ記憶層
１４と呼ばれる記憶する情報によって強磁性体の磁化の
方向を変化させる薄膜と、これらに挟まれた絶縁層１３
のからなるメモリ装置において、下層配線１１と上層配
線１５の間を流れるトンネル電流の違いを検出すること
により行う。即ち、固定層１２とデータ記憶層１４の磁
化の方向が、互いに“平行（データ「０」にあた
る）”、“反平行（データ「１」にあたる）”では、絶
縁膜の抵抗値が１０％〜４０％変化するという“トンネ
ル磁気抵抗効果（ＴＭＲと略す）”を利用している。実
際には、外部磁場によってデータ記憶層１４の磁化の方
向を変化させることで２値の記憶を行う。
体の磁化の方向が固定された磁気薄膜と、データ記憶層
１４と呼ばれる記憶する情報によって強磁性体の磁化の
方向を変化させる薄膜と、これらに挟まれた絶縁層１３
のからなるメモリ装置において、下層配線１１と上層配
線１５の間を流れるトンネル電流の違いを検出すること
により行う。即ち、固定層１２とデータ記憶層１４の磁
化の方向が、互いに“平行（データ「０」にあた
る）”、“反平行（データ「１」にあたる）”では、絶
縁膜の抵抗値が１０％〜４０％変化するという“トンネ
ル磁気抵抗効果（ＴＭＲと略す）”を利用している。実
際には、外部磁場によってデータ記憶層１４の磁化の方
向を変化させることで２値の記憶を行う。
【０００７】このような状態が実現された場合、データ
の読み出しは、上層配線と下層配線間に所定の電位差を
与えることにより、下層配線から上層配線へ、固定層、
絶縁層、データ記憶層を貫通して、トンネル電流を流す
ことで、データの読み出しを行うことが出来る。即ち、
トンネル磁気抵抗効果により絶縁層を挟んだ二つの強磁
性層の磁化の方向が前述したような、平行かあるいは反
平行によって抵抗値が変化するため、その電流変化を検
出することで、記憶された情報を外部に取り出すことが
出来るのである。
の読み出しは、上層配線と下層配線間に所定の電位差を
与えることにより、下層配線から上層配線へ、固定層、
絶縁層、データ記憶層を貫通して、トンネル電流を流す
ことで、データの読み出しを行うことが出来る。即ち、
トンネル磁気抵抗効果により絶縁層を挟んだ二つの強磁
性層の磁化の方向が前述したような、平行かあるいは反
平行によって抵抗値が変化するため、その電流変化を検
出することで、記憶された情報を外部に取り出すことが
出来るのである。
【０００８】これは、いわゆるトンネル磁気抵抗効果
（ＴＭＲと略す）で、従来の巨大磁気抵抗効果（ＧＭＲ
と略す）よりも、記憶データの外部への引き出し電極の
形成において単純な構成になり、高密度のＭＲＡＭを形
成することができる点で有利である。
（ＴＭＲと略す）で、従来の巨大磁気抵抗効果（ＧＭＲ
と略す）よりも、記憶データの外部への引き出し電極の
形成において単純な構成になり、高密度のＭＲＡＭを形
成することができる点で有利である。
【０００９】図４（ａ）には、図３に示したメモリセル
をアレイ状に配置した実際のＭＲＡＭを示す。
をアレイ状に配置した実際のＭＲＡＭを示す。
【００１０】ワード線と呼ばれる下層配線が複数配置さ
れ、ワード線とは異なる方向にビット線と呼ばれる上層
配線が複数配置され、両者でマトリックスを形成する。
そして、これらのマトリックスの交点には、前述したメ
モリセルが配置される。所定の記憶を各メモリセルに対
して行った後、任意のセルは、所定のワード線とビット
線とを選択し、これらのワード線とビット線間のトンネ
ル電流を検出することで、記憶された情報を外部へ取り
出す。
れ、ワード線とは異なる方向にビット線と呼ばれる上層
配線が複数配置され、両者でマトリックスを形成する。
そして、これらのマトリックスの交点には、前述したメ
モリセルが配置される。所定の記憶を各メモリセルに対
して行った後、任意のセルは、所定のワード線とビット
線とを選択し、これらのワード線とビット線間のトンネ
ル電流を検出することで、記憶された情報を外部へ取り
出す。
【００１１】従来の、この種のメモリの一例としては、
例えば、特開２０００−８２７９１号公報がある。この
公報に記載された構成でも、下層配線と上層配線の間に
形成されたＭＴＪ（磁気トンネル接合）素子のトンネル
電流の変化を記憶情報として検出する。
例えば、特開２０００−８２７９１号公報がある。この
公報に記載された構成でも、下層配線と上層配線の間に
形成されたＭＴＪ（磁気トンネル接合）素子のトンネル
電流の変化を記憶情報として検出する。
【００１２】このように、ＴＭＲを用いたＭＲＡＭは、
通常２つの強磁性薄膜と、それらの強磁性薄膜によって
挟まれた絶縁膜よりなる少なくても３層より成る磁気抵
抗素子により構成され、外部磁場の大きさの変化によ
り、２つの強磁性薄膜の磁化の方向が平行か反平行かに
より、前記絶縁膜中のトンネル電気抵抗の違いで、
「１」及び「０」の２値の記憶を行う。
通常２つの強磁性薄膜と、それらの強磁性薄膜によって
挟まれた絶縁膜よりなる少なくても３層より成る磁気抵
抗素子により構成され、外部磁場の大きさの変化によ
り、２つの強磁性薄膜の磁化の方向が平行か反平行かに
より、前記絶縁膜中のトンネル電気抵抗の違いで、
「１」及び「０」の２値の記憶を行う。
【００１３】図４（ｂ）には、図３に示したメモリセル
をアレイ状に配置した実際のＭＲＡＭの書き込み動作を
示す。
をアレイ状に配置した実際のＭＲＡＭの書き込み動作を
示す。
【００１４】この従来のＭＲＡＭメモリセルでは、デー
タの書き込み時には、選択されたワード線（Ｗ１１２）
及びビット線（Ｂ１５２）に所定の電流（それぞれ、書
き込み電流Ｃ１、Ｃ２）を流すことにより、配線の周囲
に誘起された磁場（それぞれ、磁場Ｍ１、Ｍ２）と合成
磁場Ｍ１２とを利用して、メモリセル中のデータ記憶層
の磁区を一方向に揃えることにより実現する。
タの書き込み時には、選択されたワード線（Ｗ１１２）
及びビット線（Ｂ１５２）に所定の電流（それぞれ、書
き込み電流Ｃ１、Ｃ２）を流すことにより、配線の周囲
に誘起された磁場（それぞれ、磁場Ｍ１、Ｍ２）と合成
磁場Ｍ１２とを利用して、メモリセル中のデータ記憶層
の磁区を一方向に揃えることにより実現する。
【００１５】一方、それと反対の情報を記憶させるに
は、選択されたワード線（Ｗ１１２）及びビット線（Ｂ
１５２）のうちの一方、例えばビット線（Ｂ１５２）の
電流方向を前述された情報の書き込み時と反転させれ
ば、磁場Ｍ２の方向は１８０度変えることが出来る。そ
の結果、合成磁場Ｍ１２は９０度変化するため、メモリ
セル中のデータ記憶層の磁区を強制的に反転させること
が出来る。このように、外部磁場によって磁区の方向の
変化がない固定層の磁区の方向との関係で、“平行”、
“反平行”が実現される。
は、選択されたワード線（Ｗ１１２）及びビット線（Ｂ
１５２）のうちの一方、例えばビット線（Ｂ１５２）の
電流方向を前述された情報の書き込み時と反転させれ
ば、磁場Ｍ２の方向は１８０度変えることが出来る。そ
の結果、合成磁場Ｍ１２は９０度変化するため、メモリ
セル中のデータ記憶層の磁区を強制的に反転させること
が出来る。このように、外部磁場によって磁区の方向の
変化がない固定層の磁区の方向との関係で、“平行”、
“反平行”が実現される。
【００１６】この従来のＭＲＡＭメモリセルでは、デー
タの書き込み時に、選択されたワード線及びビット線に
所定の電流を流すことにより、配線の周囲に誘起された
磁場を利用してメモリセル中のデータ記憶層の磁区を強
制的に反転させるが、通常、磁区の反転に必要な磁場を
発生させるには、１０ｍＡ〜２０ｍＡの電流（書き込み
電流）が必要とされる。
タの書き込み時に、選択されたワード線及びビット線に
所定の電流を流すことにより、配線の周囲に誘起された
磁場を利用してメモリセル中のデータ記憶層の磁区を強
制的に反転させるが、通常、磁区の反転に必要な磁場を
発生させるには、１０ｍＡ〜２０ｍＡの電流（書き込み
電流）が必要とされる。
【００１７】一方、ＭＲＡＭを製造する際の半導体集積
回路技術において、ワード線やビット線に用いられる配
線材料としては、通常アルミ（Ａｌ）や銅（Ｃｕ）が用
いられることが多いが、それらの電気抵抗は、約１００
ｍΩ／□（Ａｌ）から約４０ｍΩ／□（Ｃｕ）程度の層
抵抗である。
回路技術において、ワード線やビット線に用いられる配
線材料としては、通常アルミ（Ａｌ）や銅（Ｃｕ）が用
いられることが多いが、それらの電気抵抗は、約１００
ｍΩ／□（Ａｌ）から約４０ｍΩ／□（Ｃｕ）程度の層
抵抗である。
【００１８】これらの材料を用いた場合、上述した書き
込み電流による配線中の電位降下は、銅（Ｃｕ）配線の
場合、以下の式で表され、４０ｍΩ／□×（１０ｍＡ〜
２０ｍＡ）×配線長比（配線長比は、配線長／配線幅）
であり、例えば、配線長比が２０００の場合、４０ｍΩ
／□×（１０ｍＡ〜２０ｍＡ）×２０００＝０．８〜
１．６Ｖとなる。
込み電流による配線中の電位降下は、銅（Ｃｕ）配線の
場合、以下の式で表され、４０ｍΩ／□×（１０ｍＡ〜
２０ｍＡ）×配線長比（配線長比は、配線長／配線幅）
であり、例えば、配線長比が２０００の場合、４０ｍΩ
／□×（１０ｍＡ〜２０ｍＡ）×２０００＝０．８〜
１．６Ｖとなる。
【００１９】これは、配線部（ワード線やビット線）の
両端部では、最大１．６Ｖの電位差が生じることを表し
ていて、例えば一方の端部が接地電位なら、その反対の
端部では１．６Ｖにしなければ、上述した書き込み電流
が流れないことを意味する。
両端部では、最大１．６Ｖの電位差が生じることを表し
ていて、例えば一方の端部が接地電位なら、その反対の
端部では１．６Ｖにしなければ、上述した書き込み電流
が流れないことを意味する。
【００２０】この場合に生じる問題を、図５を用いて説
明する。
明する。
【００２１】図５は、ＭＲＡＭのメモリセルアレイを模
式的に表現したものである。
式的に表現したものである。
【００２２】図５において、Ｗ１〜Ｗｍはアレイのワー
ド線を、Ｂ１〜Ｂｎはビット線を表す。また、Ｃ１１
は、第１のワード線（Ｗ１）と第１のビット線（Ｂ１）
の交点に設けられたメモリセル、同様にＣｍｎは、第ｍ
番目のワード線（Ｗｍ）と第ｎ番目のビット線（Ｂｎ）
の交点に設けられたメモリセルを表す。
ド線を、Ｂ１〜Ｂｎはビット線を表す。また、Ｃ１１
は、第１のワード線（Ｗ１）と第１のビット線（Ｂ１）
の交点に設けられたメモリセル、同様にＣｍｎは、第ｍ
番目のワード線（Ｗｍ）と第ｎ番目のビット線（Ｂｎ）
の交点に設けられたメモリセルを表す。
【００２３】Ｖｗ１１〜Ｖｗｍ１は、それぞれ第１のビ
ット線に沿った、メモリセルＣ１１〜Ｃｍ１のセルに接
続した位置での第１から第ｍ番目のワード線の電位を、
また、Ｖｂ１１〜Ｖｂ１ｎは、それぞれ第１のワード線
に沿った、メモリセルＣ１１〜Ｃ１ｎのセルに接続した
位置での第１から第ｎ番目のビット線の電位を表す。
ット線に沿った、メモリセルＣ１１〜Ｃｍ１のセルに接
続した位置での第１から第ｍ番目のワード線の電位を、
また、Ｖｂ１１〜Ｖｂ１ｎは、それぞれ第１のワード線
に沿った、メモリセルＣ１１〜Ｃ１ｎのセルに接続した
位置での第１から第ｎ番目のビット線の電位を表す。
【００２４】それぞれのメモリセルには、ビット線とワ
ード線の上記電位の差が印加され、例えば、第ｍ番目の
ワード線と第ｎ番目のビット線と交点のメモリセルＣｍ
ｎには、 Ｖｂｍｎ−Ｖｗｍｎ の電位差が印加される。
ード線の上記電位の差が印加され、例えば、第ｍ番目の
ワード線と第ｎ番目のビット線と交点のメモリセルＣｍ
ｎには、 Ｖｂｍｎ−Ｖｗｍｎ の電位差が印加される。
【００２５】書き込み時には、このような電位差が各セ
ルに印加されるが、従来は選択されたビット線とワード
線に、所定の電流を流す際、非選択のビット線とワード
線には接地電位を与えることが多かった。
ルに印加されるが、従来は選択されたビット線とワード
線に、所定の電流を流す際、非選択のビット線とワード
線には接地電位を与えることが多かった。
【００２６】しかし、前述した書き込み電流による、各
配線での電位降下に起因した電位分布を考慮すると、例
えば第１のワード線（Ｗ１）と第１のビット線（Ｂ１）
が選択され、その他のワード線とビット線が非選択の場
合、例えば選択ワード線に隣接し、非選択ビット線に接
続した非選択メモリセルＣ１２には、 Ｖｂ１２−Ｖｗ１２ が印加される。
配線での電位降下に起因した電位分布を考慮すると、例
えば第１のワード線（Ｗ１）と第１のビット線（Ｂ１）
が選択され、その他のワード線とビット線が非選択の場
合、例えば選択ワード線に隣接し、非選択ビット線に接
続した非選択メモリセルＣ１２には、 Ｖｂ１２−Ｖｗ１２ が印加される。
【００２７】このような場合、ワード線は選択されて約
１．６Ｖに近い電位になっているが、ビット線は非選択
で接地電位のため、メモリセルには前述したように、約
１．６Ｖの電位差が印加される。
１．６Ｖに近い電位になっているが、ビット線は非選択
で接地電位のため、メモリセルには前述したように、約
１．６Ｖの電位差が印加される。
【００２８】一方、図３（ａ）に示す様に、下層配線層
１１上の磁化の固定層１２とデータ記憶層１４の間に
は、約１．５ｎｍの絶縁膜１３が形成され、その絶縁耐
圧は、１．２Ｖ〜１．５Ｖ程度である。
１１上の磁化の固定層１２とデータ記憶層１４の間に
は、約１．５ｎｍの絶縁膜１３が形成され、その絶縁耐
圧は、１．２Ｖ〜１．５Ｖ程度である。
【００２９】従って、上述したように、データの書き込
み時に約１．６Ｖの電位差が印加されると、メモリセル
の絶縁耐圧を越え、絶縁破壊を起こす。
み時に約１．６Ｖの電位差が印加されると、メモリセル
の絶縁耐圧を越え、絶縁破壊を起こす。
【００３０】従来は、このような問題を避けるため、印
加電圧が絶縁耐圧を上回ることのないように、例えば、
配線抵抗に上限を設けて、メモリセルアレイの規模を制
限するなどの対策を採っていた。
加電圧が絶縁耐圧を上回ることのないように、例えば、
配線抵抗に上限を設けて、メモリセルアレイの規模を制
限するなどの対策を採っていた。
【００３１】しかし、ＭＲＡＭのメモリ容量が大きくな
るにつれて、メモリセルアレイの規模も大きくならざる
を得ず、この問題は次第に重要になってきた。
るにつれて、メモリセルアレイの規模も大きくならざる
を得ず、この問題は次第に重要になってきた。
【００３２】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、磁気抵抗素子で構
成される不揮発性記憶装置において、メモリセルである
磁気抵抗素子の絶縁破壊をなくすと共に、大容量のメモ
リセルを実現することを可能にした新規な不揮発性記憶
装置を提供するものである。
した従来技術の欠点を改良し、特に、磁気抵抗素子で構
成される不揮発性記憶装置において、メモリセルである
磁気抵抗素子の絶縁破壊をなくすと共に、大容量のメモ
リセルを実現することを可能にした新規な不揮発性記憶
装置を提供するものである。
【００３３】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。
【００３４】即ち、本発明に係わる不揮発性記憶装置の
第１態様は、第１の方向に延在する複数の行線と、第１
の方向と異なる第２の方向に延在する複数の列線とで配
線マトリクスが構成され、前記複数の行線と複数の列線
の交点にはメモリセルを有し、前記メモリセルを介して
前記複数の行線と複数の列線は電気的に接続されてメモ
リセルアレイを構成し、前記メモリセルは、絶縁膜を間
に挟んだ２層の強磁性薄膜より構成され、前記複数の行
線と複数の列線の中から、それぞれ１本以上の行線と１
本以上の列線を選択的に選び出す手段を有し、前記選び
出された行線と列線には所定の電流を流し、前記選び出
された行線と列線を除く行線と列線には接地電位以外の
所定の電位を与える手段を有することを特長とするもの
であり、叉、第２態様は、第１の方向に延在する複数の
行線と、第１の方向と異なる第２の方向に延在する複数
の列線とで配線マトリクスが構成され、前記複数の行線
と複数の列線の交点にはメモリセルを有し、前記メモリ
セルを介して前記複数の行線と複数の列線は電気的に接
続されてメモリセルアレイを構成し、前記メモリセル
は、絶縁膜を間に挟んだ２層の強磁性薄膜より構成さ
れ、前記複数の行線と複数の列線の中から、それぞれ１
本以上の行線と１本以上の列線を選択的に選び出す手段
を有し、前記選び出された行線と列線には所定の電流を
流し、前記選び出された行線と列線を除く行線と列線に
は、接地電位以上でかつ前記選び出された行線と列線に
実質的に印加される電圧を超えない範囲の所定の電位を
与える手段を有することを特徴とするものであり、叉、
第３態様は、第１の方向に延在する複数の行線と、第１
の方向と異なる第２の方向に延在する複数の列線とで配
線マトリクスが構成され、前記複数の行線と複数の列線
の交点にはメモリセルを有し、前記メモリセルを介して
前記複数の行線と複数の列線は電気的に接続されてメモ
リセルアレイを構成し、前記メモリセルは、絶縁膜を間
に挟んだ２層の強磁性薄膜より構成され、前記複数の行
線と複数の列線の中から、それぞれ１本以上の行線と１
本以上の列線を選択的に選び出す手段を有し、前記選び
出された行線と列線には所定の電流を流し、前記選び出
された行線と列線を除く行線と列線には、前記選び出さ
れた行線と列線のそれぞれの端部の電位の最高値を超え
ず、且つ、最低値を下まわらない範囲の所定の電位を与
える手段を有することを特徴とするものである。
第１態様は、第１の方向に延在する複数の行線と、第１
の方向と異なる第２の方向に延在する複数の列線とで配
線マトリクスが構成され、前記複数の行線と複数の列線
の交点にはメモリセルを有し、前記メモリセルを介して
前記複数の行線と複数の列線は電気的に接続されてメモ
リセルアレイを構成し、前記メモリセルは、絶縁膜を間
に挟んだ２層の強磁性薄膜より構成され、前記複数の行
線と複数の列線の中から、それぞれ１本以上の行線と１
本以上の列線を選択的に選び出す手段を有し、前記選び
出された行線と列線には所定の電流を流し、前記選び出
された行線と列線を除く行線と列線には接地電位以外の
所定の電位を与える手段を有することを特長とするもの
であり、叉、第２態様は、第１の方向に延在する複数の
行線と、第１の方向と異なる第２の方向に延在する複数
の列線とで配線マトリクスが構成され、前記複数の行線
と複数の列線の交点にはメモリセルを有し、前記メモリ
セルを介して前記複数の行線と複数の列線は電気的に接
続されてメモリセルアレイを構成し、前記メモリセル
は、絶縁膜を間に挟んだ２層の強磁性薄膜より構成さ
れ、前記複数の行線と複数の列線の中から、それぞれ１
本以上の行線と１本以上の列線を選択的に選び出す手段
を有し、前記選び出された行線と列線には所定の電流を
流し、前記選び出された行線と列線を除く行線と列線に
は、接地電位以上でかつ前記選び出された行線と列線に
実質的に印加される電圧を超えない範囲の所定の電位を
与える手段を有することを特徴とするものであり、叉、
第３態様は、第１の方向に延在する複数の行線と、第１
の方向と異なる第２の方向に延在する複数の列線とで配
線マトリクスが構成され、前記複数の行線と複数の列線
の交点にはメモリセルを有し、前記メモリセルを介して
前記複数の行線と複数の列線は電気的に接続されてメモ
リセルアレイを構成し、前記メモリセルは、絶縁膜を間
に挟んだ２層の強磁性薄膜より構成され、前記複数の行
線と複数の列線の中から、それぞれ１本以上の行線と１
本以上の列線を選択的に選び出す手段を有し、前記選び
出された行線と列線には所定の電流を流し、前記選び出
された行線と列線を除く行線と列線には、前記選び出さ
れた行線と列線のそれぞれの端部の電位の最高値を超え
ず、且つ、最低値を下まわらない範囲の所定の電位を与
える手段を有することを特徴とするものである。
【００３５】叉、第４態様は、前記メモリセルには、記
憶情報を記憶させる書き込み回路及び記憶情報を外部へ
引き出す読みだし回路が接続されていることを特徴とす
るものである。
憶情報を記憶させる書き込み回路及び記憶情報を外部へ
引き出す読みだし回路が接続されていることを特徴とす
るものである。
【００３６】叉、第５態様は、前記メモリセルは、前記
絶縁膜中を流れるトンネル電流の磁気抵抗効果（ＴＭ
Ｒ）を用いた素子であることを特徴とするものであり、
叉、第６態様は、前記選び出された行線と列線に流す所
定の電流は、書き込み電流であり、前記所定の電流を流
すことにより選び出された行線と列線の周囲には磁界が
誘起され、前記行線と列線の交点にあるメモリセルは、
前記誘起された磁界により「１」或いは「０」の２値の
記憶を行うことを特徴とするものであり、叉、第７態様
は、前記メモリセルは、第１および第２の強磁性薄膜
と、前記第１および第２の磁性薄膜によって挟まれた絶
縁膜よりなる少なくても３層膜の磁気抵抗素子により構
成され、前記メモリセルは、外部磁場の大きさの変化に
より、前記第１、第２の強磁性薄膜の磁化の方向が平
行、反平行に変化することによる前記絶縁膜中のトンネ
ル電気抵抗の違いで、「１」或いは「０」の２値の記憶
を行うことを特徴とするものである。
絶縁膜中を流れるトンネル電流の磁気抵抗効果（ＴＭ
Ｒ）を用いた素子であることを特徴とするものであり、
叉、第６態様は、前記選び出された行線と列線に流す所
定の電流は、書き込み電流であり、前記所定の電流を流
すことにより選び出された行線と列線の周囲には磁界が
誘起され、前記行線と列線の交点にあるメモリセルは、
前記誘起された磁界により「１」或いは「０」の２値の
記憶を行うことを特徴とするものであり、叉、第７態様
は、前記メモリセルは、第１および第２の強磁性薄膜
と、前記第１および第２の磁性薄膜によって挟まれた絶
縁膜よりなる少なくても３層膜の磁気抵抗素子により構
成され、前記メモリセルは、外部磁場の大きさの変化に
より、前記第１、第２の強磁性薄膜の磁化の方向が平
行、反平行に変化することによる前記絶縁膜中のトンネ
ル電気抵抗の違いで、「１」或いは「０」の２値の記憶
を行うことを特徴とするものである。
【００３７】
【発明の実施の形態】本発明に係わる不揮発性記憶装置
は、第１の方向に延在する複数の行線と、第１の方向と
異なる第２の方向に延在する複数の列線とで配線マトリ
クスが構成され、前記複数の行線と複数の列線の交点に
はメモリセルを有し、前記メモリセルを介して前記複数
の行線と複数の列線は電気的に接続されてメモリセルア
レイを構成し、前記メモリセルは、絶縁膜を間に挟んだ
２層の強磁性薄膜より構成され、前記複数の行線と複数
の列線の中から、それぞれ１本以上の行線と１本以上の
列線を選択的に選び出す手段を有し、前記選び出された
行線と列線には所定の電流を流し、前記選び出された行
線と列線を除く行線と列線には接地電位以外の所定の電
位を与える手段を有することを特長とするものである。
は、第１の方向に延在する複数の行線と、第１の方向と
異なる第２の方向に延在する複数の列線とで配線マトリ
クスが構成され、前記複数の行線と複数の列線の交点に
はメモリセルを有し、前記メモリセルを介して前記複数
の行線と複数の列線は電気的に接続されてメモリセルア
レイを構成し、前記メモリセルは、絶縁膜を間に挟んだ
２層の強磁性薄膜より構成され、前記複数の行線と複数
の列線の中から、それぞれ１本以上の行線と１本以上の
列線を選択的に選び出す手段を有し、前記選び出された
行線と列線には所定の電流を流し、前記選び出された行
線と列線を除く行線と列線には接地電位以外の所定の電
位を与える手段を有することを特長とするものである。
【００３８】
【実施例】（第１の実施例）以下に、本発明に係わる不
揮発性記憶装置の第１の実施例について、図を参照して
説明する。
揮発性記憶装置の第１の実施例について、図を参照して
説明する。
【００３９】図１は、本発明の第１の実施例を示したＭ
ＲＡＭセルアレイを示した図、図２は、本発明の不揮発
性記憶装置のブロック図である。
ＲＡＭセルアレイを示した図、図２は、本発明の不揮発
性記憶装置のブロック図である。
【００４０】図において、Ｗ１〜Ｗｍは、メモリアレイ
のワード線を、Ｂ１〜Ｂｎは、ビット線を表す。Ｃ１１
は、第１のワード線（Ｗ１）と第１のビット線（Ｂ１）
の交点に設けられたメモリセル、同様に、Ｃｍｎは、第
ｍ番目のワード線（Ｗｍ）と第ｎ番目のビット線（Ｂ
ｎ）の交点に設けられたメモリセルを表す。
のワード線を、Ｂ１〜Ｂｎは、ビット線を表す。Ｃ１１
は、第１のワード線（Ｗ１）と第１のビット線（Ｂ１）
の交点に設けられたメモリセル、同様に、Ｃｍｎは、第
ｍ番目のワード線（Ｗｍ）と第ｎ番目のビット線（Ｂ
ｎ）の交点に設けられたメモリセルを表す。
【００４１】Ｖｗ１１〜Ｖｗｍ１は、それぞれ第１のビ
ット線に沿った、Ｃ１１〜Ｃｍ１のセルに接続した位置
での第１から第ｍ番目のワード線の電位を、また、Ｖｂ
１１〜Ｖｂ１ｎは、それぞれ第１のワード線に沿った、
Ｃ１１〜Ｃ１ｎのセルに接続した位置での第１から第ｎ
番目のビット線の電位を表す。
ット線に沿った、Ｃ１１〜Ｃｍ１のセルに接続した位置
での第１から第ｍ番目のワード線の電位を、また、Ｖｂ
１１〜Ｖｂ１ｎは、それぞれ第１のワード線に沿った、
Ｃ１１〜Ｃ１ｎのセルに接続した位置での第１から第ｎ
番目のビット線の電位を表す。
【００４２】図４（ｂ）に示す場合と同様に、本発明の
ＭＲＡＭメモリセルでも、データの書き込み時には、選
択されたワード線（Ｗ１１２）及びビット線（Ｂ１５
２）に所定の電流（それぞれ、書き込み電流Ｃ１、Ｃ
２）を流すことにより、配線の周囲に誘起された磁場
（それぞれ、磁場Ｍ１、Ｍ２）と、合成磁場Ｍ１２とを
利用して、メモリセル中のデータ記憶層の磁区を一方向
に揃える。
ＭＲＡＭメモリセルでも、データの書き込み時には、選
択されたワード線（Ｗ１１２）及びビット線（Ｂ１５
２）に所定の電流（それぞれ、書き込み電流Ｃ１、Ｃ
２）を流すことにより、配線の周囲に誘起された磁場
（それぞれ、磁場Ｍ１、Ｍ２）と、合成磁場Ｍ１２とを
利用して、メモリセル中のデータ記憶層の磁区を一方向
に揃える。
【００４３】また、同じく上で述べた場合と反対の情報
を記憶させるには、選択されたワード線（Ｗ１１２）及
びビット線（Ｂ１５２）のうちの一方、例えばビット線
（Ｂ１５２）の電流方向を前述した情報の書き込み時と
は反転させれば、磁場Ｍ２の方向を１８０度変えること
が出来る。この場合、合成磁場Ｍ１２は９０度変化する
ため、メモリセル中のデータ記憶層の磁区を強制的に反
転させることが出来る。これにより、磁区の方向の変化
がない固定層の磁区の方向との関係から、“平行”、
“反平行”が実現される（図４（ｂ）参照）。
を記憶させるには、選択されたワード線（Ｗ１１２）及
びビット線（Ｂ１５２）のうちの一方、例えばビット線
（Ｂ１５２）の電流方向を前述した情報の書き込み時と
は反転させれば、磁場Ｍ２の方向を１８０度変えること
が出来る。この場合、合成磁場Ｍ１２は９０度変化する
ため、メモリセル中のデータ記憶層の磁区を強制的に反
転させることが出来る。これにより、磁区の方向の変化
がない固定層の磁区の方向との関係から、“平行”、
“反平行”が実現される（図４（ｂ）参照）。
【００４４】図１では、ワード線Ｗ１、ビット線Ｂ１が
選択されていて書き込みが行われている。選択されたワ
ード線（Ｗ１）を除く全てのワード線（Ｗ２〜Ｗｍ）と
選択されたビット線（Ｂ１）を除く全てのビット線（Ｂ
２〜Ｂｎ）は非選択である。
選択されていて書き込みが行われている。選択されたワ
ード線（Ｗ１）を除く全てのワード線（Ｗ２〜Ｗｍ）と
選択されたビット線（Ｂ１）を除く全てのビット線（Ｂ
２〜Ｂｎ）は非選択である。
【００４５】また、書き込み電流は、ワード線（Ｗ１）
においては、メモリセルＣ１１の位置からＣ１ｎの方向
へ、ビット線（Ｂ１）においては、メモリセルＣ１１の
位置からＣｍ１の方向へ流れるとする。従って、書き込
み電流に起因した電位降下による電位分布は、ワード
線、ビット線それぞれにおいて、メモリセルＣ１１の位
置からＣ１ｎの方向へ、メモリセルＣ１１の位置からＣ
ｍ１の方向に向かって低下すｒことになる。
においては、メモリセルＣ１１の位置からＣ１ｎの方向
へ、ビット線（Ｂ１）においては、メモリセルＣ１１の
位置からＣｍ１の方向へ流れるとする。従って、書き込
み電流に起因した電位降下による電位分布は、ワード
線、ビット線それぞれにおいて、メモリセルＣ１１の位
置からＣ１ｎの方向へ、メモリセルＣ１１の位置からＣ
ｍ１の方向に向かって低下すｒことになる。
【００４６】本発明の不揮発性記憶装置は、書き込み動
作中において、選択されたワード線（図１のＷ１）を除
く全てのワード線（図１のＷ２〜Ｗｍ）は、接地電位で
なく、Ｖｗｉとし、更に、選択されたビット線（図１の
Ｂ１）を除く全てのビット線（図１のＢ２〜Ｂｎ）は、
接地電位でなく、Ｖｂｉとするように電位を印加する。
作中において、選択されたワード線（図１のＷ１）を除
く全てのワード線（図１のＷ２〜Ｗｍ）は、接地電位で
なく、Ｖｗｉとし、更に、選択されたビット線（図１の
Ｂ１）を除く全てのビット線（図１のＢ２〜Ｂｎ）は、
接地電位でなく、Ｖｂｉとするように電位を印加する。
【００４７】非選択ワード線の電位Ｖｗｉは、Ｖｗ１ｎ
＜Ｖｗ１１の基で （１） Ｖｗ１ｎ＜Ｖｗｉ＜Ｖｗ１１ 又、非選択ビット線の所定の電位Ｖｂｉは、Ｖｂｍ１＜
Ｖｂ１１の基で （２） Ｖｂｍ１＜Ｖｂｉ＜Ｖｂ１１ さらに、Ｖｗｉ、Ｖｂｉとしては、 （３）Ｖｗ１１−Ｖｗｉ、Ｖｗｉ−Ｖｗ１ｎの大きい方
がメモリセルの絶縁耐圧を超えないように、また、 （４）Ｖｂ１１−Ｖｂｉ、Ｖｂｉ−Ｖｂｍ１の大きい方
がメモリセルの絶縁耐圧を超えない値に設定する。
＜Ｖｗ１１の基で （１） Ｖｗ１ｎ＜Ｖｗｉ＜Ｖｗ１１ 又、非選択ビット線の所定の電位Ｖｂｉは、Ｖｂｍ１＜
Ｖｂ１１の基で （２） Ｖｂｍ１＜Ｖｂｉ＜Ｖｂ１１ さらに、Ｖｗｉ、Ｖｂｉとしては、 （３）Ｖｗ１１−Ｖｗｉ、Ｖｗｉ−Ｖｗ１ｎの大きい方
がメモリセルの絶縁耐圧を超えないように、また、 （４）Ｖｂ１１−Ｖｂｉ、Ｖｂｉ−Ｖｂｍ１の大きい方
がメモリセルの絶縁耐圧を超えない値に設定する。
【００４８】このような方法を、例えば、銅（Ｃｕ）配
線を用いて、従来例で用いた例について適用すると、ワ
ード線、ビット線共に配線長比が２０００の場合の、４
０ｍΩ／□×２０ｍＡ×２０００＝１．６Ｖにおいて、
上述した（１）〜（４）を考慮して、Ｖｗｉ、Ｖｂｉと
して、どちらも仮に０．８Ｖを設定すれば、メモリセル
に印加される最大電圧は、１.６Ｖ−０．８Ｖ＝０．８
Ｖとなり、メモリセルの絶縁耐圧１．２Ｖ〜１．５Ｖを
超えることなく、配線長比２０００のメモリセルアレイ
を実現することが出来る。 （第２の実施例）次に、本発明の第２の実施例について
説明する。
線を用いて、従来例で用いた例について適用すると、ワ
ード線、ビット線共に配線長比が２０００の場合の、４
０ｍΩ／□×２０ｍＡ×２０００＝１．６Ｖにおいて、
上述した（１）〜（４）を考慮して、Ｖｗｉ、Ｖｂｉと
して、どちらも仮に０．８Ｖを設定すれば、メモリセル
に印加される最大電圧は、１.６Ｖ−０．８Ｖ＝０．８
Ｖとなり、メモリセルの絶縁耐圧１．２Ｖ〜１．５Ｖを
超えることなく、配線長比２０００のメモリセルアレイ
を実現することが出来る。 （第２の実施例）次に、本発明の第２の実施例について
説明する。
【００４９】上述した本発明の実施例においては、ワー
ド線、ビット線方向の配線長比がほぼ同様な値を示す場
合を例に挙げた。この場合、非選択ワード線の電位Ｖｗ
ｉと非選択ビット線の所定の電位Ｖｂｉとを、同じ値に
設定することが出来る。しかし、メモリセルの構造が、
ワード線方向とビット線方向で長さが異なる場合や、メ
モリセルアレイの構成がワード線方向とビット線方向で
長さが異なる場合には、メモリセルアレイのワード線方
向とビット線方向で配線長比が大きく異なる場合もあ
る。
ド線、ビット線方向の配線長比がほぼ同様な値を示す場
合を例に挙げた。この場合、非選択ワード線の電位Ｖｗ
ｉと非選択ビット線の所定の電位Ｖｂｉとを、同じ値に
設定することが出来る。しかし、メモリセルの構造が、
ワード線方向とビット線方向で長さが異なる場合や、メ
モリセルアレイの構成がワード線方向とビット線方向で
長さが異なる場合には、メモリセルアレイのワード線方
向とビット線方向で配線長比が大きく異なる場合もあ
る。
【００５０】この場合、非選択ワード線の電位Ｖｗｉと
非選択ビット線の所定の電位Ｖｂｉとを、独立して設定
することもできる。
非選択ビット線の所定の電位Ｖｂｉとを、独立して設定
することもできる。
【００５１】第２の実施例では、独立に非選択ワード線
の所定の電位Ｖｗｉと非選択ビット線の電位Ｖｂｉとを
設定するため、第１の実施例と比較して、メモリセルア
レイに印加する電位の種類が増え、制御する回路が複雑
になるという欠点はあるが、様々な構成のメモリセルア
レイに対応出来るという利点がある。
の所定の電位Ｖｗｉと非選択ビット線の電位Ｖｂｉとを
設定するため、第１の実施例と比較して、メモリセルア
レイに印加する電位の種類が増え、制御する回路が複雑
になるという欠点はあるが、様々な構成のメモリセルア
レイに対応出来るという利点がある。
【００５２】このように、本発明に係わる不揮発性記憶
装置１００は、第１の方向に延在する複数の行線と、第
１の方向と異なる第２の方向に延在する複数の列線とで
配線マトリクスが構成され、前記複数の行線と複数の列
線の交点にはメモリセルを有し、前記メモリセルを介し
て前記複数の行線と複数の列線は電気的に接続されてメ
モリセルアレイ２０を構成し、前記メモリセルは、絶縁
膜を間に挟んだ２層の強磁性薄膜より構成され、前記複
数の行線と複数の列線の中から、それぞれ１本以上の行
線と１本以上の列線を選択的に選び出す手段２１、２２
を有し、前記選び出された行線と列線には所定の電流を
流し、前記選び出された行線と列線を除く行線と列線に
は接地電位以外の所定の電位を与える手段２３、２４を
有することを特長とするものである。
装置１００は、第１の方向に延在する複数の行線と、第
１の方向と異なる第２の方向に延在する複数の列線とで
配線マトリクスが構成され、前記複数の行線と複数の列
線の交点にはメモリセルを有し、前記メモリセルを介し
て前記複数の行線と複数の列線は電気的に接続されてメ
モリセルアレイ２０を構成し、前記メモリセルは、絶縁
膜を間に挟んだ２層の強磁性薄膜より構成され、前記複
数の行線と複数の列線の中から、それぞれ１本以上の行
線と１本以上の列線を選択的に選び出す手段２１、２２
を有し、前記選び出された行線と列線には所定の電流を
流し、前記選び出された行線と列線を除く行線と列線に
は接地電位以外の所定の電位を与える手段２３、２４を
有することを特長とするものである。
【００５３】又、第１の方向に延在する複数の行線と、
第１の方向と異なる第２の方向に延在する複数の列線と
で配線マトリクスが構成され、前記複数の行線と複数の
列線の交点にはメモリセルを有し、前記メモリセルを介
して前記複数の行線と複数の列線は電気的に接続されて
メモリセルアレイ２０を構成し、前記メモリセルは、絶
縁膜を間に挟んだ２層の強磁性薄膜より構成され、前記
複数の行線と複数の列線の中から、それぞれ１本以上の
行線と１本以上の列線を選択的に選び出す手段２１、２
２を有し、前記選び出された行線と列線には所定の電流
を流し、前記選び出された行線と列線を除く行線と列線
には、接地電位以上でかつ前記選び出された行線と列線
に実質的に印加される電圧を超えない範囲の所定の電位
を与える手段２３、２４を有することを特徴とするもの
である。
第１の方向と異なる第２の方向に延在する複数の列線と
で配線マトリクスが構成され、前記複数の行線と複数の
列線の交点にはメモリセルを有し、前記メモリセルを介
して前記複数の行線と複数の列線は電気的に接続されて
メモリセルアレイ２０を構成し、前記メモリセルは、絶
縁膜を間に挟んだ２層の強磁性薄膜より構成され、前記
複数の行線と複数の列線の中から、それぞれ１本以上の
行線と１本以上の列線を選択的に選び出す手段２１、２
２を有し、前記選び出された行線と列線には所定の電流
を流し、前記選び出された行線と列線を除く行線と列線
には、接地電位以上でかつ前記選び出された行線と列線
に実質的に印加される電圧を超えない範囲の所定の電位
を与える手段２３、２４を有することを特徴とするもの
である。
【００５４】そして、前記メモリセルには、記憶情報を
記憶させる書き込み回路２５及び記憶情報を外部へ引き
出す読み出し回路２６が接続されていることを特徴とす
るものである。
記憶させる書き込み回路２５及び記憶情報を外部へ引き
出す読み出し回路２６が接続されていることを特徴とす
るものである。
【００５５】
【発明の効果】以上説明したように、従来書き込み時に
は、非選択のワード線やビット線には接地電位を与える
ことが多かったが、本発明によれば、各配線の電位分布
を考慮した最大電位と最小電位の間の所定の電位を設定
し、この電位を、メモリセルアレイ中の非選択のワード
線とビット線に印加する。その結果、非選択のメモリセ
ルに印加される電圧が小さくなり、絶縁膜に印加される
電界が緩和され、メモリセルの絶縁破壊を少なくするこ
とが可能になる。
は、非選択のワード線やビット線には接地電位を与える
ことが多かったが、本発明によれば、各配線の電位分布
を考慮した最大電位と最小電位の間の所定の電位を設定
し、この電位を、メモリセルアレイ中の非選択のワード
線とビット線に印加する。その結果、非選択のメモリセ
ルに印加される電圧が小さくなり、絶縁膜に印加される
電界が緩和され、メモリセルの絶縁破壊を少なくするこ
とが可能になる。
【００５６】さらに、従来はメモリセルアレイの規模に
おいて存在した制約を緩和でき、これにより、大容量の
ＭＲＡＭを実現できる。
おいて存在した制約を緩和でき、これにより、大容量の
ＭＲＡＭを実現できる。
【図１】本発明の一実施例を示すＭＲＡＭメモリセルア
レイの摸式図である。
レイの摸式図である。
【図２】本発明の不揮発性記憶装置のブロック図であ
る。
る。
【図３】従来のＭＲＡＭセルの構造図及び記憶動作を示
す説明図である。
す説明図である。
【図４】従来のメモリセルアレイの構造図及び書き込み
動作を説明する図である。
動作を説明する図である。
【図５】従来のＭＲＡＭメモリセルアレイを示す図であ
る。
る。
Ｗ１：選択ワード線 Ｗ２〜Ｗｍ：非選択ワード線 Ｂ１：選択ビット線 Ｂ２〜Ｂｎ：非選択ビット線 Ｃ１１、Ｃ２１、Ｃｍ１、Ｃ１２、Ｃ２２、Ｃｍ２、Ｃ
１ｎ、Ｃ２ｎ、Ｃｍｎ：メモリセル Ｖｗ１１、Ｖｗ２１、Ｖｗｍ１、Ｖｗ１ｎ、Ｖｗｍｎ：
ワード線電位 Ｖｂ１１、Ｖｂ１２、Ｖｂｍ１、ＶＢｍ２、Ｖｂｍｎ：
ビット線電位 １１；下層配線 １２；固定層 １３；絶縁層 １４；データ記憶層 １５；上層配線 Ｗ１１１、Ｗ１１３；下層配線（非選択ワード線） Ｗ１１２；下層配線（選択ワード線） Ｂ１５１；上層配線（非選択ビット線） Ｂ１５２；上層配線（選択ビット線） Ｃ１；ワード線の書き込み電流 Ｃ２；ビット線の書き込み電流 Ｍ１；ワード線周りの磁界 Ｍ２；ビット線周りの磁界 Ｍ１２；合成磁界
１ｎ、Ｃ２ｎ、Ｃｍｎ：メモリセル Ｖｗ１１、Ｖｗ２１、Ｖｗｍ１、Ｖｗ１ｎ、Ｖｗｍｎ：
ワード線電位 Ｖｂ１１、Ｖｂ１２、Ｖｂｍ１、ＶＢｍ２、Ｖｂｍｎ：
ビット線電位 １１；下層配線 １２；固定層 １３；絶縁層 １４；データ記憶層 １５；上層配線 Ｗ１１１、Ｗ１１３；下層配線（非選択ワード線） Ｗ１１２；下層配線（選択ワード線） Ｂ１５１；上層配線（非選択ビット線） Ｂ１５２；上層配線（選択ビット線） Ｃ１；ワード線の書き込み電流 Ｃ２；ビット線の書き込み電流 Ｍ１；ワード線周りの磁界 Ｍ２；ビット線周りの磁界 Ｍ１２；合成磁界
Claims (7)
- 【請求項１】 第１の方向に延在する複数の行線と、第
１の方向と異なる第２の方向に延在する複数の列線とで
配線マトリクスが構成され、前記複数の行線と複数の列
線の交点にはメモリセルを有し、前記メモリセルを介し
て前記複数の行線と複数の列線は電気的に接続されてメ
モリセルアレイを構成し、前記メモリセルは、絶縁膜を
間に挟んだ２層の強磁性薄膜より構成され、前記複数の
行線と複数の列線の中から、それぞれ１本以上の行線と
１本以上の列線を選択的に選び出す手段を有し、前記選
び出された行線と列線には所定の電流を流し、前記選び
出された行線と列線を除く行線と列線には接地電位以外
の所定の電位を与える手段を有することを特長とする不
揮発性記憶装置。 - 【請求項２】 第１の方向に延在する複数の行線と、第
１の方向と異なる第２の方向に延在する複数の列線とで
配線マトリクスが構成され、前記複数の行線と複数の列
線の交点にはメモリセルを有し、前記メモリセルを介し
て前記複数の行線と複数の列線は電気的に接続されてメ
モリセルアレイを構成し、前記メモリセルは、絶縁膜を
間に挟んだ２層の強磁性薄膜より構成され、前記複数の
行線と複数の列線の中から、それぞれ１本以上の行線と
１本以上の列線を選択的に選び出す手段を有し、前記選
び出された行線と列線には所定の電流を流し、前記選び
出された行線と列線を除く行線と列線には、接地電位以
上でかつ前記選び出された行線と列線に実質的に印加さ
れる電圧を超えない範囲の所定の電位を与える手段を有
することを特徴とする不揮発性記憶装置。 - 【請求項３】 第１の方向に延在する複数の行線と、第
１の方向と異なる第２の方向に延在する複数の列線とで
配線マトリクスが構成され、前記複数の行線と複数の列
線の交点にはメモリセルを有し、前記メモリセルを介し
て前記複数の行線と複数の列線は電気的に接続されてメ
モリセルアレイを構成し、前記メモリセルは、絶縁膜を
間に挟んだ２層の強磁性薄膜より構成され、前記複数の
行線と複数の列線の中から、それぞれ１本以上の行線と
１本以上の列線を選択的に選び出す手段を有し、前記選
び出された行線と列線には所定の電流を流し、前記選び
出された行線と列線を除く行線と列線には、前記選び出
された行線と列線のそれぞれの端部の電位の最高値を超
えず、且つ、最低値を下まわらない範囲の所定の電位を
与える手段を有することを特徴とする不揮発性記憶装
置。 - 【請求項４】 前記メモリセルには、記憶情報を記憶さ
せる書き込み回路及び記憶情報を外部へ引き出す読みだ
し回路が接続されていることを特徴とする請求項１乃至
３のいずれかに記載の不揮発性記憶装置。 - 【請求項５】 前記メモリセルは、前記絶縁膜中を流れ
るトンネル電流の磁気抵抗効果（ＴＭＲ）を用いた素子
であることを特徴とする請求項１乃至４のいずれかに記
載の不揮発性記憶装置。 - 【請求項６】 前記選び出された行線と列線に流す所定
の電流は、書き込み電流であり、前記所定の電流を流す
ことにより選び出された行線と列線の周囲には磁界が誘
起され、前記行線と列線の交点にあるメモリセルは、前
記誘起された磁界により「１」或いは「０」の２値の記
憶を行うことを特徴とする請求項１乃至５のいずれかに
記載の不揮発性記憶装置。 - 【請求項７】 前記メモリセルは、第１および第２の強
磁性薄膜と、前記第１および第２の磁性薄膜によって挟
まれた絶縁膜よりなる少なくても３層膜の磁気抵抗素子
により構成され、前記メモリセルは、外部磁場の大きさ
の変化により、前記第１、第２の強磁性薄膜の磁化の方
向が平行、反平行に変化することによる前記絶縁膜中の
トンネル電気抵抗の違いで、「１」或いは「０」の２値
の記憶を行うことを特徴とする請求項１乃至５のいずれ
かに記載の不揮発性記憶装置。
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