JP2006099866A - 記憶装置及び半導体装置 - Google Patents

Abstract

【課題】 安定して記録を行なうことができ、情報の記録に要する時間を短くすることが可能であると共に、書き込み及び消去を実現することができる記憶装置を提供する。
【解決手段】 第１の電圧閾値以上の電圧が印加されることによって書き込みが行なわれ、第２の電圧閾値以上の電圧が印加されることによって消去が行なわれるメモリ素子と、ＭＯＳトランジスタとを有してメモリセルが構成され、メモリセルがマトリクス状に配置されると共に、各メモリセルの端子に共通電位が印加される様に構成された記憶装置であって、共通電位として、第１の電圧閾値以上の電圧を印加してメモリ素子の書き込みができると共に、書き込んだ後に消去を行うことができる範囲の電位を供給する。
【選択図】 図３

Description

本発明は記憶装置及び半導体装置に関する。詳しくは、電気抵抗の状態により情報を記憶し保持する記憶素子を用いたメモリセルによって構成された記憶装置及び半導体装置に係るものである。

コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のＤＲＡＭ（Dynamic Random Access Memory）が広く使用されている。
しかし、ＤＲＡＭは電源を切ると情報が消えてしまう揮発性メモリであるため、情報が消えない不揮発性メモリが望まれている。

そして、将来有望とされている不揮発性メモリとして、ＦｅＲＡＭ（強誘電体メモリ）、ＭＲＡＭ（磁気メモリ）、相変化メモリ、ＰＭＣ（Programmable Metallization Cell）やＲＲＡＭ等の抵抗変化型メモリが提案されている。

これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能である。また、これらのメモリの場合、不揮発性とすることにより、リフレッシュ動作を不要にして、その分消費電力を低減することができると考えられる。

更に、ＰＭＣやＲＲＡＭ等の抵抗変化型の不揮発性メモリでは、電圧や電流を印加することにより抵抗値が変化する特性を有する材料を、情報を記憶し保持させる記憶層に用いており、記憶層を挟んで２つの電極を設けて、これら２つの電極に電圧や電流を印加するといった比較的簡単な構成であるため、記憶素子の微細化が容易である。

なお、ＰＭＣは、２つの電極の間に、所定の金属を含むイオン導電体を挟んだ構造であり、更に２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませることにより、２つの電極間に電圧を印加した場合に、イオン導電体の抵抗或いはキャパシタンス等の電気特性が変化する特性を利用している。
具体的には、イオン導電体はカルコゲナイドと金属との固溶体（例えば、アモルファスＧｅＳまたはアモルファスＧｅＳｅ）よりなり、２つの電極のいずれか一方の電極には、Ａｇ，Ｃｕ或いはＺｎを含んでいる（例えば、特許文献１参照。）。

また、ＲＲＡＭの構成としては、例えば、２つの電極間に多結晶ＰｒＣａＭｎＯ_３薄膜を挟み、２つの電極に電圧パルス、或いは電流パルスを印加することによって、記録膜であるＰｒＣａＭｎＯ_３の抵抗値が大きく変化する構成が紹介されている（例えば、非特許文献１参照。）。そして、情報の記録（書き込み）時と消去時とで、極性の異なる電圧パルスを印加している。

また、ＲＲＡＭの他の構成として、例えば、Ｃｒが微量ドープされたＳｒＺｒＯ_３（単結晶または多結晶）を２つの電極で挟み込み、それらの電極から電流を流すことによって、記録膜の抵抗が変化する構成が紹介されている（例えば、非特許文献２参照。）。
この非特許文献２には、記憶層のＩ−Ｖ特性が示され、記録及び消去の際の閾値電圧は±０．５Ｖとなっている。この構成でも、電圧パルスの印加により情報の記録及び消去が可能であり、必要なパルス電圧は±１．１Ｖ、電圧パルス幅は２ｍｓであるとされている。更に、高速の記録及び消去も可能であり、電圧パルス幅１００ｎｓでの動作が報告されている。この場合、必要なパルス電圧は±５Ｖとなっている。

しかし、ＦｅＲＡＭは、現状では、非破壊読み出しを行なうことが難しく、破壊読み出しになるために読み出し速度が遅い。また、読み出し或いは記録による分極反転の回数に制限があるため、書き換え可能な回数に限界がある。

また、ＭＲＡＭは、記録に磁界を必要し、配線に流す電流により磁界を発生させているため、記録を行なう際に大きい電流量が必要となる。

更に、相変化メモリは、同一極性かつ異なる大きさの電圧パルスを印加することによって記録を行なうメモリであるが、この相変化メモリは温度によってスイッチングを起すため、環境温度の変化に敏感であるという課題がある。

また、特許文献１に記載のＰＭＣでは、アモルファスＧｅＳやアモルファスＧｅＳｅの結晶化温度が２００℃程度であり、イオン導電体が結晶化されると特性が劣化してしまうため、実際に記憶素子を作製する際の工程、例えばＣＶＤ絶縁膜や保護膜等を形成する工程における、高い温度に耐えられないという問題がある。

また、非特許文献１及び非特許文献２に記載のＲＲＡＭの構成で提案されている記憶層の材料は、いずれも結晶性の材料であるため、６００℃程度の温度処理が必要であること、提案されている材料の単結晶を製造することが極めて難しいこと、多結晶を使用すると粒界の影響があるために微細化が難しくなること、等の問題を有する。

更に、上述したＲＲＡＭにおいて、パルス電圧を印加して情報の記録や消去を行なうことが提案されているが、提案されている構成では印加したパルス電圧のパルス幅に依存して記録後の記憶層の抵抗値が変化してしまう。また、このように記録後の抵抗値が記録のパルス幅に依存するということは、同一パルスを繰り返して印加した場合においても、抵抗値が変化することを間接的に示している。

例えば、前述した非特許文献１では、同一極性のパルスを印加する場合において、そのパルス幅により、記録後の抵抗値が大きく変化することが報告されている。パルス幅が５０ｎｓ以下の短い場合には、記録による抵抗変化率は小さくなり、また、パルス幅が１００ｎｓ以上の長い場合には、一定値に飽和するのではなく、パルス幅が長くなるに従って、逆に、記録前の抵抗値に近づくという特徴を有している。また、非特許文献１では、記憶層とアクセス制御用のＭＯＳトランジスタとを直列に接続し、それらをアレイ状に配したメモリ構造の特性を紹介しているが、ここでは、パルス幅を１０ｎｓ〜１００ｎｓの範囲で変化させたところ、記録後の記憶層の抵抗値がパルス幅により変化することが報告されている。パルス幅が更に長い場合には、記憶層の特性から抵抗が再び減少することが予想される。

即ち、ＲＲＡＭでは、記録後の抵抗値がパルス電圧の大きさやパルス幅に依存するため、パルス電圧の大きさやパルス幅にばらつきがあると、記録後の抵抗値にばらつきを生じる。
従って、１００ｎｓ程度よりも短いパルス電圧では、記録による抵抗変化率が小さく、記録後の抵抗値のばらつきの影響を受けやすくなるため、安定して記録を行なうことが困難である。

そこで、このような短いパルス電圧で記録を行なう場合には、確実に記録を行なうために、記録後に情報の内容を確認する過程（ベリファイ）を行なう必要がある。
例えば、記録前に、記憶素子に既に記録されている情報の内容（記憶層の抵抗値）を読み出して確認する過程を行い、確認した内容（抵抗値）とこれから記録する内容（抵抗値）との関係に対応して記録を行なう。或いは、例えば、記録後に、記憶素子に記録されている情報の内容を読み出して確認する工程を行い、所望の抵抗値と異なっていた場合には、再記録を行って所望の抵抗値に補正をする。
従って、記録に要する時間が長くなり、例えば、データの重ね書き等を高速に行なうことが困難になる。

以上の様な問題を解決するために、両端の間に閾値電圧以上の電圧を印加することにより、抵抗値が変化する特性を有する記憶素子と、記憶素子と直列に接続された、負荷となる回路素子とを有してメモリセルが構成され、記憶素子及び回路素子の両端の間に印加された電圧が閾値電圧より大きいある電圧以上であるときには、記憶素子を抵抗値が高い状態から低い状態へ変化させた後におけるメモリセルの記憶素子及び回路素子の合成抵抗値が、電圧の大きさによらずほぼ一定値となる特性を有する記憶装置が提案され（例えば、特許文献２参照。）、この様な記憶装置によって安定した記録を実現すると共に、情報の記録に要する時間の短縮化を実現している。

特表２００２−５３６８４０号公報 Ｗ．Ｗ．Ｚｈｕａｎｇ他著、「Novel Colossal Magnetoresistive Thin Film Nonvolatile Resistance Random Access Memory (RRAM)」，Technical Digest"International Electron Devices Meeting"，２００２年，ｐ．１９３ Ａ．Ｂｅｃｋ他著，「Reproducible switching effect in thin oxide films for memory applications」，Applied Physics Letters，２０００年，ｖｏｌ．７７，ｐ．１３９−１４１ 特願２００４−２２１２１号明細書

ところで、記憶素子を抵抗値が高い状態から低い状態へ変化させる動作を書き込みと定義し、記憶素子を抵抗値が低い状態から高い状態へ変化させる動作を消去と定義したとき、特許文献２に記載の記憶装置で書き込み及び消去を実現するためには、メモリセルに印加する電圧の範囲を規定する必要があり、所定範囲内の電圧をメモリセルに印加することによって記憶装置の書き込み及び消去が可能となる。

本発明は以上の点に鑑みて創案されたものであって、安定して記録を行なうことができ、情報の記録に要する時間を短くすることが可能であると共に、書き込み及び消去を実現することができる記憶装置及び半導体装置を提供することを目的とするものである。

上記の目的を達成するために、本発明に係る記憶装置は、第１の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の閾値信号とは極性が異なる第２の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する特性を有する記憶素子と、該記憶素子と直列に接続され、負荷となる回路素子とを有してメモリセルが構成され、該メモリセルがマトリクス状に配置されると共に、各メモリセルの端子に共通電位が印加される様に構成された記憶装置であって、前記共通電位を電源電位と接地電位の中間電位としている。

ここで、各メモリセルの端子に印加する共通電位を、接地電位から電源電位までの範囲内（但し、接地電位及び電源電位を含まない。）の所定の電位である中間電位とすることによって、記憶素子の書込み及び消去が可能となる。

具体的には、中間電位を、記憶素子に第１の閾値信号以上の電気信号を印加して、記憶素子の抵抗値を高い状態から低い状態に変化させることができる範囲内とすることで、記憶素子への書き込みが可能となる。また、中間電位を、第１の閾値信号以上の電気信号を印加することにより抵抗値が低い状態となった記憶素子を、抵抗値が低い状態から高い状態に変化することができる範囲内とすることで、記憶素子の消去が可能となる。即ち、中間電位を、記憶素子に第１の閾値信号以上の電気信号を印加して、記憶素子の抵抗値を高い状態から低い状態に変化させることができると共に、記憶素子に第１の閾値信号以上の電気信号を印加することにより抵抗値が低い状態となった記憶素子を、抵抗値が低い状態から高い状態に変化することができる範囲内とすることで、記憶素子の書き込み及び消去が可能となる。
なお、記憶素子に第２の閾値信号以上の電気信号を印加したとしても、第１の閾値信号以上の電気信号を印加することにより抵抗値が低い状態となった記憶素子を、抵抗値が低い状態から高い状態に変化することができなければ、書き込みを行なった記憶素子の消去を行なうことができない。

また、上記の目的を達成するために、本発明に係る半導体装置は、第１の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の閾値信号とは極性が異なる第２の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する特性を有する記憶素子と、該記憶素子と直列に接続され、負荷となる回路素子とを有してメモリセルが構成され、該メモリセルがマトリクス状に配置されると共に、各メモリセルの端子に共通電位が印加される様に構成された半導体装置であって、前記共通電位として電源電位と接地電位の中間電位を印加する電位供給手段を備える。

ここで、各メモリセルの端子に共通電位として中間電位を印加する電位供給手段を備えることによって、記憶素子の書込み及び消去が可能となる。

上記した本発明の記憶装置及び半導体装置では、安定して情報の記録を行なうことができ、情報の記録に要する時間を短くすることが可能であると共に、書き込み及び消去を実現することができる。

以下、本発明の実施の形態について図面を参照しながら説明し、本発明の理解に供する。なお、本実施例では、抵抗変化型記憶素子（以下、メモリ素子と言う）をメモリセルに使用して記憶装置を構成している。

図１は本発明を適用した記憶装置の一例に使用するメモリ素子の電流−電圧（Ｉ−Ｖ）変化を示すグラフである。
なお、図１に示したようなＩ−Ｖ特性を有するメモリ素子としては、例えば、第１の電極と第２の電極との間（例えば、下部電極と上部電極との間）に記憶層が挟まれて構成された記憶素子において、記憶層が例えば希土類酸化膜等のアモルファス薄膜から成るものが挙げられる。

さて、このメモリ素子は、初期状態は抵抗値が大きく（例えば、１ＭΩ以上）、電流が流れにくい状態であるが、図１の＋１．１X［V］（例えば＋０．５V）以上の電圧を印加すると、電流が急激に増大して抵抗値が低下していく（例えば、数ｋΩ）。そして、メモリ素子がオーミック特性へと変化し、電流が電圧に比例して流れる状態となり、即ち、抵抗値は一定値を示し、その後、電圧を０Vに戻してもその抵抗値（低い抵抗値）を保持し続ける。
なお、以下この動作を書き込みと称し、この状態を導通と称する。また、この時の印加電圧を書き込み電圧閾値と称する。

次に、メモリ素子に書き込みとは逆極性の電圧を印加し、印加電圧を大きくしていくと、図１の−１．１Ｘ［Ｖ］（例えば、−０．５Ｖ）でメモリ素子に流れる電流が急激に減少し、即ち、抵抗値が急激に増加し、初期状態と同じ高い抵抗値（例えば、１ＭΩ以上）へと変化する。その後、電圧を０Ｖに戻してもその抵抗値（高い抵抗値）を保持し続ける。
なお、以下この動作を消去と称し、この状態を絶縁と称する。また、この時の印加電圧を消去電圧閾値と称する。

この様にメモリ素子に正負の電圧を印加することにより、メモリ素子の抵抗値を数ｋΩ〜約１ＭΩまで可逆的に変化させることができる。また、メモリ素子に電圧が印加されていない場合、即ち電圧が０Ｖのとき、導通と絶縁状態の２つの状態を取ることができ、これらの状態をデータ１及び０と対応させることにより、１ビットのデータの記憶が可能となる。

なお、図１では印加電圧の範囲を−２Ｘ〜＋２Ｘとしているが、印加電圧をそれ以上に大きくしても、本発明を適用した記憶装置の一例に使用するメモリ素子では抵抗値はほとんど変化しない。

図２は本発明を適用した記憶装置の一例に使用するメモリセルを説明するための回路図であり、ここで示すメモリセルＣは、メモリ素子Ａに対してＭＯＳトランジスタＴを直列に接続して構成されている。これにより、ＭＯＳトランジスタがアクセスするメモリ素子を選択するスイッチング素子として作用するだけではなく、後述するように書き込み時のメモリ素子に対する負荷としても作用することになる。

また、メモリ素子のＭＯＳトランジスタに接続された端子とは反対側の端子に端子電圧Ｖ１が印加され、ＭＯＳトランジスタのメモリ素子に接続された端子とは反対側の一方の端子（例えばソース側の端子）に端子電圧Ｖ２が印加され、ＭＯＳトランジスタのゲートにゲート電圧Ｖｇｓが印加される構成となっている。
そして、メモリセルを構成するメモリ素子及びＭＯＳトランジスタの両端にそれぞれ端子電圧Ｖ１，Ｖ２が印加されることにより、両端子間に電位差Ｖ（＝｜Ｖ２−Ｖ１｜）を生じる。

なお、メモリ素子の書き込み時の抵抗値は、ＭＯＳトランジスタのオン抵抗と同程度もしくは大きい方が望ましい。これは消去開始時のメモリ素子の抵抗値が低いと、端子間に印加した電位差がほとんどＭＯＳトランジスタにかかるため、電力がロスしてしまい、印加した電圧を効率良くメモリ素子の抵抗の変化に使用することができないからである。なお、書き込み開始時のメモリ素子の抵抗値は十分高いため、メモリ素子に電圧がほとんど印加され、このような問題は生じない。

ここで、メモリ素子とＭＯＳトランジスタの極性により、図２（ａ）及び図２（ｂ）で示す２種類のメモリセルの構成が考えられる。
なお、図２中メモリ素子の矢印は極性を示し、矢印方向に電圧を印加した場合には、絶縁状態から導通状態に変化する、即ち書き込み動作が行なわれることを示している。

図３〜図６は本発明を適用した記憶装置の一例を説明するための回路図であり、ここで示すメモリアレイは、図２で示すメモリセルをマトリクス状に配置したものである。なお、メモリ素子及びＭＯＳトランジスタの極性及びメモリ素子とＭＯＳトランジスタの配置関係により、図３、図４、図５及び図６で示す４種類のメモリアレイの構成が考えられる。
ここで、メモリアレイの動作方法は、図３〜図６のメモリアレイにおいて同じであるため、以下では図３の回路を例に挙げて説明を行う。

図３で示す記憶装置は、（ｍ＋１）行、（ｎ＋１）列のメモリセルがマトリクス状に配置されて構成されており、メモリセルは、図２で示した様に、メモリ素子の一端がＭＯＳトランジスタの一端（ここではソース）に接続されて構成されている。
ＭＯＳトランジスタＴ（Ｔ００〜Ｔｍｎ）のゲートはワード線Ｗ（Ｗ０〜Ｗｍ）に接続され、ＭＯＳトランジスタの他端（ドレイン）はビット線Ｂ（Ｂ０〜Ｂｎ）に接続され、メモリ素子の他端は共通コモン線Ｓに接続されている。
以上の様に構成されている記憶装置では、例えば以下の様にして（１）書き込み、（２）消去、（３）読み出しを行なうことができる。

（１）書き込み
メモリセルの書き込みは、情報の記録を行なうべきメモリセルに対応するワード線に電源電圧Ｖｄｄ（２．５Ｖ）を、情報の記録を行なうべきメモリセルに対応するビット線に電源電圧Ｖｄｄ（２．５Ｖ）を、共通コモン線にＶｄｄ／２（１．２５Ｖ）を印加して、メモリ素子にＶｄｄ／２（１．２５Ｖ）の電圧を加え、これが書き込み電圧閾値（０．５Ｖ）を超えるため、メモリ素子を高い抵抗値（１ＭΩ以上）の絶縁状態から低い抵抗値（数ｋΩ）の導通状態に変化させることにより行なう。
なお、情報の記録を行なわないメモリセルに書き込みを行なわせないために、情報の記録を行なうべきメモリセルに対応するワード線以外のワード線は０Ｖ、情報の記録を行なうべきメモリセルに対応するビット線以外のビット線は共通コモン線と同電位を印加する。

ここで、メモリ素子に書き込み電圧閾値以上の電圧が印加されるのであれば、ビット線に印加する電位は必ずしもＶｄｄである必要はない。同様に、メモリ素子に書き込み閾値電圧以上の電圧が印加されるのであれば、共通コモン線に印加する電位は必ずしもＶｄｄ／２である必要はない。

（２）消去
メモリセルの消去は、情報の消去を行なうべきメモリセルに対応するワード線にＶｄｄを、情報の消去を行なうべきメモリセルに対応するビット線にグランド電位（０Ｖ）を、共通コモン線にＶｄｄ／２を印加して、メモリ素子に書き込みと逆の方向にＶｄｄ／２の電圧を加える。書き込みと異なり消去の場合は、メモリ素子の抵抗とＭＯＳトランジスタのオン抵抗の分圧で決まる電圧がメモリ素子に印加され、これが消去電圧閾値（−０．５Ｖ）を超えるため、メモリ素子を低い抵抗値（数ｋΩ）の導通状態から高い抵抗値（１ＭΩ以上）の絶縁状態に変化させることにより行なう。
なお、情報の消去を行なわないメモリセルに消去を行なわせないために、情報の消去を行なうべきメモリセルに対応するワード線以外のワード線は０Ｖ、情報の消去を行なうべきメモリセルに対応するビット線以外のビット線は共通コモン線と同電位を印加する。

ここで、メモリ素子に消去電圧閾値以上の電圧が印加されるのであれば、ビット線に印加する電位は必ずしもグランド電位である必要はない。同様に、メモリ素子に消去電圧閾値以上の電圧が印加されるのであれば、共通コモン線に印加する電位は必ずしもＶｄｄ／２である必要はない。

以上は情報の記録や情報の消去を行なうべきメモリセル１つに対して書き込みや消去を行う場合についての説明であるが、１つのワード線に接続された複数のメモリセルに対して書き込みや消去を行なう場合には、それぞれのビット線に、書き込む場合はＶｄｄ、消去する場合は０Ｖ、書き込み若しくは消去を行わない場合は共通コモン線と同電位を印加すると共に、メモリセルに０Ｖの電圧が印加されるようにして、必要な複数のメモリセルの書き込みや消去を行なう。この様に、複数のメモリセルの書き込みや消去を行なうためには、書き込み及び消去動作時の共通コモン線の電位は同じでなければならない。
なお、メモリアレイの中の唯一のメモリセルに書き込みや消去を行なう場合は、共通コモン電位は書き込みと消去で同じにする必要はない。但し、書き込みと消去をランダムに連続して高速で行なうためには、書き込み及び消去動作時の共通コモン線電位は同じである方が好ましい。

（３）読み出し
メモリセルからの読み出しは、情報の読み出しを行なうべきメモリセルに対応するワード線にＶｄｄを、情報の読み出しを行なうべきメモリセルに対応するビット線にＶｄｄ／２＋０．２Ｖ若しくはＶｄｄ／２−０．２Ｖを、共通コモン線にＶｄｄ／２を印加する。この時、メモリセルのビット線とソース線の間に０．２Ｖ若しくは−０．２Ｖの電圧が印加されるため書き込みも消去も実行されない。なお、ビット線とソース線の間の電圧は書き込みも消去も実行されない範囲内であればいかなる電圧でも構わない。

次に、ビット線をフローティング状態（ハイインピーダンス状態）にすると、（Ａ）メモリ素子が導通状態の場合は、ビット線に印加した電位はＶｄｄ／２±０．２Ｖからソース線に印加したＶｄｄ／２まで変化し、（Ｂ）メモリ素子が絶縁状態の場合は、ビット線に印加した電位はＶｄｄ／２±０．２Ｖの状態を保つこととなる。従って、（Ａ）と（Ｂ）の電圧の違いをセンスアンプで判別し、メモリ素子の導通若しくは絶縁状態を判別する。
なお、読出しを行なうメモリセルに対応するワード線以外のワード線は０Ｖ、読出しを行なうメモリセルに対応するビット線以外のビット線は共通コモン線と同電位とする。但し、読出しを行なうメモリセルに対応するビット線以外のビット線はＶｄｄ／２±０．２Ｖとしても問題は無い。

さて、上記の様にしてメモリセルの書き込み、消去及び読出しを行なうのであるが、次に、共通コモン線に印加する最適な電位について説明する。

先ず、本発明で用いるメモリ素子の書き込み直後の抵抗は、素子固有の一意的な値とはならず、書き込み直後のメモリ素子に流れる電流で決定することが実験で知られており、図７はメモリ素子の書き込み直後の抵抗が、メモリ素子に流れる電流で決定する現象の概念を説明するための回路図であり、メモリ素子と負荷抵抗を直列に接続したものである。なお、メモリ素子は絶縁状態、即ち抵抗値が１ＭΩ以上の状態であるとする。

さて、図７中のＸＹ両端間に書き込み電圧閾値である０．５Ｖを書き込み方向に印加すると、メモリ素子の抵抗値が直列に接続された負荷抵抗値よりも充分に大きいために、メモリ素子間に０．５Ｖの電圧が印加され、メモリ素子が絶縁状態から導通状態に変化する。

更に、書き込み直後のメモリ素子の両端子間の電圧は、直列に接続された負荷抵抗値の大きさによらず一定（例えば０．２Ｖ程度）となることが実験で知られているために、［１］負荷抵抗値が１ｋΩの場合は、（０．５Ｖ−０．２Ｖ）／１ｋΩ＝０．３ｍＡの電流が流れ、メモリ素子の抵抗値は０．２Ｖ／０．３ｍＡ＝０．６７ｋΩとなり、［２］負荷抵抗値が１０ｋΩの場合は、（０．５Ｖ−０．２Ｖ）／１０ｋΩ＝０．０３ｍＡの電流が流れ、メモリ素子の抵抗値は０．２Ｖ／０．０３ｍＡ＝６．７ｋΩとなる。

この様に、メモリ素子の書き込み直後の抵抗値は、メモリ素子に流れる電流によって決定し、一度決定された書き込み後の抵抗値は、消去電圧閾値（書き込みとは正反対の電圧方向）を超えない限り変化せず一定となる。
なお、消去の場合には、この様な現象は生じず、絶縁抵抗値は書き込み抵抗値によらず数１０ｋΩ〜１ＭΩ以上に変化する。

以上の点をふまえて、以下に具体的な実施例を挙げて共通コモン線に印加する最適な電位について説明する。

（実施例）
図８は、上記した図３で示す回路図のメモリセルに、ゲート電位（ワード線に印加する電位）を２．５Ｖ、ビット・ソース間電位を０．５Ｖとした場合におけるメモリ素子への書き込み直後の抵抗値と共通コモン線に印加する電位との関係を表している。
図８から、共通コモン線に印加する電位が１．４Ｖ以上では、書き込みが不可能となっていることが分かる。これは、共通コモン線に印加する電位が上昇すると、相対的にＭＯＳトランジスタのゲート電位が小さくなり、即ち、ＭＯＳトランジスタのオン抵抗が大きくなり、メモリ素子の書き込み直後の抵抗値が大きくなるために、共通コモン線に印加する電位が１．４Ｖ以上では、ビット線とコモン線の間の電位が、（ＭＯＳトランジスタの電圧閾値）＋（メモリ素子の書き込み電圧閾値）よりも小さくなるためである。

図９は、上記した図３で示す回路図のメモリセルに、ゲート電位を２．５Ｖ、ビット線電位（ビット線に印加する電位）を０Ｖとした場合におけるメモリ素子の消去可能な最小抵抗値と共通コモン線に印加する電位との関係を表している。
ここで、ビット線とコモン線の間に印加された電圧は、ＭＯＳトランジスタのオン抵抗と、メモリ素子の抵抗との比で分圧されるため、メモリ素子の導通（書き込み）抵抗が小さい場合にはメモリ素子に印加される電圧が消去電圧閾値以下になり消去が不可能となる。共通コモン線に印加する電位が上昇すると、メモリ素子に流れる電流が増大し、（消去可能な抵抗値）＝（消去電圧閾値）／（メモリセルに流れる電流値）であるため、消去可能な抵抗値の下限は小さくなる。
なお、共通コモン線に印加する電位が０．５Ｖ以上では、メモリ素子間の電圧が消去電圧閾値０．５Ｖ以下となるため、どの様な抵抗値であろうとも消去不可能である。

図１０は、上記した図８及び図９を重ね合わせたものであり、図１０から、
<１>共通コモン線に印加する電位を０．９Ｖ〜１．４Ｖの範囲内に設定した場合は、書込みが可能で、かつ、消去も可能である。
<２>共通コモン線に印加する電位を０．９Ｖ以下に設定した場合は、書き込みは可能であるが、書き込み直後の抵抗値が低すぎて消去ができない。
<３>共通コモン線に印加する電位を１．４Ｖ以上に設定した場合は、消去は可能であるが、書込みができない。
ということが分かる。

従って、書き込みと消去を両方動作させるためには、共通コモン線に印加する電位は０．９Ｖ〜１．４Ｖの範囲内に設定する必要がある。
なお、メモリ素子の抵抗値が小さいほど、読み出し電流を大きく取れるため、共通コモン線に印加する電位は０．９Ｖ〜１．４Ｖの範囲内でなるべく小さい方が望ましい。

ここで、本発明を適用した記憶装置では、１つのＭＯＳトランジスタと１つのメモリ素子によって１ビットを構成し、データ０にメモリ素子の絶縁状態を割り当て、データ１にメモリ素子の導通状態を割り当てることにより１ビットのデータの記憶を可能とした場合を例に挙げて説明を行ったが、１ビットの構成は必ずしも１つのＭＯＳトランジスタと１つのメモリ素子によって構成される必要は無く、例えば、左右に配列された２つのＭＯＳトランジスタと２つのメモリ素子によって１つのビットを構成し、データ０に左のメモリ素子は絶縁状態であり右のメモリ素子は導通状態といった場合を割り当て、データ１に左のメモリ素子は導通状態であり右のメモリ素子は絶縁状態といった場合を割り当てると共に、左右のメモリ素子が共に導通状態若しくは絶縁状態となることを禁止することによって１ビットのデータの記憶を可能としても良い。

本発明を適用した記憶装置では、共通コモン線に最適な範囲内の電位、即ち、メモリ素子に書き込みができる電位の条件（実施例では１．４Ｖ未満の電位）と、メモリ素子の書き込み後の電位を消去できる電位の条件（実施例では０．９Ｖを超える電位）を共に満たす電位（実施例では０．９Ｖ〜１．４Ｖ）を印加する様に設定することによって、メモリ素子の書き込み及び消去が可能となる。

また、メモリセルの一方の端子に共通電位（実施例では０．９Ｖ〜１．４Ｖの範囲内の固定電位）を供給することにより、グランドから電源電圧までの範囲内でメモリセルの書き込み及び消去、並びに読み出し動作を行なうことができ、昇圧回路を不要とし、書き込み回路及び消去回路の簡略化を実現でき、消費電力の抑制を図ることができる。

更に、メモリ素子の電極の一方をＭＯＳトランジスタのソースドレイン端子に接続して、もう一方のメモリ素子の電極は全てのメモリセルにおいて電気的に接続する構造とすることによって、メモリセル面積の縮小化を図ることができる。

また、メモリセルの一方の端子に共通電位を供給することによって、共通コモン線がフローティング（ハイインピーダンス）にならず、安定したメモリ動作を期待できる。

本発明を適用した記憶装置の一例に使用するメモリ素子の電流−電圧変化を示すグラフである。 本発明を適用した記憶装置の一例に使用するメモリセルを説明するための回路図である。 本発明を適用した記憶装置の一例を説明するための回路図（１）である。 本発明を適用した記憶装置の一例を説明するための回路図（２）である。 本発明を適用した記憶装置の一例を説明するための回路図（３）である。 本発明を適用した記憶装置の一例を説明するための回路図（４）である。 メモリ素子の書き込み直後の抵抗が、メモリ素子に流れる電流で決定する現象の概念を説明するための回路図である。 メモリ素子への書き込み直後の抵抗値と共通コモン線に印加する電位との関係を示すグラフである。 メモリ素子の消去可能な最小抵抗値と共通コモン線に印加する電位との関係を示すグラフである。 図８に示すグラフと図９に示すグラフを重ね合わせたグラフである。

符号の説明

Ｃ メモリセル
Ａ メモリ素子
Ｔ ＭＯＳトランジスタ

Claims (7)

1. 第１の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の閾値信号とは極性が異なる第２の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する特性を有する記憶素子と、
   該記憶素子と直列に接続され、負荷となる回路素子とを有してメモリセルが構成され、
   該メモリセルがマトリクス状に配置されると共に、各メモリセルの端子に共通電位が印加される様に構成された記憶装置であって、
   前記共通電位が電源電位と接地電位の中間電位である
   記憶装置。
2. 前記共通電位は、前記記憶素子に第１の閾値信号以上の電気信号を印加して同記憶素子の抵抗値を高い状態から低い状態に変化させることができると共に、
   前記第１の閾値信号以上の電気信号を印加することにより、抵抗値が低い状態となった前記記憶素子を抵抗値が低い状態から高い状態に変化させることができる範囲内の電位である
   請求項１に記載の記憶装置。
3. 前記共通電位は、前記範囲内の最小電位である
   請求項２に記載の記憶装置。
4. 前記記憶素子は、第１の電極と第２の電極との間に記憶層が挟まれて構成され、前記第１の電極と第２の電極との間に第１の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の電極と第２の電極との間に第２の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する
   請求項１に記載の記憶装置。
5. 前記電気信号は電圧である
   請求項１に記載の記憶装置。
6. 第１の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の閾値信号とは極性が異なる第２の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する特性を有する記憶素子と、
   該記憶素子と直列に接続され、負荷となる回路素子とを有してメモリセルが構成され、
   該メモリセルがマトリクス状に配置されると共に、各メモリセルの端子に共通電位が印加される様に構成された半導体装置であって、
   前記共通電位として電源電位と接地電位の中間電位を印加する電位供給手段を備える
   半導体装置。
7. 前記電位供給手段は、前記記憶素子に第１の閾値信号以上の電気信号を印加して同記憶素子の抵抗値を高い状態から低い状態に変化させることができると共に、
   前記第１の閾値信号以上の電気信号を印加することにより、抵抗値が低い状態となった前記記憶素子を抵抗値が低い状態から高い状態に変化させることができる範囲内の電位を供給する
   請求項６に記載の半導体装置。

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