WO2005041303A1 - 抵抗変化素子、その製造方法、その素子を含むメモリ、およびそのメモリの駆動方法 - Google Patents

抵抗変化素子、その製造方法、その素子を含むメモリ、およびそのメモリの駆動方法 Download PDF

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Yasunari Sugita
Akihiro Odagawa
Hideaki Adachi
Satoshi Yotsuhashi
Tsutomu Kanno
Kiyoshi Ohnaka
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Matsushita Electric Industrial Co., Ltd.
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Definitions

  • Variable resistance element a method of manufacturing the same, memory including the element, and method of driving the memory
  • the present invention relates to a resistance change element that can be used as a nonvolatile memory, a switching element, a rectification element, and the like.
  • This element is particularly useful as a resistance change memory element in a storage device used for a computer, a portable information terminal, or the like.
  • a non-volatile memory such as a DRAM (Dynamic Random Access Memory) is preferable instead of a volatile memory.
  • DRAM Dynamic Random Access Memory
  • EEPROM Electrically Erasable and Programmable Read unly Memory
  • flash memory and the like are used as the nonvolatile memory.
  • RRAM Resistance Random Access Memory
  • RRAM uses a CMR (Colossal Magnetoresistance) thin film as a storage element, and records and reproduces information by utilizing the fact that the electric resistance of the CMR film changes by applying a pulse voltage to the CMR film.
  • CMR Colossal Magnetoresistance
  • This is a non-volatile memory (for example, US Pat. No. 6,204,139, US Pat. No. 6,473,332).
  • RRAM has two main issues! One is high applied voltage (drive voltage)! ⁇ ⁇ That is.
  • the voltage of the electric pulse to be applied is about 5V.
  • lowering the voltage is indispensable in order to increase the speed and lower the power consumption of the device.
  • the other is that there is a large variation in the resistance of the thin film after the application of the electric pulse, in other words, there is a large variation in the pulse width (time) of the electric norm for achieving the same resistance change.
  • the pulse width varies greatly. Disclosure of the invention
  • An object of the present invention is to improve a variable resistance element including a layer whose resistance can be changed by application of an electric pulse.
  • the present invention relates to a first electrode, a layer formed on the first electrode, the resistance of which can be changed by applying an electric pulse, and a second electrode formed on this layer.
  • the layer has a perovskite structure, and the layer has at least one of a concave portion and a convex portion at an interface with at least one of the first electrode and the second electrode. ,I will provide a.
  • the present invention also provides a method for manufacturing the above-described variable resistance element.
  • This method includes a step of forming the above-mentioned layer on the surface of the first electrode and a step of forming the above-mentioned second electrode on the surface of the above-mentioned layer.
  • the method further includes a step of forming at least one, a step of forming at least one selected from a concave portion and a convex portion on the surface of the layer, and at least one step selected by force.
  • the present invention provides a nonvolatile memory including the above-described variable resistance element.
  • This nonvolatile memory includes the above-described variable resistance element and a diode or a transistor electrically connected to the variable resistance element.
  • the present invention provides a method for driving the above-mentioned nonvolatile memory.
  • the method includes changing the resistance state of the layer from a low resistance state to a high resistance state, or vice versa, by applying a write electric pulse between the first electrode and the second electrode.
  • the resistance state of the layer may be changed by applying an electric pulse having a voltage of 4. OV or less.
  • variable resistance element of the present invention a concave portion and a Z or a convex portion are formed on a surface of a layer (hereinafter, sometimes referred to as an "information storage layer") whose resistance value can be changed by application of an electric pulse. Therefore, local changes in the state of the layer due to the application of an electric pulse are likely to be induced in the vicinity thereof. This local state change propagates to other parts of the information storage layer, and as a result, Even with a low voltage pulse, the resistance state of the entire layer can be changed.
  • the concave portions and the Z or convex portions that trigger the state change of the information storage layer can also suppress variations in the width of the electric pulse for changing the resistance state of this layer.
  • FIG. 1 is a cross-sectional view showing one example of the variable resistance element of the present invention.
  • FIG. 2 is a sectional view showing another example of the variable resistance element of the present invention.
  • 3A and 3B are perspective views of an information storage layer showing examples of shapes and arrangements of concave portions, respectively.
  • FIG. 4 is a perspective view of an information storage layer showing an example of shapes and arrangements of concave portions and convex portions.
  • 5A to 5C are cross-sectional views showing respective steps of an example of the production method of the present invention.
  • 6A to 6C are cross-sectional views showing steps of another example of the manufacturing method of the present invention.
  • FIG. 7A is a partial circuit diagram showing an example of a nonvolatile memory circuit
  • FIG. 7B is a partially enlarged view of FIG. 7A.
  • FIG. 8 is a sectional view showing an example of the nonvolatile memory of the present invention.
  • FIG. 9 is a sectional view showing another example of the nonvolatile memory of the present invention.
  • FIG. 10A to FIG. 10D are cross-sectional views showing respective steps performed in Example 1.
  • FIG. 11A to FIG. 11C are cross-sectional views showing respective steps performed in Example 4.
  • FIG. 12A to 12C are cross-sectional views showing respective steps performed in Example 5.
  • FIG. 12A to 12C are cross-sectional views showing respective steps performed in Example 5.
  • FIG. 13A to 13D are cross-sectional views showing respective steps performed in Example 6.
  • variable resistance element of the present invention will be described with reference to the drawings.
  • FIG. 1 shows an example of the variable resistance element of the present invention.
  • a lower electrode 11, an information storage layer 12, and an upper electrode 13 are formed in this order on a substrate 10, and the information storage layer 12 A concave portion 15 is formed at an interface 19 between the upper electrode 13 and the upper electrode 13.
  • the “perovskite structure” Alternatively, a layered perovskite structure may be used.
  • the information storage layer 12 is preferably an oxide containing at least one selected from manganese, conoreto, titanium, nickel, chromium, vanadium, and copper.
  • PCMO PCMO
  • La Sr MnO La Sr MnO
  • X is a numerical value satisfying 0 ⁇ ⁇ 1, and in LSMO, it is preferably 0 ⁇ x ⁇ 0.5.
  • the information storage layer 12 may be a single crystal or a polycrystal. In general, single crystals are superior in characteristics and polycrystals are suitable for mass production. This layer may be composed of a stacked body of oxides having different Robbsite force structures from each other.
  • the method of forming the information storage layer 12 is not limited, and the sputtering method, the vapor deposition method, and the CVD (
  • MOCVD Metal urganic Chemical Vapor
  • a method for forming the layer 12 which is a single crystal a PLD method (Pulsed Laser Deposition, pulsed-laser evaporation method) is preferable.
  • a PCMO single crystal is formed as the information storage layer 12
  • a LaAlO (LAO) substrate is suitable as the substrate 10.
  • a YBaCuO (YBCO) film as a layer having a function as a buffer layer for growing the information storage layer 12 as a single crystal and further as a lower electrode 11.
  • a platinum (Pt) thin film is formed as the lower electrode 11 on a silicon substrate with a thermal oxidation film serving as the substrate 10, and
  • the information storage layer 12 may be formed by a spin coating method or the like.
  • the surface for growing the perovskite structure is preferably made of Pt or Ir.
  • the thickness of the information storage layer 12 is preferably 10 nm or more and 600 nm or less, particularly preferably 50 nm or more and 200 nm or less. When the information storage layer 12 is thin, a change in resistance of this layer is easily induced. Considering this, the thickness of the layer 12 may be set to 150 nm or less.
  • Preferred examples of the material of the substrate 10 include Ge, GaAs, InP, InSb, InAs, GaAs, SrTiO 3, sapphire, MgO and the like in addition to silicon and LAO described above. Also, electrodes 11, 13
  • Preferred examples of the material include Ag, Au, Cu, LaSrCoO in addition to YBCO, Pt, and Ir described above. , RuO, IrO, SrRuO, Al, Ta, TaSiN, MoN and the like.
  • Two interfaces 18, 19 exist between the information storage layer 12 and a layer adjacent thereto (adjacent layer).
  • the adjacent layers are the first electrode (lower electrode) 11 and the second electrode (upper electrode) 13.
  • the information storage layer 12 has a concave portion and a Z or convex portion at one or both of the two interfaces 18, 19 between the adjacent layers 11, 13.
  • the information storage layer 12 has a force having two or more recesses 15 at an upper interface (upper surface) 19 with the upper electrode 13 and a lower interface (lower surface) 18 with the lower electrode 11. Neither nor the convex portion.
  • the information storage layer 12 has two or more convex portions 16 on the upper surface 19 and has neither concave portions nor convex portions on the lower surface 18.
  • a flattening layer 17 for alleviating the unevenness generated by the projection 16 is interposed between the information storage layer 12 and the upper electrode 13.
  • the flattening layer 17 for relaxing the surface roughness of the layer 12 caused by the concave portions 15 and the Z or the convex portions 16 is arranged. You can.
  • the planarizing layer 17 is provided, the upper electrode 13 and other layers can be stacked on a flat surface.
  • the flat layer 17 may be a misalignment of a conductor, a semiconductor, or an insulator!
  • Preferred insulators that can be used for the flattening layer 17 include SiO, SiN, and Al 2 O.
  • the information storage layer 12 may have regularly arranged concave portions 15 as shown in FIG. 3A, and may have irregularly arranged concave portions 15 as shown in FIG. 3B. Is also good.
  • the shapes of the concave portions 15 and the convex portions 16 are not limited to cylinders as illustrated.
  • the information storage layer 12 may have, for example, a concave portion 25 and a convex portion 26 extending in a predetermined direction, as shown in FIG.
  • the size of the concave portions 15, 25 and Z or the convex portions 16, 26 is not particularly limited as long as the effect of the present invention is obtained, but generally, the depth (height) of the concave portion (convex portion) is
  • the thickness of the information storage layer 12 is preferably 1Z100 or more.
  • the height or depth of at least one of the concave and convex forces is selected to be 1/40 or more of the thickness of the layer 12, In particular, it is preferably 1/10 or more.
  • the number of the concave portions 15, 25 and Z or the convex portions 16, 26 per unit area in other words, the surface There is no limit on the density and the size.
  • the information storage layer 12 is a polycrystalline material
  • at least one of the number of concave portions and the number of convex portions is selected so that at least one of the number of concave portions and the number of convex portions is in contact with an interface where at least one exists.
  • it is larger than the number of crystals constituting the body. This is to ensure that the voltage of the electric pulse for writing information is reduced and the width (time) of the pulse is not varied.
  • the areal densities of the concave portions 15, 25 and Z or the convex portions 16, 26 are preferably as high as described above.
  • the information storage layer 12 is liable to be distorted, and crystal defects and dislocations are easily formed. These are considered to be structural starting points when a voltage is applied, causing a change in the resistance state of the layer 12.
  • the resistance state changes at that part, and the change propagates to the periphery.
  • the concave portions 15, 25 and Z or the convex portions 16, 26 it is considered that the resistance state of the layer 12 changes due to a lower voltage than when these concave portions and convex portions are not provided.
  • the concave portions 15, 25 and Z or the convex portions 16, 26 can be formed using a general lithography technique such as resist exposure, physical or chemical milling, or vapor deposition.
  • FIGS. 5A to 5C a method using fine particles will be described with reference to FIGS. 5A to 5C as a preferred example of a method of forming the concave portions 15 and 25 and the Z or the convex portions 16 and 26.
  • a lower electrode 51 is formed on a Si substrate 50 having a thermal oxidation film on its surface.
  • Pt can be exemplified as a preferable material of the lower electrode 51.
  • the fine particles 54 are dispersed on the surface 51a of the lower electrode 51.
  • the surface of the lower electrode 51 is irradiated with ions 57 such as argon ions using a physical etching apparatus using, for example, an ion gun (FIG. 5A).
  • the fine particles 54 are also etched and removed while using the fine particles 54 as a mask while etching the periphery thereof.
  • a projection 51b is formed on the surface 51a of the lower electrode 51 (FIG. 5B).
  • an information storage layer 52 and an upper electrode 53 are formed (FIG. 5C).
  • convex portions 56, 53b reflecting the convex portions 51b appear on the surfaces of these layers 52, 53.
  • a concave portion 55 (a concave portion reflecting the convex portion 51b of the lower electrode 51) 55 is formed on the lower surface 58, and a convex portion 56 is formed on the upper surface 59.
  • FIGS. 6A to 6C show another example of forming irregularities using fine particles.
  • fine particles 64 are dispersed on the surface 62a of the information storage layer 62 formed on the substrate 60 and the lower electrode 61, and the surface 62a is irradiated with ions 67 (FIG. 6A). By this ion irradiation, a convex portion 66 is formed on the surface 62a of the information storage layer 62 (FIG. 6B). In this example, since the upper electrode 63 is formed with the fine particles 64 remaining without being removed, the fine particles 64 are embedded in the upper electrode 63 on the convex portions 66 of the information storage layer 62 (FIG. 6C). ).
  • the information storage layer 62 has neither a concave portion nor a convex portion on its lower surface 68, but has a convex portion 66 on its upper surface 69. Also in this example, a projection 63b is formed on the surface 63a of the upper electrode 63 above the fine particles 64.
  • the fine particles 64 When the remaining fine particles 64 are a conductive material such as a metal, the fine particles 64 function as a part of the electrode 63.
  • the fine particles 64 may be an insulator such as an organic substance or an oxidized substance. The fine particles may be left as long as they do not cause a problem when they react with other substances in the subsequent process or use environment.
  • these projections 53b, 63b appearing on the surfaces of the upper electrodes 53, 63 hinder the subsequent device formation process these projections 53b, 63b may be formed by CMP (Chemical Mechanical Polishing) or cluster ion beam.
  • CMP Chemical Mechanical Polishing
  • the surface of the upper electrodes 53 and 63 may be flattened by removal using a technique such as etching.
  • the information storage layers 52 and 62 are formed by a spin coating method, the irregularities formed on the surfaces of the layers 52 and 62 can be alleviated and further substantially flattened. It becomes possible.
  • the layers 52 and 62 may be formed by spin coating.
  • the processing for forming the irregularities is performed on the surface 62a of the information storage layer 62 or the surface 51a of the lower electrode 51.
  • the processing for forming the irregularities does not necessarily need to be performed directly on these surfaces 5 la and 62 a.
  • the surface of the substrate 50 is processed and irregularities are imparted to the surface.
  • the lower electrode 51 may be formed so that the concave and convex are exposed on the surface 51a. Instead, a part of the lower electrode 51 is formed on the substrate 50, and the surface of the lower electrode 51 is formed to be uneven so that the unevenness caused by the unevenness is reflected on the surface 51a. The remaining part of the electrode 51 may be formed.
  • the formation of the concave portions and the Z or convex portions on the surface 62a of the information storage layer 62 may be performed by providing the lower structure of the surface 62a with irregularities.
  • a film having a surface reflecting the underlying structure can be easily formed by a sputtering method, a CVD method, or the like.
  • the step of forming at least one selected from the concave portion and the convex portion on the surface of the information storage layer or the first electrode (lower electrode) is performed by forming the concave portion on the surface (lower surface) located below the surface. Forming a film interposed between the surface and the lower surface such that the formed concave and Z or convex portions are reflected on the surface. And a step of performing the method.
  • lower electrodes 51 and 61, upper electrodes 53 and 63, and information storage layers 52 and 62 may be multilayered.
  • the lower electrodes 51 and 61 may have a double structure of a relatively thick film and a relatively thin film interposed between the film and the information storage layers 52 and 62.
  • the relatively thin film constitutes the lower electrode together with the relatively thick film as long as these films act as the lower electrode.
  • the diameter of the fine particles 54, 64 may be appropriately selected according to the size of the concave portion (convex portion) to be formed, but is preferably 1 nm or more, preferably 2 nm or more, 100 nm or less, more preferably 50 nm or less. Preferably, it is less than lOnm.
  • Fine particles may be organic or inorganic.
  • metal particles such as Au, Co, Fe, and Pt having a size of about 1 nm to several tens nm, which are controlled so as not to be aggregated by a protective colloid, are prepared by using an organic substance such as oleic acid. It is possible to use those which have been stabilized in a state.
  • These fine particles may be dispersed on the substrate by a method called self-organization (for example, see Japanese Patent Application Laid-Open No. 2000-54012).
  • self-organization for example, see Japanese Patent Application Laid-Open No. 2000-54012.
  • an organic substance those using a block copolymer or a graft copolymer are known (see, for example, M. Park et al., Science, vol. 276, ppl401-1406, JP-A-2001-151834). ).
  • the information storage layer may have a concave portion and a Z or a convex portion on only one of the surfaces, which may have a concave portion and a Z or a convex portion on upper and lower surfaces (interfaces). You may do it.
  • the information storage layer has at least one of a concave portion and a convex portion at the interface with the lower electrode (first electrode) and the interface with the upper electrode (second electrode).
  • the information storage layer has at least one of the concave and convex forces at the interface with either one of the lower electrode (first electrode) and the upper electrode (second electrode). This layer is substantially flat at the interface with the other electrode selected from the lower electrode (first electrode) and the upper electrode (second electrode).
  • the surface of the information storage layer on the lower electrode side is preferably substantially flat (Figs. 1, 2 and 6C).
  • the information storage layer is substantially flat at the interface with the lower electrode (first electrode), and this layer is selected from the concave and convex portions at the interface with the upper electrode (second electrode). It is preferable to have at least one.
  • the information storage layer is formed on the surface of the lower electrode (first electrode) without forming any of the concave and convex portions, in other words, the substantially flat lower electrode is formed.
  • An information storage layer can be formed on the surface of the layer, and a method of forming at least one of a concave portion and a convex portion force on the surface of this layer can be obtained.
  • the surface of the information storage layer on the upper electrode side is substantially flat.
  • the information storage layer has at least one selected from a concave portion and a convex portion, and at the interface with the upper electrode (second electrode), Is substantially flat Preferably.
  • This preferable structure includes, for example, a step of forming at least one selected from a concave portion and a convex portion on the surface of the lower electrode (first electrode), and the surface of the information storage layer is substantially formed on the surface of this electrode.
  • Forming this layer for example, by a spin coating method) so that the surface becomes flat, and forming an upper electrode (second electrode) on the surface of this layer without forming any concave portions or convex portions Can be obtained by
  • the method of the present invention is not limited to the above example, and includes, for example, a step of forming at least one selected from a concave portion and a convex portion on the surface of the lower electrode (first electrode), A method of forming an information storage layer such that at least one selected from a concave portion and a convex portion caused by at least one selected from the concave portion and the convex portion is exposed on a surface of the information storage layer. Good (see Figures 5A-C).
  • variable resistance element
  • the information storage layers 12, 52, and 62 are in a low resistance state as an initial state.
  • the lower electrodes 11, 51, 61 are dropped to 0 potential, and the upper electrodes 13, 53, 63 are applied with voltage V (V).
  • the layers 12, 52, and 62 change to the high resistance state, and the resistance value increases.
  • the upper electrodes 13, 53, and 63 are dropped to 0 potential, and the lower electrodes 11, 51, and 61 are electrically connected to a voltage V (V).
  • the layers 12, 52, and 62 change to a low resistance state.
  • the resistance state of layers 12, 52, 62 changes reversibly by applying an electrical pulse between the two surfaces of this layer. Since the resistance states of the layers 12, 52, and 62 are maintained without application of electric noise, an element including this layer can be used as a nonvolatile memory.
  • the resistance states of the information storage layers 12, 52, and 62 are determined by applying an electric pulse of a voltage V (V) (V ⁇ V) that does not change the resistance state of the information storage layers.
  • V (V) Can be reproduced by applying an electric pulse of voltage V (V). Note that the voltage V (V ), -V (V) may not be the same, considering the voltage required for each recording.
  • the resistance change (memory) element constitutes a 1-bit cell by being combined with a semiconductor element such as a transistor or a diode, and a large number of cells are combined to constitute a multi-bit memory cell. Is done.
  • the present invention also provides a nonvolatile memory including two or more variable resistance elements according to the present invention and two or more diodes or transistors.
  • FIG. 7A illustrates a circuit of a nonvolatile memory.
  • FIG. 7B is a partially enlarged view of FIG. 7A (in FIG. 7B, n is an integer shown in FIG. 7A).
  • a resistance change element and a transistor may be electrically connected in series. The operation of this nonvolatile memory will be exemplified below.
  • BL, WL can be maintained in the “1” state without supplying electrical energy.
  • nn Read the current flowing to BL n by RRW.
  • the resistance value is specified, and the resistance value corresponding to the low resistance state “0” or the force corresponding to the high resistance state “1” is determined.
  • FIG. 8 shows an example of the configuration of the nonvolatile memory shown in FIG. 7B.
  • This memory includes two resistance change elements 8 and two transistors 7 respectively connected to these two elements 8.
  • Transistor 7 includes an n-type source and drain 71 formed in p-type silicon substrate 80, and a gate electrode 72 formed in insulating film 74, respectively.
  • the resistance change element 8 includes a lower electrode 81 formed on a source or a drain 71, an information storage layer 82, and an upper electrode 83 also serving as a bit line.
  • FIG. 9 shows an example of a configuration of a nonvolatile memory using a diode instead of a transistor.
  • This memory includes two variable resistance elements 8 and two diodes 9 respectively connected to these two elements 8.
  • Diode 9 includes a connection between n-type portion 71 formed in p-type silicon substrate 80 and p-type portion 75 formed in n-type portion 71.
  • the resistance change element 8 includes a lower electrode 91, an information storage layer 92, and an upper electrode 93 formed on the p-type portion 75, respectively, and is arranged in the insulating layer 74 as in FIG.
  • all of the pair of electrodes 11, 13; 51, 53; 61, 63; 81, 83: 91, 93 are all information storage layers 12; 52; 62; 82;
  • the arrangement of the force electrodes arranged so as to be in contact only with the opposing surfaces is not limited to this.
  • the electrode may be arranged so that a part or all of the electrode is in contact with the side surface of the information storage layer.
  • a resistance change element was manufactured according to the procedure shown in FIGS. 10A to 10D.
  • a 500 nm-thick Pt film was formed as a lower electrode 101 by a sputtering method on a p-type silicon substrate 100 having an oxide film formed on the surface by a thermal oxidation method.
  • the molecular weight 6 A diblock copolymer consisting of 5000 polystyrene (PS) and 13200 molecular weight polymethyl methacrylate (PMMA) was synthesized, dissolved in propylene glycol monoethyl ether acetate (PGMEA) using this as a solvent, and spin-coated by spin coating. It was applied on the electrode 101.
  • PS polystyrene
  • PMMA polymethyl methacrylate
  • the polymer layer 201 is composed of a PS section 204 having etching resistance and a PMMA section 203 surrounding the PS section 204 (FIG. 10A).
  • RIE reactive ion etching
  • CF4 gas 0.3 Oltorr: about 1.33 Pa
  • the PMMA section 203 was selectively etched by irradiation with ions 107 using the PS section 204 as a mask.
  • Figure 10B The etching was performed until part of the surface of the lower electrode 101 receded, and the remaining PS portion 204 was removed by oxygen assing (FIG. 10C).
  • protrusions protrusions having a diameter of about 12 nm and a height of about 15 nm were formed at approximately equal intervals at a density of about 700 per Lm 2 .
  • a PCMO (Pr Ca MnO) film having a thickness of about 200 nm was formed as the information storage layer 102 by spin coating, and the upper electrode 103 was formed as
  • a t film was formed (FIG. 10D).
  • the interface (lower surface) 108 on the lower electrode 101 side has a recess 105 with a depth of about 15 ⁇ m and a surface density of about 700 Zm 2
  • the interface (upper surface) 109 on the upper electrode 103 side is substantially flat.
  • a variable resistance element A3 having a certain information storage layer 102 was obtained.
  • the information storage layer (PCMO film) 102 had a substantially flat surface on the upper electrode 103 side because this layer was formed by spin coating, and this surface formed the lower structure. It is also a force that does not reflect. As described above, it is also possible to form the information storage layer 102 having unevenness on the lower surface and a flat upper surface without adding a process after film formation.
  • the shape and area density of the concave portion 105 can be controlled by adjusting the composition and molecular weight of the block copolymer and other production conditions.
  • devices A1 to A2 and A4 to A9 in which the depth and the surface density of the recess 105 were controlled were manufactured.
  • a device B having the information storage layer 102 without the recess 105 was also manufactured.
  • the areal density of the recess 105 was higher than the areal density at the interface 108 of the crystal constituting the information storage layer 102, which was a polycrystal.
  • the minimum value of the pulse width (the pulse width at which the resistance state of at least one of the ten elements has changed), the maximum value (the pulse width at which the resistance state of all the elements of the ten elements has changed), Table 2 shows the difference between the minimum value and the maximum value, together with the applied voltage.
  • the formation of the recesses on the surface of the information storage layer makes it possible to vary the width of the electric pulse (ie, the depth of the recesses and the recesses).
  • the difference between the maximum pulse width of the ten devices with the same areal density and the minimum pulse width of the ten devices with the same recess depth and the same areal density was significantly smaller.
  • the fact that the width of the electric pulse varies among the same variable resistance elements is itself unavoidable with the current technology.Reducing this variation is extremely important in mass-producing this element and putting it into practical use. It is.
  • Example 2 The nonvolatile memory described above with reference to FIGS. 7A and 7B and FIG. 8 was manufactured. However, since the resistance change element 8 was manufactured in substantially the same manner as in Example 1, the unevenness of the information storage layer 82 exists at the interface on the lower electrode 81 side, not on the interface on the upper electrode 83 side, unlike FIG. .
  • the device 8 was produced in the same manner as in the device A1 or A4 in Example 1.
  • P phosphorus
  • P-doped polysilicon is used as the gate electrode 72
  • Cu is used as the extraction electrode 73 and the upper electrode 83
  • SiO is used as the insulating layer 74.
  • the circuit shown in FIG. 7A was configured using this nonvolatile memory as an array. Then, as described above, a low resistance was achieved by using an electrical pulse with a write voltage of V4V and a pulse width of 50 ns.
  • a resistance change element was fabricated in the same procedure as in FIGS. 5A to 5C.
  • the information storage layer 52 was formed by the same spin coating method as in Example 1, unlike FIG. 5C, the interface 59 of the information storage layer 52 on the upper electrode 53 side and the surface of the upper electrode were flat.
  • the fine particles 54 were arranged by applying a colloid solution of Co fine particles. This colloid solution was prepared as follows.
  • the fine particles 54 are dispersed almost uniformly on the surface 51a of the lower electrode 51 without using any special means. This is a metal colloid This is for self-organizing without agglomeration.
  • the organic matter was removed by oxygen ashes, and the fine particles 54 were dispersed on the lower electrode 51 (FIG. 5A).
  • the fine particles 54 were removed and the convex portions 51b were formed (Fig. 5B).
  • the protrusions 51b had a height of about 8 nm, a diameter of about 1 Onm, and a surface density of about 1000 Zm 2 .
  • an information storage layer 52 and an upper electrode layer 53 were sequentially formed (FIG. 5C).
  • the depth, the surface density, and the like of the concave portion formed in the information storage layer 52 can be controlled by adjusting the size and density of the Co fine particles.
  • the same measurement as in Example 1 was performed while controlling these, almost the same results as in Example 1 were obtained with respect to the relationship between the depth and the surface density of the concave portion 55 and the characteristics.
  • a resistance change element was manufactured according to the procedure shown in FIGS. 11A to 11C.
  • the surface of the information storage layer 112 formed on the substrate 110 was processed on the upper surface 119 of the lower electrode 111, instead of the surface of the lower electrode 111, and the convex portion 116 was formed on the upper surface 119 of this layer 112. .
  • the lower surface 118 of this layer 112 was flat.
  • the convex portion 116 was formed by etching the PMMA portion 203 using the PS portion 204 of the polymer layer 201 formed using a block copolymer composed of PS and PMMA as a mask.
  • the formation of the upper electrode 113 was performed in the same manner as in Example 1 (FIGS. 11A to 11C).
  • the resistance change element thus obtained was subjected to the same measurement as in Example 1 while controlling the height and the surface density of the convex portion 116.
  • the relationship between the height and the surface density of the convex portion 116 and the characteristic was obtained. , Almost the same results as in Example 1 were obtained.
  • a resistance change element was manufactured according to the procedure shown in FIGS. 12A to 12C.
  • the surface of the information storage layer 122 which is different from the surface of the lower electrode 121 formed on the substrate 120 was processed.
  • the thickness of the information storage layer 122 (PCMO film) is set to about 100 nm.
  • a method for forming a concave portion in this example will be described.
  • predetermined information is stored on the information storage layer 122.
  • a resist pattern 301 having an opening 303 was formed by one X-ray lithography method.
  • the openings 303 have a size of about 20 nm ⁇ 20 nm and are arranged on the matrix at intervals of about 50 nm.
  • ion milling was performed with argon ions 307 using the resist pattern 301 as a mask, thereby etching the information storage layer 122 in the portion exposed from the opening 303 (Fig. 12A).
  • a concave portion 305 of the surface of the layer 122 was formed, and the resist pattern 301 was further removed (FIG. 12B).
  • the recess 305 was slightly smaller than the opening 303 (15 ⁇ m X 15 nm), and had a depth of 3 nm.
  • an upper electrode layer 123 was formed on the information storage layer 122, and the surface of this layer was flattened by a cluster ion beam and a CMP method (FIG. 12C).
  • a concave portion 305 is formed in the upper surface 129 of the information storage layer 122, and the lower surface 128 is flat.
  • Example 1 With respect to the resistance change element thus obtained, the same measurement as in Example 1 was performed while controlling the depth and the surface density of the concave portion 305, and the relationship between the characteristic and the depth and the surface density of the concave portion 305 was obtained. Almost the same results as in Example 1 were obtained.
  • a resistance change element was manufactured according to the procedure shown in FIGS. 13A to 13D.
  • an MgO substrate was used as the substrate 130, and the thickness of the information storage layer (PCMO film) 132 was 100 nm.
  • a resist pattern 301 having an opening 303 on the surface of the information storage layer 132 is formed in the same manner as in the fifth embodiment. Ion milling using ion 307 was performed (FIG. 13A). Next, a concave portion 305 was formed on the surface of the information storage layer 132, and an Al 2 O 3 film was formed as a flattened layer 137 on this layer by a nottering method (FIG. 13B). The recess 305 has a size of 25 nm.
  • the present invention is widely used as a storage device of a computer or a portable information terminal, and is used as a variable resistance element using a layer whose resistance value can be changed by application of an electric pulse. Have value.
  • the resistance change element of the present invention can be used not only as a memory element but also as a switching element, a rectifying element, and the like for controlling electricity, heat, magnetism, light, and the like.

Abstract

　本発明は、低消費電力、高速メモリとして期待されているＲＲＡＭの駆動電圧を低くし、かつ同じ抵抗変化を実現するための電気パルスの幅のバラツキを抑制する。本発明は、第１電極と、第１電極の上に形成され、電気パルスを印加することにより抵抗が変化しうる層と、この層の上に形成された第２電極と、を含み、上記層がペロブスカイト構造を含み、上記層が、第１電極および第２電極から選ばれる少なくとも一方の電極との界面において、凹部および凸部から選ばれる少なくとも一方を有する抵抗変化素子、を提供する。

Description

明 細 書
抵抗変化素子、その製造方法、その素子を含むメモリ、およびそのメモリ の駆動方法
技術分野
[0001] 本発明は、不揮発メモリ、スイッチング素子、整流素子等として使用可能な抵抗変 化素子に関する。この素子は、特に、抵抗変化メモリ素子として、コンピュータ、携帯 情報端末等に使用される記憶装置に有用である。
背景技術
[0002] コンピュータの多様化、高速化に伴い、リコンフィギユラブル論理 LSIに対応するメ モリが求められている。このようなメモリとしては、 DRAM (Dynamic Random Access Memory)のような揮発メモリではなぐ不揮発メモリが望ましい。現在のところ、不揮発 メモリとしては、 EEPROM (Electronically Erasable and Programmaole Read unly Memory)、フラッシュメモリ等が用いられている。しかし、より自由度が高い記録再生 に対応し、高速、大容量、低消費電力なメモリが必要とされており、 FeRAM ( Ferroelectric Random Access Memory)、 MRAM (Magnetoresistive Random Access Memory)といった、新しいメモリの開発が盛んとなっている。このような新しいメモリの 一つとして、 RRAM (Resistance Random Access Memory)は、低消費電力、高速メ モリとして期待されている。
[0003] RRAMは、記憶素子として、 CMR (Colossal Magnetoresistance)薄膜を用い、この CMR膜にパルス電圧を印加することにより CMR膜の電気抵抗が変化することを利 用して、情報の記録再生を行う不揮発メモリである（例えば、米国特許第 6204139 号、米国特許第 6473332号)。
[0004] RRAMが抱えて!/、る課題は主に 2つである。 1つは、印加電圧（駆動電圧）が高！ヽ こと、である。現在の技術では、印加すべき電気パルスの電圧は 5V程度である。しか し、素子の高速化、低消費電力化のために低電圧化は必須である。もう 1つは、電気 パルス印加後の薄膜の抵抗のバラツキが大きいこと、換言すれば、同じ抵抗変化を 実現するための電気ノルスのパルス幅（時間）のバラツキが大きいこと、である。特に CMR薄膜として多結晶膜を用いる場合には、パルス幅のバラツキが大きくなる。 発明の開示
[0005] 本発明は、電気パルスの印加により抵抗値が変化しうる層を含む抵抗変化素子の 改良を目的とする。
[0006] 本発明は、第 1電極と、第 1電極の上に形成され、電気パルスを印加することにより 抵抗が変化しうる層と、この層の上に形成された第 2電極と、を含み、上記層がぺロブ スカイト構造を含み、上記層が、第 1電極および第 2電極力 選ばれる少なくとも一方 の電極との界面において、凹部および凸部力 選ばれる少なくとも一方を有する抵 抗変化素子、を提供する。
[0007] また、本発明は、上記抵抗変化素子の製造方法を提供する。この方法は、第 1電極 の表面上に上記層を形成する工程と、上記層の表面上に第 2電極を形成する工程と 、を含み、第 1電極の表面に凹部および凸部力 選ばれる少なくとも一方を形成する 工程と、上記層の表面に凹部および凸部から選ばれる少なくとも一方を形成するェ 程と、力 選ばれる少なくとも一つの工程をさらに含む。
[0008] さらに、本発明は、上記抵抗変化素子を含む不揮発メモリを提供する。この不揮発 メモリは、上記抵抗変化素子と、この抵抗変化素子に電気的に接続されたダイオード またはトランジスタとを含む。
[0009] またさらに、本発明は、上記不揮発メモリの駆動方法を提供する。この方法は、第 1 電極と第 2電極との間に書き込み電気パルスを印加することにより、上記層の抵抗状 態を低抵抗状態から高抵抗状態へと、またはその逆に、変化させるステップと;上記 層の抵抗状態が変化せず、かつ上記抵抗状態を読み出すことができる読み出し電 気パルスを第 1電極と第 2電極との間に印加して上記層の抵抗状態を特定するステツ プと、を含む。この駆動方法では、電圧 4. OV以下の電気パルスの印加により上記層 の抵抗状態を変化させてもょ 、。
[0010] 本発明の抵抗変化素子では、電気パルスの印加により抵抗値が変化しうる層（以下 「情報記憶層」ということがある）の面に凹部および Zまたは凸部が形成されているた め、その周辺では電気パルスの印加に伴う層の局部的な状態変化が誘起されやす い。この局部的な状態変化は情報記憶層の他の部分に伝播し、その結果、従来より も低い電圧のパルスで層全体の抵抗状態を変化させることができる。また、情報記憶 層の状態変化の契機となる凹部および Zまたは凸部により、この層の抵抗状態を変 化させるための電気パルスの幅のバラツキを抑制することも可能となる。
図面の簡単な説明
[0011] [図 1]図 1は、本発明の抵抗変化素子の一例を示す断面図である。
[図 2]図 2は、本発明の抵抗変化素子の別の一例を示す断面図である。
[図 3]図 3A, Bは、それぞれ、凹部の形状および配置の例を示す情報記憶層の斜視 図である。
[図 4]図 4は、凹部および凸部の形状および配置の例を示す情報記憶層の斜視図で ある。
[図 5]図 5A— Cは、それぞれ、本発明の製造方法の一例の各工程を示す断面図で ある。
[図 6]図 6A— Cは、それぞれ、本発明の製造方法の別の一例の各工程を示す断面 図である。
[図 7]図 7Aは、不揮発メモリの回路の一例を示す部分回路図であり、図 7Bは、図 7A の部分拡大図である。
[図 8]図 8は、本発明の不揮発メモリの一例を示す断面図である。
[図 9]図 9は、本発明の不揮発メモリの別の一例を示す断面図である。
[図 10]図 10A— Dは、それぞれ、実施例 1で実施した各工程を示す断面図である。
[図 11]図 11A— Cは、それぞれ、実施例 4で実施した各工程を示す断面図である。
[図 12]図 12A— Cは、それぞれ、実施例 5で実施した各工程を示す断面図である。
[図 13]図 13A— Dは、それぞれ、実施例 6で実施した各工程を示す断面図である。 発明を実施するための最良の形態
[0012] 以下、図面を参照しながら、本発明の抵抗変化素子の実施形態について説明する
[0013] 図 1は、本発明の抵抗変化素子の一例を示し、この素子では、基板 10上に、下部 電極 11、情報記憶層 12、上部電極 13がこの順に形成され、情報記憶層 12と上部 電極 13との間の界面 19に凹部 15が形成されている。なお、「ぺロブスカイト構造」は 、層状ぺロブスカイト構造であってもよい。
[0014] 情報記憶層 12は、マンガン、コノ レト、チタン、ニッケル、クロム、バナジウムおよび 銅力も選ばれる少なくとも 1種を含む酸ィ匕物、であることが好ましぐ例えば、 Pr Ca
l-x x
MnO (以下「PCMO」と略す；以下の酸化物も同様の略称を併記）、 La Sr MnO
3 l-x x 3
(LSMO)、 La Ca MnO (LCMO)および LaCoO力 選ばれる少なくとも 1種を含
l-x X 3 3
むとよい。ただし、 Xは、 0< χ< 1を満たす数値であり、 LSMOでは好ましくは 0< x≤ 0. 5である。
[0015] 情報記憶層 12は、単結晶体であっても多結晶体であってもよい。一般に、単結晶 体は特性に優れ、多結晶体は量産に適している。この層は、互いに異なるぺロブス力 イト構造を有する酸化物の積層体から構成されて!ヽてもよ ヽ。
[0016] 情報記憶層 12の形成方法に制限はなぐスパッタリング法、蒸着法、 CVD (
し nemical Vapor Deposition)法、 MOCVD (Metal urganic Chemical Vapor
Deposition)法に代表される種々の物理的、化学的な方法を用いることができる。
[0017] 単結晶体である層 12の形成方法としては、 PLD法（Pulsed Laser Deposition,パル ス 'レーザー蒸着法)が好ましい。情報記憶層 12として PCMO単結晶体を形成する 場合、基板 10としては LaAlO (LAO)基板が適している。 LAO基板を用いる場合に
3
は、情報記憶層 12を単結晶成長させるためのバッファ層、さらには下部電極 11、とし ての機能を有する層として YBa Cu O (YBCO)膜を形成するとよい。
2 3 7
[0018] 一方、多結晶体を成長させる場合には、例えば、基板 10とする熱酸ィ匕膜付きシリコ ン基板上に、下部電極 11として白金 (Pt)薄膜を形成し、その上に、スピンコート法等 により、情報記憶層 12を形成すればよい。なお、ぺロブスカイト構造を成長させるた めの面は、 Ptまたは Irにより構成することが好ましい。
[0019] 情報記憶層 12の膜厚は、 10nm以上 600nm以下、特に 50nm以上 200nm以下 が好ましい。情報記憶層 12が薄いと、この層の抵抗変化を誘起しやすい。これを考 慮し、層 12の膜厚を 150nm以下としてもよい。
[0020] 基板 10の材料の好ましい例には、上述のシリコン、 LAOの他に、 Ge, GaAs, InP , InSb, InAs, GaAs, SrTiO ,サファイア， MgO等が含まれる。また、電極 11, 13
3
の材料の好ましい例には、上述の YBCO, Pt, Irの他に、 Ag, Au, Cu, LaSrCoO , RuO , IrO , SrRuO , Al, Ta, TaSiN, MoN等が含まれる。
2 2 3
[0021] 情報記憶層 12とこれに隣接する層（隣接層）との間には、 2つの界面 18, 19が存 在する。図 1に示した構成では、隣接層は、第 1電極 (下部電極） 11,第 2電極 (上部 電極） 13である。情報記憶層 12は、これら隣接層 11, 13との間の 2つの界面 18, 19 のいずれか一方、または両方に、凹部および Zまたは凸部を有する。この例では、情 報記憶層 12は、上部電極 13との間の上方界面（上面） 19に 2以上の凹部 15を有す る力 下部電極 11と間の下方界面（下面） 18には凹部および凸部のいずれも有しな い。
[0022] 図 2に示した構成では、情報記憶層 12は、上面 19に 2以上の凸部 16を有し、下面 18には凹部も凸部も有しない。この例では、情報記憶層 12と上部電極 13との間に、 凸部 16により生じた凹凸を緩和する平坦ィ匕層 17が介在している。このように、情報記 憶層 12と隣接層 11, 13との界面には、凹部 15および Zまたは凸部 16により生じた 層 12の面の粗さを緩和する平坦ィ匕層 17を配置してもよ 、。平坦化層 17を配置する と、上部電極 13その他の層を平坦な面の上に積層することができる。
[0023] 平坦ィ匕層 17は、導電体、半導体、絶縁体の 、ずれであってもよ!/、。平坦ィ匕層 17に 用いうる好ましい絶縁体としては、 SiO、 SiN、 Al Oが挙げられるが、有機物絶縁体
2 2 3
を用いても構わない。
[0024] 凹部 15および凸部 16の数および配置に制限はない。例えば、情報記憶層 12は、 図 3Aに示したように、規則的に配列した凹部 15を有していてもよぐ図 3Bに示したよ うに、不規則に配列した凹部 15を有していてもよい。凹部 15および凸部 16の形状も 図示したような円柱に限られるわけではない。情報記憶層 12は、例えば、図 4に示し たように、所定方向に伸長する凹部 25および凸部 26を有して ヽても構わな 、。
[0025] 凹部 15, 25および Zまたは凸部 16, 26の大きさは、本件発明による効果が得られ る限り特に制限されないが、一般に、凹部（凸部）の深さ（高さ）は、情報記憶層 12の 膜厚の 1Z100以上とするとよい。ただし、抵抗変化を引き起こす有効な起点を層 12 に確実に発生させるためには、凹部および凸部力 選ばれる少なくとも一方の高さま たは深さが、層 12の膜厚の 1/40以上、特に 1/10以上、であることが好ましい。
[0026] 凹部 15, 25および Zまたは凸部 16, 26の単位面積当たりの個数、換言すれば面 密度、〖こも制限はない。ただし、情報記憶層 12が多結晶体である場合には、凹部お よび凸部力 選ばれる少なくとも一方の数が、当該凹部および凸部力 選ばれる少 なくとも一方が存在する界面に接する多結晶体を構成する結晶の数よりも多いことが 好ましい。情報を書き込むための電気パルスの低電圧化と、その幅（時間）のバラッ キの抑制とを確実に行うためである。層 12が単結晶体である場合にも、凹部 15, 25 および Zまたは凸部 16, 26の面密度は上記程度に高いほうがよい。
[0027] 具体的には、情報記憶層 12の界面 18, 19において、凹部および凸部から選ばれ る少なくとも一方は、 100個/ m2以上、さらには 1000個/ m2以上、特に 10000 個 Zw m2以上、の割合で存在することが好ましい。
[0028] 凹部 15, 25および Zまたは凸部 16, 26では、情報記憶層 12に歪みが生じやすく 、結晶欠陥ゃデイスロケーションが形成されやすい。電圧の印加時には、これらが構 造的起点となって、層 12の抵抗状態の変化が引き起こされると考えられる。層 12で は、その一部に抵抗状態が変化するのに十分な電圧が印加されるとその部分で抵 抗状態が変化し、その変化が周辺部に伝播していく。こうして、凹部 15, 25および Z または凸部 16, 26がある場合には、これら凹部、凸部がない場合よりも低い電圧によ り、層 12の抵抗状態が変化すると考えられる。
[0029] 凹部 15, 25および Zまたは凸部 16, 26は、レジスト露光、物理的または化学的ミリ ング、蒸着といった一般的なリソグラフィー技術を用いて形成することができる。
[0030] 以下、凹部 15, 25および Zまたは凸部 16, 26の形成方法の好ましい例として、微 粒子を用いる方法を、図 5A— Cを参照しながら説明する。
[0031] 例えば熱酸ィ匕膜をその表面に有する Si基板 50上に、下部電極 51を形成する。下 部電極 51の好ましい材料としては Ptを例示できる。次に、下部電極 51の表面 51aに 微粒子 54を分散させる。この状態で、下部電極 51の表面を、例えばイオン銃を用い た物理的エッチング装置を用い、アルゴンイオンのようなイオン 57により照射する（図 5A) o
[0032] このイオン照射により、微粒子 54をマスクとして、その周囲にエッチングを施しなが ら微粒子 54もエッチングして除去する。こうして、下部電極 51の表面 51aに凸部 51b が形成される（図 5B)。 [0033] 引き続き、情報記憶層 52および上部電極 53を形成する（図 5C)。これらの層 52, 5 3の表面には、凸部 51bを反映した凸部 56, 53bが現れる。こうして、情報記憶層 52 には、その下面 58に凹部（下部電極 51の凸部 51bを反映した凹部） 55が、その上面 59に凸部 56がそれぞれ形成される。
[0034] 図 5A— Cに示した例では微粒子 54を除去した力 微粒子 54の一部または全部を 残してちょい。
[0035] 図 6A— Cに微粒子を用いて凹凸を形成する別の例を示す。
[0036] この例では、基板 60および下部電極 61上に形成された情報記憶層 62の表面 62a に微粒子 64を分散させ、表面 62aにイオン 67を照射する（図 6A)。このイオン照射 により、情報記憶層 62の表面 62aに凸部 66が形成される（図 6B)。この例では、微粒 子 64を除去せずに残存させた状態で上部電極 63を形成するため、微粒子 64は、情 報記憶層 62の凸部 66上で上部電極 63内に埋め込まれる（図 6C)。情報記憶層 62 は、その下面 68には凹部も凸部も有しないが、その上面 69には凸部 66を有する。こ の例示においても、上部電極 63の表面 63aには、微粒子 64の上方に凸部 63bが形 成される。
[0037] 残存した微粒子 64が金属等の導電性材料である場合、微粒子 64は電極 63の一 部として機能する。ただし、微粒子 64は有機物、酸ィ匕物等の絶縁体であってもよい。 微粒子は、この後のプロセスや利用環境等で他の物質と反応するといつた問題を引 き起こさない限り、残存させて構わない。
[0038] 上部電極 53, 63の表面に現れる凸部 53b, 63bがその後の素子形成プロセスに おいて支障となる場合には、これら凸部 53b, 63bを CMP (Chemical Mechanical Polishing)やクラスターイオンビームエッチング等の手法を用いて除去し、上部電極 5 3, 63の表面を平坦ィ匕してもよい。
[0039] なお、後述するように、情報記憶層 52, 62をスピンコート法により形成すれば、層 5 2, 62の表面に形成される凹凸を緩和、さらには実質的に平坦化、することが可能と なる。情報記憶層 52, 62の表面を平坦ィ匕すべき場合には、層 52, 62をスピンコート 法により形成するとよい。
[0040] 微粒子 54, 64を用いる方法は、小さい凹部 55および Zまたは凸部 56, 66を多数 形成するのに適している。本発明では、凹部および凸部から選ばれる少なくとも一方 を、微粒子をマスクとするエッチングにより形成することが推奨される。
[0041] 上記の例示では、凹凸を形成する加工を、情報記憶層 62の表面 62aまたは下部 電極 51の表面 51a、に対して行った。ただし、凹凸を形成する加工は、必ずしもこれ ら表面 5 la, 62aに直接行わなくてもよい。
[0042] 例えば、下部電極 (第 1電極） 51の表面 51aに凹部および Zまたは凸部を形成する ために、基板 50の表面を加工してこの表面に凹凸を付与し、この凹凸に起因する凹 凸が表面 51aに表出するように下部電極 51を形成してもよい。これに代えて、基板 5 0の上に下部電極 51の一部を形成し、その表面をカ卩ェして凹凸を付与し、この凹凸 に起因する凹凸が表面 51aに反映されるように下部電極 51の残部を形成してもよい 。これと同様、情報記憶層 62の表面 62aへの凹部および Zまたは凸部の形成を、当 該表面 62aの下部構造に凹凸を付与することにより行っても構わない。下部構造を 反映する表面を有する膜は、スパッタリング法、 CVD法等により容易に形成できる。
[0043] このように、情報記憶層または第 1電極（下部電極)の表面に凹部および凸部から 選ばれる少なくとも一方を形成する工程を、当該表面の下方に位置する表面（下方 表面）に凹部および Zまたは凸部を形成する工程と、形成した凹部および Zまたは 凸部に起因する凹部および Zまたは凸部が当該表面に反映するように当該表面と 下方表面との間に介在する膜を形成する工程と、を含む方法により行ってもよい。
[0044] 下部電極 51, 61、上部電極 53, 63および情報記憶層 52, 62力 多層であっても よいことにも留意すべきである。例えば、下部電極 51、 61は、相対的に厚い膜と、こ の膜と情報記憶層 52, 62との間に介在する相対的に薄い膜との 2重構造を有してい てもよい。この場合、相対的に薄い膜を形成する主目的にかかわらず、これらの膜が 下部電極として作用する限り、相対的に薄い膜は、相対的に厚い膜とともに下部電 極を構成する。
[0045] 微粒子 54, 64の直径は、形成すべき凹部（凸部）の大きさに応じて適宜選択すれ ばよいが、 lnm以上、好ましくは 2nm以上、 lOOnm以下、好ましくは 50nm以下、よ り好ましくは lOnm以下、が適している。微粒子は、有機物であっても無機物であって ちょい。 [0046] 微粒子としては、例えば、保護コロイドで凝集しないように制御された lnm程度から 数十 nmの大きさの Au, Co, Fe, Pt等の金属微粒子をォレイン酸等の有機物を用 いてコロイド状にして安定ィ匕したものを用いることができる。この微粒子は、いわゆる 自己組織ィ匕といわれる方法で基板に分散させればよい（例えば特開 2000— 54012 号公報参照)。有機物を用いる微粒子としては、ブロックコポリマーやグラフトコポリマ 一を用いたものが知られている（例えば、 M. Park et al.， Science, vol.276, ppl401- 1406、特開 2001— 151834号公報参照）。
[0047] 上記例示のように、情報記憶層は、その上下の面 (界面）に凹部および Zまたは凸 部を有してもよぐいずれか一方の面のみに凹部および Zまたは凸部を有していても よい。前者の場合、下部電極 (第 1電極）との界面および上部電極 (第 2電極）との界 面において、情報記憶層は凹部および凸部カも選ばれる少なくとも一方を有する。 後者の場合、下部電極 (第 1電極)および上部電極 (第 2電極)から選ばれる 1、ずれ か一方の電極との界面において、情報記憶層は凹部および凸部力 選ばれる少なく とも一方を有し、下部電極 (第 1電極)および上部電極 (第 2電極)から選ばれる他方 の電極との界面において、この層は実質的に平坦である。
[0048] 良質の情報記憶層を成長させるためには、情報記憶層の下部電極側の面は実質 的に平坦であることが好ましい（図 1、図 2、図 6C)。これを考慮すると、下部電極 (第 1電極）との界面において、情報記憶層が実質的に平坦であり、上部電極 (第 2電極） との界面において、この層が凹部および凸部から選ばれる少なくとも一方を有するこ とが好ましい。
[0049] この好ましい構造は、例えば、下部電極 (第 1電極)の表面上に、凹部および凸部 のいずれも形成することなく情報記憶層を形成し、換言すれば実質的に平坦な下部 電極の表面上に情報記憶層を形成し、この層の表面に凹部および凸部力 選ばれ る少なくとも一方を形成する工程を含む方法により得ることができる。
[0050] 情報記憶層の上に良質の上部電極その他の層を積層するためには、情報記憶層 の上部電極側の面は実質的に平坦であることが好ましい。これを考慮すると、下部電 極 (第 1電極)との界面において、情報記憶層が凹部および凸部から選ばれる少なく とも一方を有し、上部電極 (第 2電極）との界面において、この層が実質的に平坦であ ることが好ましい。
[0051] この好ましい構造は、例えば、下部電極 (第 1電極)の表面に凹部および凸部から 選ばれる少なくとも一方を形成する工程を含み、この電極の表面上に、情報記憶層 の表面が実質的に平坦となるように (例えばスピンコート法により）この層を形成し、こ の層の表面上に、凹部および凸部のいずれも形成することなく上部電極 (第 2電極） を形成する方法によって得ることができる。
[0052] 本発明の方法は、上記の例示に限られず、例えば、下部電極 (第 1電極)の表面に 凹部および凸部カゝら選ばれる少なくとも一方を形成する工程を含み、この電極の表 面上に、上記凹部および凸部から選ばれる少なくとも一方に起因する凹部および凸 部から選ばれる少なくとも一方が情報記憶層の表面に表出するように、情報記憶層 を形成する方法であってもよい（図 5A— C参照)。
[0053] 以下、抵抗変化素子の動作につ!、て説明する。
[0054] 初期状態として、情報記憶層 12, 52, 62が低抵抗状態にあるとする。この状態で、 ί列えば、下咅電極 11, 51, 61を 0電位に落とし、上咅電極 13, 53, 63に電圧 V (V)
W
の電気パルスを所定時間印加すると、層 12, 52, 62が高抵抗状態へと変化して抵 抗値が増大する。高抵抗状態にある情報記憶層 12, 52, 62について、例えば上部 電極 13, 53, 63を 0電位に落とし、下咅電極 11, 51, 61に電圧 V (V)の電気ノ ノレ
W
スを所定時間印加すると、層 12, 52, 62が低抵抗状態へと変化する。
[0055] このように、層 12, 52, 62の抵抗状態は、この層の 2つの面の間に電気パルスを印 加することにより可逆的に変化する。層 12, 52, 62の抵抗状態は電気ノ ルスを印加 しなくても維持されるため、この層を含む素子は不揮発メモリとして使用できる。
[0056] 情報記憶層 12, 52, 62の抵抗状態は、この層の抵抗状態が変化しない大きさであ る電圧 V (V) (V <V )の電気パルスを印加して、電流値を読み取ることにより、特
R R W
定できる。この電気パルスの極性は!、ずれでもよ！/、。
[0057] 例えば、高抵抗状態が「1」に、低抵抗状態が「0」にそれぞれ対応すると定義すると 、この抵抗変化素子には、電圧 V (V)の電気ノ ルスを印加することにより「1」が記録
W
され、電圧一 V (V)の電気ノ ルスを印加することにより「0」が記録されることになる。こ
W
の記録情報は、電圧 V (V)の電気パルスの印加により再生できる。なお、電圧 V (V )、 -v (V)の絶対値は同じでなくてもよぐそれぞれの記録に要する電圧を考慮して w
定めればよい。
[0058] この抵抗変化 (メモリ）素子は、トランジスタ、ダイオード等の半導体素子と組合わさ れることにより、 1ビットのセルを構成し、さらにこのセルが多数組合されて、多ビットの メモリセルが構成される。本発明は、本発明による抵抗変化素子と、ダイオードまたは トランジスタとをそれぞれ 2以上含む不揮発メモリ、も提供する。
[0059] 図 7Aに不揮発メモリの回路を例示する。図 7Bは、図 7Aの部分拡大図である（図 7 Bにおいて nは図 7Aに示された整数)。図示したように、不揮発メモリでは、抵抗変化 素子と、トランジスタ (またはダイオード）とを電気的に直列に接続するとよい。この不 揮発メモリの動作を以下に例示する。
[0060] 低抵抗状態「0」となって ヽる抵抗変化素子 (メモリ素子) Rに「 1」を書き込む場合に は、この素子に対応するワードライン WLに所定の電圧 Vを印加してトランジスタ TR
n G
のゲートをオン状態にする。その状態で、共通ライン CLを接地して、ビットライン BL に所定の電圧 Vを印加する。こうして、ー且メモリ素子 Rに「1」が記録されると、 CL
W n n
、 BL、 WLのいずれにも電気的なエネルギーを供給することなぐ「1」の状態を保持 できる。
[0061] このメモリ素子 Rに「0」を書き込む、つまり初期化する場合には、ワードライン WL に上記所定の電圧 Vをカ卩えてトランジスタ TRをオンとした状態で、ビットライン BLn
G n
を接地して共通ライン CLに所定の電圧 Vを加える。
n W
[0062] 再生する場合には、ワードライン WLに電圧を加えてトランジスタ TRをオンとした 状態で、共通ライン CLを接地してビットライン BLに所定の電圧 V (V <V )を加え
n n R R W て BLnに流れる電流を読み取る。これによつて の抵抗値を特定し、その抵抗値が、 低抵抗状態「0」に相当するか、高抵抗状態「1」に相当する力、を判別する。
[0063] 上記例示では、「1」と「0」の 2値状態で記録再生を行う場合について説明したが、 抵抗変化素子における抵抗変化のダイナミックレンジが広い場合、即ち、抵抗の変 化量が大きぐかつ、それぞれの抵抗値に対する電圧制御が可能な場合、例えば、 パルス電圧幅（時間）によって抵抗値を多段階に制御できる場合、には多値の記録も 可能である。 [0064] 図 8に、図 7Bに示した不揮発メモリの構成の一例を示す。このメモリには、 2つの抵 抗変化素子 8と、これら 2つの素子 8にそれぞれ接続する 2つのトランジスタ 7が含まれ ている。トランジスタ 7は、それぞれ p型シリコン基板 80内に形成された n型部であるソ ースおよびドレイン 71と、絶縁膜 74中に形成されたゲート電極 72とを含んでおり、 2 つのトランジスタが共有するソース（ドレイン） 71には、共通ラインに接続する取り出し 電極 73が接続している。抵抗変化素子 8は、それぞれソースまたはドレイン 71上に 形成された下部電極 81、情報記憶層 82、およびビットラインを兼ねる上部電極 83を 含んでいる。
[0065] 図 9に、トランジスタに代えてダイオードを用いた不揮発メモリの構成の一例を示す 。このメモリには、 2つの抵抗変化素子 8と、これら 2つの素子 8にそれぞれ接続する 2 つのダイオード 9が含まれている。ダイオード 9は、 p型シリコン基板 80内に形成され た n型部 71と、 n型部 71内に形成された p型部 75との接続を含んでいる。抵抗変化 素子 8は、それぞれ p型部 75上に形成された下部電極 91、情報記憶層 92、および 上部電極 93を含み、図 8と同様、絶縁層 74内に配置されている。
[0066] 図 9に示したメモリでは、共通電極 76の電位が上部電極 93の電位よりも高い電位 差を生じさせても、 n型部 71と p型部 75との np接合により電流はほとんど流れない（ オフ状態)。一方、逆の電位差を電極 76, 93に与えると、 pn接合に沿って電流が流 れる (オン状態)。
[0067] なお、上記の例示では、すべて、一対の電極 11, 13 ; 51, 53 ; 61, 63 ; 81, 83 : 9 1, 93は、すべて情報記憶層 12 ; 52 ; 62 ; 82 ; 92における互いに対向する面（上面 および下面）にのみ接するように配置されていた力 電極の配置はこれに限定されな い。電極は、情報記憶層の側面にその一部または全部が接するように配置されてい てもよい。
[0068] 以下、実施例により、本発明をさらに具体的に説明する。
[0069] (実施例 1)
図 10A— Dに示した手順に沿って抵抗変化素子を作製した。
[0070] まず、熱酸化法により表面に酸化膜を形成した p型シリコン基板 100上に、下部電 極 101として厚さ 500nmの Pt膜をスパッタリング法により成膜した。次いで、分子量 6 5000のポリスチレン（PS)と分子量 13200のポリメタクリル酸メチル（PMMA)とから なるジブロックコポリマーを合成し、これを溶媒とするプロピレングリコールモノェチル エーテルアセテート（PGMEA)に溶かし、スピンコート法で下部電極 101上に塗布し た。
[0071] 溶媒を気化させた後、 100— 200°C程度で加熱することにより、ジブロックコポリマ 一のミクロ層分離を進行させた。層分離後のポリマー層 201は、エッチング耐性のあ る PS部 204と、その周りを囲む PMMA部 203とから構成されることになる（図 10A)。
[0072] さらに、 CF4ガス（0. Oltorr:約 1. 33Pa)を用いてリアクティブイオンエッチング (R IE)を行い、イオン 107照射により PS部 204をマスクとして PMMA部 203を選択的 にエッチングした（図 10B)。エッチングは下部電極 101の表面の一部が後退するま で行い、残存した PS部 204は酸素アツシングにより除去した（図 10C)。下部電極 10 1上には、直径約 12nm、高さ約 15nmの突起（凸部）が: L m2当たり 700個程度の 密度でほぼ等間隔に形成されていた。
[0073] 引き続き、スピンコート法を用い、情報記憶層 102として膜厚約 200nmの PCMO ( Pr Ca MnO )膜を形成し、さら〖こ、スパッタリング法を用い、上部電極 103として P
0.7 0.3 3
t膜を形成した（図 10D)。こうして、下部電極 101側の界面（下面） 108に深さ約 15η m、面密度約 700個 Z m2の凹部 105を有し、上部電極 103側の界面（上面） 109 が実質的に平坦である情報記憶層 102を有する抵抗変化素子 A3を得た。
[0074] 情報記憶層（PCMO膜） 102が上部電極 103側にお 、て実質的に平坦な面を有し ていたのは、この層をスピンコート法により形成したため、この面が下部構造を反映し な力つた力もである。このように、成膜後に工程を追加することなぐ下面に凹凸を有 し、上面が平坦である情報記憶層 102を形成することも可能である。
[0075] ブロックコポリマーの糸且成および分子量、その他の作製条件を調整すれば、凹部 1 05の形状および面密度を制御できる。こうして、凹部 105の深さおよび面密度を制御 した素子 A1— A2, A4— A9を作製した。比較のため、凹部 105がない情報記憶層 102を有する素子 Bも作製した。
[0076] 各抵抗変化素子の上下の電極間に電位差を生じさせる電気パルスを与え、 100倍 以上の抵抗変化が生じる最低電圧を測定した。電気パルスの幅（時間）は 50nsとし た。結果を表 1に示す。なお、表 1に示したデータは、各 10個の試料についての測定 値の平均値である。
[0077] [表 1]
Figure imgf000016_0001
[0078] 素子 A1— A4, Bについての測定結果より、情報記憶層の厚さの 1Z100程度の深 さの凹部があれば電圧の低減効果が明確に認められること（素子 A1と素子 Bとの対 比）、および 4. 0V未満の電圧による情報の記録には情報記憶層の厚さの 1Z40以 上 (本実施例では 5nm以上）の深さの凹部の存在が好ましいこと（素子 A2— A4)、 がわカゝる。
[0079] 素子 A3, A5-A8, Bについての測定結果より、面密度が 50個 Z m2程度の凹 部があれば電圧の低減効果が明確に認められること（素子 A5と素子 Bとの対比）、 4 . 0V未満の電圧による情報の記録には 100個/ / z m2以上の面密度が好ましいこと（ 素子 A3, A6— A8)がわかる。
[0080] なお、素子 A2, A5, A6では、凹部 105の面密度が、多結晶体である情報記憶層 102を構成する結晶の界面 108における面密度を上回っていた。
[0081] 凹部の形成により情報の書き込みに必要な電圧は 3V程度にまで減少することが確 認された (素子 A9)。消費電力が電圧の 2乗にほぼ比例することを考慮すると、この 書き込み電圧の減少は、メモリ装置における消費電力の大幅な削減が可能となること を意味している。
[0082] 次 、で、上記で作製した各素子 A1—素子 A9、素子 Bに表 1に記載した最低電圧 の電気パルスをカ卩え、 100倍以上の抵抗変化が実現できたパルス幅（時間）を各素 子 A1—素子 A9、素子 Bについて測定した。素子 A1—素子 A9、素子 Bは、実施例 1 と同様、それぞれ 10個用意した (すなわち、全体としては 10 X 10= 100個用意した) 。パルス幅は 10nsずつ増加させた。パルス幅の最小値（10個の素子のうち、少なくと も 1つの素子の抵抗状態が変化したパルス幅）、最大値（10個の素子の全ての素子 の抵抗状態が変化したパルス幅）、および最小値と最大値との差を、印加した電圧と ともに、表 2に示す。
[0083] [表 2]
Figure imgf000017_0001
[0084] 素子 A1— A9と素子 Bとの測定結果の対比力 理解されるように、情報記憶層の面 に凹部を形成することにより、電気パルスの幅のバラツキ（すなわち、凹部深さおよび 凹部面密度が同じ 10個の素子における最大パルス幅と凹部深さおよび凹部面密度 が同じ 10個の素子における最小パルス幅との間の差）は格段に小さくなつた。同一 の抵抗変化素子の間で電気パルスの幅にバラツキがあること自体は現状の技術では やむを得ないことである力 このバラツキを小さくすることは、この素子を量産し、実用 化する上ではきわめて重要である。
[0085] 以下、実施例 2— 6では、実施例 1と同様にして実施した工程についてはその説明 を省略する。
[0086] (実施例 2) 図 7A, Bおよび図 8を参照して上記で説明した不揮発メモリを作製した。ただし、抵 抗変化素子 8を実施例 1とほぼ同様にして作製したため、情報記憶層 82の凹凸は、 図 8とは異なり、上部電極 83側の界面ではなく下部電極 81側の界面に存在する。素 子 8は、実施例 1の素子 A1または A4と同様にして作製した。 n型部 71を形成するた めの不純物としては P (リン）を、ゲート電極 72としては Pをドープしたポリシリコンを、 取り出し電極 73および上部電極 83としては Cuを、絶縁層 74としては SiOをそれぞ
2 れ用いた。
[0087] この不揮発メモリをアレイとして、図 7Aに示した回路を構成した。そして、上記で説 明したとおりに、書き込み電圧 V 4V、パルス幅 50nsの電気パルスを用いて低抵抗
W
状態にある 1つの素子 Rに「1」を書き込み、その後、同じ電気パルスを用いて高抵抗 状態にある上記素子に「0」を書き込んだ。「1」または「0」の書き込みの後に読み出し 電圧 IVの電気パルスを用い、素子の抵抗を読み取った。素子 A4を形成した場合、 高抵抗状態と低抵抗状態との間において、抵抗変化素子の抵抗値には約 150倍の 差があった。これに対し、従来の素子 A1を形成した場合の抵抗値の差は 30倍程度 にとどまった。
[0088] (実施例 3)
図 5A— Cと同様の手順により抵抗変化素子を作製した。ただし、実施例 1と同様の スピンコート法により情報記憶層 52を形成したため、図 5Cとは異なり、情報記憶層 5 2の上部電極 53側の界面 59および上部電極の表面は平坦となった。ここでは、 Co 微粒子のコロイド溶液を塗布して微粒子 54を配置した。このコロイド溶液は、以下の ように作製した。
[0089] ォレイン酸およびトリアルキルホスフィンをフエ-ルエーテルに溶解させ、 200°Cに 加熱した。 200°Cでジコバルトォクタカルボ-ルのフエ-ルエーテル溶液をカ卩えて攪 拌した。溶液を室温まで冷却した後、メタノールを加えて Co微粒子を沈殿させた。沈 殿物を遠心分離器で分離してから、再度、沈殿物をォレイン酸の存在下でへキサン に溶解させた。こうして直径約 8nmの Co微粒子のコロイド溶液を得た。
[0090] このコロイド溶液を下部電極 51上に滴下すると、特別の手段を用いなくても、微粒 子 54は下部電極 51の表面 51a上にほぼ均一に分散される。これは、金属がコロイド 状となっているため、凝集することなく自己組織ィ匕するためである。次いで、酸素アツ シングで有機物を取り除き、下部電極 51上に微粒子 54が分散された状態とした (図 5A) o
[0091] さらに、イオンミリングによりイオン 58を照射してエッチングすることにより微粒子 54 を除去するとともに凸部 51bを形成した（図 5B)。凸部 51bは、高さ約 8nm、直径約 1 Onm、面密度約 1000個 Z m2であった。引き続き、情報記憶層 52、上部電極層 5 3を順次成膜した (図 5C)。
[0092] 上記の製法でも、 Co微粒子の大きさや密度を調整することにより、情報記憶層 52 に形成される凹部の深さ、面密度等を制御できる。これらを制御しながら、実施例 1と 同様の測定を行ったところ、凹部 55の深さおよび面密度と特性との関係について、 実施例 1とほぼ同じ結果が得られた。
[0093] (実施例 4)
図 11A— Cに示した手順に従って、抵抗変化素子を作製した。
[0094] この実施例では、基板 110上に形成した下部電極 111の表面ではなぐさらにその 上に形成した情報記憶層 112の表面を加工し、この層 112の上面 119に凸部 116を 形成した。この層 112の下面 118は平坦であった。凸部 116は、実施例 1と同様、 PS と PMMAとからなるブロックコポリマーを用いて形成したポリマー層 201の PS部 204 をマスクとし、 PMMA部 203をエッチングすることにより形成した。上部電極 113の形 成も実施例 1と同様にして行った（図 11A— C)。
[0095] こうして得た抵抗変化素子について、凸部 116の高さおよび面密度を制御しながら 実施例 1と同様の測定を行ったところ、凸部 116の高さおよび面密度と特性との関係 について、実施例 1とほぼ同じ結果が得られた。
[0096] (実施例 5)
図 12A— Cに示した手順に従って、抵抗変化素子を作製した。
[0097] この実施例においても、基板 120上に形成した下部電極 121の表面ではなぐ情 報記憶層 122の表面を加工した。なお、本実施例では、情報記憶層 122 (PCMO膜 )の膜厚を約 lOOnmとした。
[0098] 本実施例における凹部の形成方法を説明する。まず、情報記憶層 122上に所定の 開口 303を有するレジストパターン 301を X線リソグラフィ一法により形成した。ここで 、開口部 303は、約 20nm X 20nmの大きさとし、約 50nm間隔でマトリックス上に配 し 7こ。
[0099] 次いで、レジストパターン 301をマスクとしてアルゴンイオン 307によりイオンミリング を実施することにより、開口部 303から露出した部分において情報記憶層 122をエツ チングした（図 12A)。こうして、この層 122の表面〖こ凹部 305を形成し、さらにレジス トパターン 301を除去した（図 12B)。凹部 305は、開口部 303よりもやや小さく（15η m X 15nm)、その深さは 3nmであった。引き続き、情報記憶層 122上に上部電極層 123を成膜し、この層の表面をクラスターイオンビームおよび CMP法により平坦ィ匕し た（図 12C)。情報記憶層 122の上面 129には凹部 305が形成され、下面 128は平 坦となった。
[0100] こうして得た抵抗変化素子について、凹部 305の深さおよび面密度を制御しながら 実施例 1と同様の測定を行ったところ、凹部 305の深さおよび面密度と特性との関係 について、実施例 1とほぼ同じ結果が得られた。
[0101] (実施例 6)
図 13A— Dに示した手順に従って、抵抗変化素子を作製した。
[0102] この実施例では、基板 130として MgO基板を用い、情報記憶層（PCMO膜） 132 の膜厚は lOOnmとした。
[0103] 基板 130上に下部電極 131および情報記憶層 132を順次形成した後、実施例 5と 同様にして、情報記憶層 132の表面に開口 303を有するレジストパターン 301を形 成し、さらにアルゴンイオン 307を用いたイオンミリングを行った（図 13A)。次いで、 情報記憶層 132の表面に凹部 305を形成し、この層の上に、平坦ィ匕層 137として、ス ノッタリング法により Al O膜を形成した（図 13B)。なお、凹部 305は、大きさ 25nm
2 3
X 10nm、深さ 8nm、間隔 80nmとなった。引き続き、平坦化層 137の表面を、クラス ターイオンビームおよび CMP法により、情報記憶層 132の表面が露出するまで削つ た（図 13C)。その後、上部電極 133を形成した（図 13D)。情報記憶層 132の上面 1 39には平坦ィ匕層 137が充填された凹部が形成され、下面 138は平坦となった。
[0104] こうして得た抵抗変化素子について、凹部 305の深さおよび面密度を制御しながら 実施例 1と同様の測定を行ったところ、凹部 305の深さおよび面密度と特性との関係 について、実施例 1とほぼ同じ結果が得られた。
産業上の利用可能性
以上のとおり、本発明は、コンピュータまたは携帯情報端末の記憶装置に適し、電 気パルスの印加により抵抗値が変化しうる層を用いた抵抗変化素子の実用性を高め るものとして、多大な利用価値を有する。本発明の抵抗変化素子は、メモリ素子にと どまらず、電気、熱、磁気、光等を制御するスイッチング素子、整流素子等としても使 用できる。

Claims

請求の範囲
[1] 第 1電極と、前記第 1電極の上に形成され、電気パルスを印加することにより抵抗が 変化しうる層と、前記層の上に形成された第 2電極と、を含み、
前記層がぺロブスカイト構造を含み、
前記層が、前記第 1電極および前記第 2電極から選ばれる少なくとも一方の電極と の界面において、凹部および凸部力 選ばれる少なくとも一方を有する抵抗変化素 子。
[2] 前記凹部および凸部カも選ばれる少なくとも一方が、 100個 Z μ m2以上の割合で 存在する請求項 1に記載の抵抗変化素子。
[3] 前記凹部および凸部カも選ばれる少なくとも一方の高さまたは深さが、前記層の厚 さの 1Z40以上である請求項 2に記載の抵抗変化素子。
[4] 前記凹部および凸部カも選ばれる少なくとも一方の高さまたは深さが、前記層の厚 さの 1Z40以上である請求項 1に記載の抵抗変化素子。
[5] 前記第 1電極および前記第 2電極から選ばれるいずれか一方の電極との界面にお いて、前記層が前記凹部および凸部力 選ばれる少なくとも一方を有し、
前記第 1電極および前記第 2電極から選ばれる他方の電極との界面において、前 記層が実質的に平坦である請求項 1に記載の抵抗変化素子。
[6] 前記第 1電極との界面において、前記層が前記凹部および凸部から選ばれる少な くとも一方を有し、
前記第 2電極との界面において、前記層が実質的に平坦である請求項 5に記載の 抵抗変化素子。
[7] 前記第 1電極との界面において、前記層が実質的に平坦であり、
前記第 2電極との界面において、前記層が前記凹部および凸部から選ばれる少な くとも一方を有する請求項 5に記載の抵抗変化素子。
[8] 前記第 1電極との界面および前記第 2電極との界面において、前記層が前記凹部 および凸部力 選ばれる少なくとも一方を有する請求項 1に記載の抵抗変化素子。
[9] 前記層が多結晶体であり、前記凹部および凸部力 選ばれる少なくとも一方の数が
、当該凹部および凸部力 選ばれる少なくとも一方が存在する前記界面に接する前 記多結晶体の結晶の数よりも多い請求項 1に記載の抵抗変化素子。
[10] 前記層が、 Pr Ca MnO、La Sr MnO、 La Ca MnOおよび LaCoOから選 l-x x 3 1-x x 3 1-x x 3 3 ばれる少なくとも 1種を含む請求項 1に記載の抵抗変化素子。
ただし、 Xは、 0< x< 1を満たす数値である。
[11] 第 1電極と、前記第 1電極の上に形成され、電気パルスを印加することにより抵抗が 変化しうる層と、前記層の上に形成された第 2電極と、を含み、
前記層がぺロブスカイト構造を含み、
前記層が、前記第 1電極および前記第 2電極から選ばれる少なくとも一方の電極と の界面において、凹部および凸部力 選ばれる少なくとも一方を有する抵抗変化素 子の製造方法であって、
前記第 1電極の表面上に前記層を形成する工程と、前記層の表面上に前記第 2電 極を形成する工程と、を含み、
前記第 1電極の表面に凹部および凸部力 選ばれる少なくとも一方を形成するェ 程と、前記層の表面に凹部および凸部力 選ばれる少なくとも一方を形成する工程と 、力 選ばれる少なくとも一方の工程をさらに含むことを特徴とする抵抗変化素子の 製造方法。
[12] 前記層をスピンコート法により形成する請求項 11に記載の抵抗変化素子の製造方 法。
[13] 前記凹部および凸部力 選ばれる少なくとも一方を、微粒子をマスクとするエツチン グにより形成する請求項 11に記載の抵抗変化素子の製造方法。
[14] 前記凹部および凸部カも選ばれる少なくとも一方を、 100個 Z μ m2以上の割合で 形成する請求項 11に記載の抵抗変化素子の製造方法。
[15] 前記凹部および凸部力 選ばれる少なくとも一方の高さまたは深さが、前記層の厚 さの 1Z40以上となるように形成する請求項 14に記載の抵抗変化素子の製造方法。
[16] 前記凹部および凸部力 選ばれる少なくとも一方の高さまたは深さが、前記層の厚 さの 1Z40以上となるように形成する請求項 11に記載の抵抗変化素子の製造方法。
[17] 前記第 1電極の表面に凹部および凸部力 選ばれる少なくとも一方を形成するェ 程を含み、 前記第 1電極の表面上に、前記層の表面が実質的に平坦となるように前記層を形 成し、
前記層の表面上に、凹部および凸部のいずれも形成することなく前記第 2電極を形 成する請求項 11に記載の抵抗変化素子の製造方法。
[18] 前記層をスピンコート法により形成する請求項 17に記載の抵抗変化素子の製造方 法。
[19] 前記第 1電極の表面に凹部および凸部力 選ばれる少なくとも一方を形成するェ 程を含み、
前記第 1電極の表面上に、前記凹部および凸部力 選ばれる少なくとも一方に起 因する凹部および凸部から選ばれる少なくとも一方が前記層の表面に表出するよう に、前記層を形成する請求項 11に記載の抵抗変化素子の製造方法。
[20] 前記第 1電極の表面上に、凹部および凸部のいずれも形成することなく前記層を形 成し、
前記層の表面に凹部および凸部力 選ばれる少なくとも一方を形成する工程を含 む請求項 11に記載の抵抗変化素子の製造方法。
[21] 前記層が多結晶体であり、前記凹部および凸部力 選ばれる少なくとも一方の数が 、当該凹部および凸部力 選ばれる少なくとも一方が存在する前記界面に接する前 記多結晶体の結晶の数よりも多くなるように、前記凹部および凸部力 選ばれる少な くとも一方を形成する請求項 11に記載の抵抗変化素子の製造方法。
[22] 前記層が、 Pr Ca MnO、La Sr MnO、 La Ca MnOおよび LaCoOから選 l-x x 3 1-x x 3 1-x x 3 3 ばれる少なくとも 1種を含む請求項 11に記載の抵抗変化素子の製造方法。
ただし、 Xは、 0< x< 1を満たす数値である。
[23] 請求項 1に記載の抵抗変化素子と、前記抵抗変化素子に電気的に接続されたダイ オードまたはトランジスタとを含む不揮発メモリ。
[24] 前記抵抗変化素子と前記ダイオードまたはトランジスタとをそれぞれ 2以上含む請 求項 23に記載の不揮発メモリ。
[25] 第 1電極と、前記第 1電極の上に形成され、電気パルスを印加することにより抵抗が 変化しうる層と、前記層の上に形成された第 2電極と、を含み、前記層がぺロブスカイ ト構造を含み、前記層が、前記第 1電極および前記第 2電極から選ばれる少なくとも 一方の電極との界面において、凹部および凸部カも選ばれる少なくとも一方を有す る抵抗変化素子と、
前記抵抗変化素子に電気的に接続されたダイオードまたはトランジスタと、を含む 不揮発メモリの駆動方法であって、
前記第 1電極と前記第 2電極との間に書き込み電気パルスを印加することにより、前 記層の抵抗状態を低抵抗状態から高抵抗状態へと、またはその逆に、変化させるス テツプと、
前記層の抵抗状態が変化せず、かつ前記抵抗状態を読み出すことができる読み出 し電気パルスを前記第 1電極と前記第 2電極との間に印加して前記層の抵抗状態を 特定するステップと、を含むことを特徴とする不揮発メモリの駆動方法。
[26] 電圧 4. OV以下の書き込み電気パルスの印加により前記層の抵抗状態を変化させ る請求項 25に記載の不揮発メモリの駆動方法。
[27] 前記凹部および凸部カも選ばれる少なくとも一方が、 100個 Z μ m2以上の割合で 存在する請求項 25に記載の不揮発メモリの駆動方法。
[28] 前記凹部および凸部力 選ばれる少なくとも一方の高さまたは深さが、前記層の厚 さの 1Z40以上である請求項 27に記載の不揮発メモリの駆動方法。
[29] 前記凹部および凸部力 選ばれる少なくとも一方の高さまたは深さが、前記層の厚 さの 1Z40以上である請求項 25に記載の不揮発メモリの駆動方法。
[30] 前記第 1電極および前記第 2電極から選ばれるいずれか一方の電極との界面にお いて、前記層が前記凹部および凸部力 選ばれる少なくとも一方を有し、
前記第 1電極および前記第 2電極から選ばれる他方の電極との界面において、前 記層が実質的に平坦である請求項 25に記載の不揮発メモリの駆動方法。
[31] 前記第 1電極との界面において、前記層が前記凹部および凸部から選ばれる少な くとも一方を有し、
前記第 2電極との界面において、前記層が実質的に平坦である請求項 30に記載 の不揮発メモリの駆動方法。
[32] 前記第 1電極との界面において、前記層が実質的に平坦であり、 前記第 2電極との界面において、前記層が前記凹部および凸部から選ばれる少な くとも一方を有する請求項 30に記載の不揮発メモリの駆動方法。
[33] 前記第 1電極との界面および前記第 2電極との界面において、前記層が前記凹部 および凸部力 選ばれる少なくとも一方を含む請求項 25に記載の不揮発メモリの駆 動方法。
[34] 前記層が多結晶体であり、前記凹部および凸部力 選ばれる少なくとも一方の数が 、当該凹部および凸部力 選ばれる少なくとも一方が存在する前記界面に接する前 記多結晶体の結晶の数よりも多い請求項 25に記載の不揮発メモリの駆動方法。
[35] 前記層が、 Pr Ca MnO、La Sr MnO、 La Ca MnOおよび LaCoOから選 l-x x 3 1-x x 3 1-x x 3 3 ばれる少なくとも 1種を含む請求項 25に記載の不揮発メモリの駆動方法。
ただし、 Xは、 0< x< 1を満たす数値である。
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