JP2007005609A - メモリセル及び半導体記憶装置及びその製造方法 - Google Patents

メモリセル及び半導体記憶装置及びその製造方法 Download PDF

Info

Publication number
JP2007005609A
JP2007005609A JP2005184866A JP2005184866A JP2007005609A JP 2007005609 A JP2007005609 A JP 2007005609A JP 2005184866 A JP2005184866 A JP 2005184866A JP 2005184866 A JP2005184866 A JP 2005184866A JP 2007005609 A JP2007005609 A JP 2007005609A
Authority
JP
Japan
Prior art keywords
electrode
memory cell
semiconductor layer
variable resistance
resistance element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005184866A
Other languages
English (en)
Other versions
JP4783070B2 (ja
Inventor
Shinji Horii
新司 堀井
Takashi Yokoyama
敬 横山
Tetsuya Onishi
哲也 大西
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2005184866A priority Critical patent/JP4783070B2/ja
Priority to US11/474,414 priority patent/US7602026B2/en
Publication of JP2007005609A publication Critical patent/JP2007005609A/ja
Application granted granted Critical
Publication of JP4783070B2 publication Critical patent/JP4783070B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H10B63/32—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the bipolar type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/066—Shaping switching materials by filling of openings, e.g. damascene method
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Hall/Mr Elements (AREA)

Abstract

【課題】 低電圧で動作可能であり、且つ、高集積化が可能なメモリセル及び該メモリセルを用い、メモリセルアクセス時において、隣接するメモリセルへのリーク電流が生じず、更に、メモリセルの特性のばらつきを抑制した高性能な半導体記憶装置を提供する。
【解決手段】 第１電極１１９と第２電極１１８の間に可変抵抗体１１３を挟持してなる可変抵抗素子と、可変抵抗素子に流れる電流を制御可能なトランジスタ素子を備え、トランジスタ素子と可変抵抗素子が、可変抵抗素子の第１電極１１９と可変抵抗体１１３と第２電極１１８の積層方向と同方向に積層されてなり、可変抵抗素子の第１電極１１９と第２電極１１８の何れか一方と、トランジスタ素子の１つの電極１０７ｂが接続している。
【選択図】 図３３

Description

本発明は、メモリセル、特に、可変抵抗素子とトランジスタ素子を備えるメモリセル、該メモリセルを備えて構成される半導体記憶装置、及び、その製造方法に関する。
近年、フラッシュメモリに代わる高速動作可能な次世代不揮発性ランダムアクセスメモリ(ＮＶＲＡＭ：Ｎｏｎｖｏｌａｔｉｌｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ) として、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＯＵＭ（Ｏｖｏｎｉｃ Ｕｎｉｆｉｅｄ Ｍｅｍｏｒｙ)等の様々なデバイス構造が提案され、高性能化、高信頼性化、低コスト化、及び、プロセス整合性という観点から、激しい開発競争が行われている。しかしながら、現状のこれらメモリデバイスには各々一長一短があり、ＳＲＡＭ、ＤＲＡＭ、フラッシュメモリの各利点を併せ持つ「ユニバーサルメモリ」の理想実現には未だ遠い。
これら既存技術に対し、米国ヒューストン大のＳｈａｎｇｑｕｉｎｇ ＬｉｕやＡｌｅｘ Ｉｇｎａｔｉｅｖ等によって、超巨大磁気抵抗効果で知られるペロブスカイト材料に電圧パルスを印加することによって可逆的に電気抵抗を変化させる方法（例えば、特許文献１及び非特許文献１参照）が開示されている。これは超巨大磁気抵抗効果で知られるペロブスカイト材料を用いながらも、磁場の印加なしに室温においても数桁にわたる抵抗変化現象が現れるという極めて画期的なものである。
ここで、図３８は、この現象を利用したメモリアレイの一構造例を示している。このメモリアレイは、１ビット毎に電極にワイヤーが接続されており、書き込み動作時は、このワイヤーを通して書き込み用パルスを印加し、読み出し時は、前記ワイヤーから電流を読み出す構成となっている。
しかし、上記特許文献１に記載の半導体メモリは、１ビット毎に電極にワイヤーを接続する構成であることから、薄膜材料の特性評価は可能であるが、メモリとしての集積度を上げることが困難であるという問題がある。また、書き込み動作、読み出し動作及びリセット動作等を、メモリの外部からの入力信号で制御する構成であるため、従来の半導体メモリのように、メモリデバイス内部において、書き込み動作、読み出し動作及びリセット動作を制御できるものではない。
図３８に記載の半導体メモリに対し、前記現象を利用した可変抵抗素子を用いた抵抗性不揮発性メモリ、ＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、シャープ株式会社の登録商標）がある。このＲＲＡＭは、ＭＲＡＭと異なり磁場を一切必要としないため消費電力が極めて低く、微細化、高集積化も容易であり、抵抗変化のダイナミックレンジがＭＲＡＭに比べ格段に広いため多値記憶が可能であるという優れた特徴を有する。実際のデバイスにおける基本構造は極めて単純で、基板垂直方向に下部電極材料、ペロブスカイト型酸化物、上部電極材料の順に積層された構造となっている。尚、特許文献１に例示する素子構造では、下部電極材料はランタン・アルミニウム酸化物ＬａＡｌＯ３（ＬＡＯ）の単結晶基板上に堆積されたイットリウム・バリウム・銅酸化物ＹＢａ２Ｃｕ３Ｏ７（ＹＢＣＯ）膜、ペロブスカイト型酸化物は結晶性プラセオジウム・カルシウム・マンガン酸化物Ｐｒ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）膜、上部電極材料はスパッタリングで堆積されたＡｇ膜で、夫々形成されている。この記憶素子の動作は、上部及び下部電極間に印加する電圧パルスを５１ボルトとして正、負に印加することにより抵抗を可逆的に変化させることができることが報告された。この可逆的な抵抗変化動作（以下、適宜「スイッチング動作」と称す。）における抵抗値を読み出すことによって、新規な不揮発性記憶装置が可能であることを意味している。
この結果に基づき、本願の出願人等は、特許文献１に記載の可変抵抗体と同一のペロブスカイト構造をもつＣＭＲ材料ＰＣＭＯ（Ｐｒ０．７Ｃａ０．３ＭｎＯ３）等を用いて、１つ以上の短い電気パルスを印加することによって、新たな特性を取得することができた。つまり、約±５Ｖの電圧パルスを印加することによって、薄膜材料の抵抗値が数百Ωから約１ＭΩまで変化する特性を取得している。
米国特許第６２０４１３９号明細書 Ｌｉｕ、Ｓ．Ｑ．ほか、"Ｅｌｅｃｔｒｉｃ−ｐｕｌｓｅ−ｉｎｄｕｃｅｄ ｒｅｖｅｒｓｉｂｌｅ Ｒｅｓｉｓｔａｎｃｅ ｃｈａｎｇｅ ｅｆｆｅｃｔ ｉｎ ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ｆｉｌｍｓ"、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒ、 Ｖｏｌ．７６、ｐｐ．２７４９−２７５１、２０００年
図３９は従来のメモリアレイの構成例を示す回路図である。ＰＣＭＯ材料を使用して形成した可変抵抗素子Ｒｃが４×４のマトリクス状に配置されメモリアレイ１０を構成する。各可変抵抗素子Ｒｃの１端子はワード線Ｗ１〜Ｗ４に、他の１端子はビット線Ｂ１〜Ｂ４に接続される。メモリアレイ１０に隣接して周辺回路３２が設けられる。各ビット線Ｂ１〜Ｂ４にはビットパストランジスタ３４が接続され、インバータ３８への経路を形成する。ビットパストランジスタ３４とインバータ３８との間には負荷トランジスタ３６が接続される。この構成により、メモリアレイ１０の各可変抵抗素子Ｒｃにおける読み出し、書き込みを行うことができる。
この従来のメモリアレイでは、低電圧でメモリを動作することが可能となる。しかし、この書き込み、読み出し方式では、アクセスするメモリセルに隣接するメモリセルへのリーク電流経路が発生するために、読み出し動作時には正しい電流値を評価することができない（読み出しディスターブ）。また、書き込み動作時にも、隣接するメモリセルへのリーク電流が発生するために、正しい書き込み動作ができない虞がある（書き込みディスターブ）。
例えば、読み出し動作において、選択メモリセルにおける可変抵抗素子Ｒｃａの抵抗値を読み出す為に、ワード線Ｗ３に電源電圧Ｖｃｃを、ビット線Ｂ２をＧＮＤに、その他のビット線Ｂ１、Ｂ３、Ｂ４及びワード線Ｗ１、Ｗ２、Ｗ４はオープンにし、ビットパストランジスタ３４ａをオンすることによって、矢符Ａ１で示す電流経路を形成することができるため、抵抗値を読み出すことができる。しかし、可変抵抗素子Ｒｃａに隣接する可変抵抗素子Ｒｃに対し、矢符Ａ２、Ａ３等で示す電流経路が発生するため、選択メモリセルにおける可変抵抗素子Ｒｃａの抵抗のみの値を読み出すことはできなくなる（読み出しディスターブ）。
また、可変抵抗素子に接続する電流経路における外部抵抗にばらつきがあると、書き込みに十分な電圧が可変抵抗素子に印加されなくなり、書き込み不良が発生する可能性、或いは、当該外部抵抗のばらつきに起因する読み出し時の電流不足による読み出し不良が発生する可能性がある。
本発明は、上記問題点に鑑みてなされたものであり、その目的は、ペロブスカイト構造をもつ薄膜材料（例えばＰＣＭＯ）等からなる可変抵抗素子を記憶素子として低電圧で動作可能であり、且つ、高集積化が可能なメモリセル及び該メモリセルを用いた半導体記憶装置を提供することにある。更に、本発明の別の目的として、メモリセルアクセス時において、隣接するメモリセルへのリーク電流が生じない半導体記憶装置を提供し、更に、メモリセルの特性のばらつきを抑制した高性能な半導体記憶装置を提供することにある。
上記目的を達成するための本発明に係る半導体記憶装置のメモリセルは、第１電極と第２電極の間に可変抵抗体を挟持してなる可変抵抗素子と、前記可変抵抗素子に流れる電流を制御可能なトランジスタ素子を備え、前記トランジスタ素子と前記可変抵抗素子が、前記可変抵抗素子の前記第１電極と前記可変抵抗体と前記第２電極の積層方向と同方向に積層されてなり、前記可変抵抗素子の前記第１電極と前記第２電極の何れか一方と、前記トランジスタ素子の１つの電極が接続していることを第１の特徴とする。
上記特徴の本発明に係る半導体記憶装置のメモリセルは、更に、前記トランジスタ素子がバイポーラトランジスタであり、前記バイポーラトランジスタのエミッタとベースとコレクタが、前記可変抵抗素子の積層方向と同方向に積層されていることを第２の特徴とする。
上記何れかの特徴の本発明に係る半導体記憶装置のメモリセルは、更に、前記可変抵抗体が金属酸化膜であることを第３の特徴とする。
上記第３の特徴の本発明に係る半導体記憶装置のメモリセルは、更に、前記可変抵抗素子が、前記第２電極上に前記可変抵抗体を設け、前記可変抵抗体上に前記第１電極を設けて形成され、前記第１電極が、白金族金属の貴金属、Ａｇ、Ａｌ、Ｃｕ、Ｎｉ、Ｔｉ、Ｔａの中から選択される金属単体またはその合金、Ｉｒ、Ｒｕ、Ｒｅ、Ｏｓの中から選択される酸化物導電体、及び、ＳＲＯ（ＳｒＲｕＯ３）、ＬＳＣＯ（（ＬａＳｒ）ＣｏＯ３）、ＹＢＣＯ（ＹｂＢａ２Ｃｕ３Ｏ７）の中から選択される酸化物導電体の内の少なくとも１種類を含んでいることを第４の特徴とする。
上記第３または第４の特徴の本発明に係る半導体記憶装置のメモリセルは、更に、前記可変抵抗体の材料が、Ｐｒ、Ｃａ、Ｌａ、Ｓｒ、Ｇｄ、Ｎｄ、Ｂｉ、Ｂａ、Ｙ、Ｃｅ、Ｐｂ、Ｓｍ、Ｄｙの内から選択された少なくとも１種の元素と、Ｔａ、Ｔｉ、Ｃｕ、Ｍｎ、Ｃｒ、Ｃｏ、Ｆｅ、Ｎｉ、Ｇａの内から選択された少なくとも１種の元素を含んで構成されるペロブスカイト構造の酸化物であることを第５の特徴とする。
上記第５の特徴の本発明に係る半導体記憶装置のメモリセルは、更に、前記ペロブスカイト構造の酸化物が、Ｐｒ１−ＸＣａＸ［Ｍｎ１−ＺＭＺ］Ｏ３系（但し、ＭはＣｒ、Ｃｏ、Ｆｅ、Ｎｉ、Ｇａの中から選択される何れかの元素)、Ｌａ１−ＸＡＥＸＭｎＯ３系（但し、ＡＥはＣａ、Ｓｒ、Ｐｂ、Ｂａの中から選択される何れかの２価のアルカリ土類金属）、ＲＥ１−ＸＳｒＸＭｎＯ３系（但し、ＲＥはＳｍ、Ｌａ、Ｐｒ、Ｎｄ、Ｇｄ、Ｄｙの中から選択される何れかの３価の希土類元素）、Ｌａ１−ＸＣｏＸ［Ｍｎ１−ＺＣｏＺ］Ｏ３系、Ｇｄ１−ＸＣａＸＭｎＯ３系、及び、Ｎｄ１−ＸＧｄＸＭｎＯ３系、の内の何れか１つの一般式（０≦ｘ≦１、０≦ｚ＜１）で表される系の酸化物であることを第６の特徴とする。
上記第３または第４の特徴の本発明に係る半導体記憶装置のメモリセルは、更に、前記可変抵抗体の材料が、ＺｎＳｅ−Ｇｅヘテロ構造、若しくは、Ｔｉ、Ｎｂ、Ｈｆ、Ｚｒ、Ｔａ、Ｎｉ、Ｖ、Ｚｎ、Ｓｎ、Ｉｎ、Ｔｈ、Ａｌ、Ｐｒ、Ｃａ、Ｌａ、Ｓｒ、Ｇｄ、Ｎｄ、Ｂｉ、Ｂａ、Ｙ、Ｃｅ、Ｐｂ、Ｓｍ、Ｄｙ、Ｃｕ、Ｍｎ、Ｃｒ、Ｃｏ、Ｆｅ、Ｇａの内から選択された少なくとも１種の元素を含んで構成される酸化物であることを第７の特徴とする。
上記第３〜第７の何れかの特徴の本発明に係る半導体記憶装置のメモリセルは、更に、前記第２電極が、白金族金属の貴金属単体、該貴金属をベースとした合金、Ｉｒ、Ｒｕ、Ｒｅ、Ｏｓの中から選択される酸化物導電体、Ｔｉ、Ｎｉ、Ｃｏ、Ｐｔ、Ｗの中から選択される元素のシリサイド化導電体、及び、ＳＲＯ（ＳｒＲｕＯ３）、ＬＳＣＯ（（ＬａＳｒ）ＣｏＯ３）、ＹＢＣＯ（ＹｂＢａ２Ｃｕ３Ｏ７）の中から選択される酸化物導電体の内の少なくとも１種類を含んでいることを第８の特徴とする。
上記何れかの特徴の本発明に係る半導体記憶装置のメモリセルは、更に、前記可変抵抗素子が、自己整合により位置合わせされ前記トランジスタ素子の１つの電極と接続していることを第９の特徴とする。
上記特徴の本発明のメモリセルによれば、トランジスタ素子と可変抵抗素子が、可変抵抗素子の第１電極と可変抵抗体と第２電極の積層方向と同方向に積層されてなり、可変抵抗素子の第１電極と第２電極の何れか一方と、トランジスタ素子の１つの電極が接続しているので、メモリセルのサイズを小さくし、半導体記憶装置の大容量化を図ることができる。特に、半導体基板に垂直に積層する場合は、トランジスタ素子を有しない可変抵抗素子だけのメモリセルと同等にサイズを小さくできる。
更に、上記特徴のメモリセルは、第１電極と第２電極の間に可変抵抗体を挟持してなる可変抵抗素子を備えるので、スイッチングレシオが向上し、読み出し時のマージンが増加する。また、上記特徴の本発明に係る半導体記憶装置のメモリセルは、可変抵抗素子とトランジスタ素子を備えて構成されるので、簡易な構成で、且つ、大容量の半導体記憶装置に適している。更に、トランジスタ素子によって可変抵抗素子に流れる電流を双方向に制御可能なため、可変抵抗素子に流れる電流方向に関係なく、隣接するメモリセルへのリーク電流を抑制することができる。また、可変抵抗素子が、自己整合により位置合わせされてトランジスタ素子の電極の一つと接続する場合には、メモリセルの特性バラツキを効果的に抑制できる。
上記目的を達成するための本発明に係る半導体記憶装置は、上記何れかの特徴の半導体記憶装置のメモリセルを行方向及び列方向に夫々複数マトリクス状に配列して構成されたメモリアレイを半導体基板上に備えてなり、前記メモリセルの前記トランジスタ素子がバイポーラトランジスタであり、前記メモリセルが、前記可変抵抗素子の前記第１電極または前記第２電極の一方と前記バイポーラトランジスタのエミッタまたはコレクタの一方とを接続してなり、前記メモリアレイが、同一列の前記各メモリセルの前記バイポーラトランジスタのエミッタまたはコレクタの他方を列方向に延伸する共通のソース線に接続し、同一行の前記各メモリセルの前記バイポーラトランジスタのベースを行方向に延伸する共通のワード線に接続し、同一列の前記各メモリセルの前記可変抵抗素子の前記第１電極または前記第２電極の他方を列方向に延伸する共通のビット線に接続して構成されていることを第１０の特徴とする。
上記特徴の本発明に係る半導体記憶装置は、更に、前記ソース線が前記半導体基板上にストライプ状のｐ型またはｎ型半導体層として形成され、前記ワード線が前記ソース線の上部に前記ソース線と異なる導電型のストライプ状の半導体層として形成され、前記ソース線と前記ワード線の交差個所における前記ソース線と前記ワード線の接触面に、前記各メモリセルの前記バイポーラトランジスタのベース・エミッタ接合またはベース・コレクタ接合が形成されていることを第１１の特徴とする。
上記特徴の本発明に係る半導体記憶装置は、更に、前記各メモリセルの前記可変抵抗素子の前記第１電極または前記第２電極の一方と接続する前記バイポーラトランジスタのエミッタまたはコレクタの一方が、前記ソース線と前記ワード線の各交差個所の前記ワード線の上部に、前記ソース線と同じ導電型の半導体層で形成され、前記各メモリセルの前記可変抵抗素子が、前記ソース線と前記ワード線の各交差個所の前記可変抵抗素子の前記第１電極または前記第２電極の一方と接続する前記バイポーラトランジスタのエミッタまたはコレクタの一方の上部に形成され、前記ビット線が前記可変抵抗素子の上部に形成されていることを第１２の特徴とする。
上記特徴の本発明に係る半導体記憶装置は、更に、前記各メモリセルの前記可変抵抗素子が、前記ソース線と前記ワード線の各交差個所の前記可変抵抗素子の前記第１電極または前記第２電極の一方と接続する前記バイポーラトランジスタのエミッタまたはコレクタの一方の上部に自己整合により形成され、前記ビット線が前記可変抵抗素子の上部に形成されていることを第１３の特徴とする。
上記第１２または第１３の特徴の本発明に係る半導体記憶装置は、更に、前記ビット線が、前記可変抵抗素子と自己整合により電気的に接続するコンタクトを備えて前記可変抵抗素子と接続していることを第１４の特徴とする。
上記何れかの特徴の本発明に係る半導体記憶装置は、更に、前記バイポーラトランジスタの各電極と前記可変抵抗素子の前記第１電極と前記可変抵抗体と前記第２電極が、前記半導体基板面に対して垂直に積層されていることを第１５の特徴とする。
上記特徴の本発明に係る半導体記憶装置によれば、上記何れかの特徴の本発明に係る半導体記憶装置のメモリセルの全ての作用効果を奏することができる。即ち、本発明に係る半導体記憶装置は、大容量化を図ることができ、且つ、メモリセル間のリーク電流の発生を抑制することができ、低電圧動作が可能となる。特に、可変抵抗素子とトランジスタ素子の接続が自己整合によりなされる場合には、特性のばらつきをより効果的に抑制できる。
上記目的を達成するための本発明に係る半導体記憶装置の製造方法は、上記何れかの特徴の半導体記憶装置の製造方法であって、前記半導体基板に素子分離領域を形成する工程と、前記素子分離領域の間に前記ソース線となる第１半導体層を形成する工程と、前記第１半導体層と前記素子分離領域の上部に、一部が前記ワード線となる第２半導体層と一部が前記第１電極または前記第２電極の一方と接続する前記バイポーラトランジスタのエミッタまたはコレクタの一方となる第３半導体層を堆積する工程と、前記第３半導体層の一部をパターニングする工程と、前記第３半導体層の他の一部と前記第２半導体層をパターニングする工程と、前記２回のパターニング後の前記第３半導体層の上部に前記第１電極または前記第２電極の一方と前記可変抵抗体を形成する工程と、を有することを特徴とする。
上記特徴の本発明に係る半導体記憶装置の製造方法は、更に、前記第２半導体層の少なくとも一部が多結晶シリコン膜であることを特徴とする。
上記何れかの特徴の本発明に係る半導体記憶装置の製造方法は、更に、前記第２半導体層と前記第３半導体層がエピタキシャルシリコン膜であることを特徴とする。
更に、上記何れかの特徴の本発明に係る半導体記憶装置の製造方法は、前記第１半導体層、前記第２半導体層、及び、前記第３半導体層を堆積した後、不純物イオン注入により前記各半導体層に不純物導入を行う工程を有することを特徴とする。
更に、他の上記何れかの特徴の本発明に係る半導体記憶装置の製造方法は、第１のフォトレジストマスクにて前記ソース線のパターンが定まり、第２のフォトレジストマスクにて前記ワード線のパターンが定まり、前記第２のフォトレジストマスクと第３のフォトレジストマスクにて前記可変抵抗素子の前記第１電極または前記第２電極の一方と接続する前記バイポーラトランジスタのエミッタまたはコレクタの一方のパターンが定まることを特徴とする。
また、上記何れかの特徴の本発明に係る半導体記憶装置の製造方法は、前記２回のパターニング後の前記第３半導体層をエッチバックすることにより当該第３半導体層の周囲に形成された絶縁膜に対して間隙部を形成し、前記間隙部内に前記第１電極または前記第２電極の一方と前記可変抵抗体を堆積し、前記第１電極または前記第２電極の一方と前記第３半導体層と自己整合して接続させることを特徴とする。
上記特徴の本発明に係る半導体記憶装置の製造方法によれば、トランジスタ素子と可変抵抗素子を半導体基板に垂直な方向に積層して形成するため、半導体記憶装置のメモリセルを高密度実装することが可能になる。この結果、低コストで大容量の半導体記憶装置を実現することができる。特に、パターニング後の第３半導体層上に可変抵抗素子を自己整合により形成すれば、メモリセルの特性ばらつきを抑制できる。
以下、本発明に係る半導体記憶装置のメモリセル、半導体記憶装置（以下、適宜「本発明装置」と略称する）、及び、半導体記憶装置の製造方法（以下、適宜「本発明方法」と略称する）の実施形態を図面に基づいて説明する。
尚、本発明では、可変抵抗体として低電圧パルスで抵抗値が２桁程度変化するＣＭＲ材料（例えばＰＣＭＯ：Ｐｒ０．７Ｃａ０．３ＭｎＯ３）薄膜を用い、この可変抵抗体を流れる電流を制御する電流制御素子でメモリセル及びメモリアレイを構成し、そのメモリセル、メモリアレイに対する書き込み動作、読み出し動作、リセット動作を実現する具体的な製造方法を示す。
本発明のメモリセルは、第１電極と第２電極の間に可変抵抗体を挟持してなる可変抵抗素子と、可変抵抗素子に流れる電流を制御可能なトランジスタ素子（選択トランジスタ）を備え、トランジスタ素子と可変抵抗素子が、可変抵抗素子の第１電極と可変抵抗体と第２電極の積層方向と同方向に積層されてなり、可変抵抗素子の第１電極と第２電極の何れか一方と、トランジスタ素子の１つの電極が接続している。尚、本発明のメモリセルは、薄膜材料ＰＣＭＯ等を可変抵抗体として用いる。また、電流制御素子の選択トランジスタとして、例えば、ＮＰＮ接合バイポーラ型トランジスタ（以下、「バイポーラトランジスタ」という）を用いる。尚、電流制御素子はＰＮＰ接合バイポーラ型トランジスタやＮ型ＭＯＳＦＥＴ、Ｐ型ＭＯＳＦＥＴ等でもよく、スイッチング特性を得られる素子であればよい。
図１に、本発明に係るメモリセルＭｃをマトリックス状に２×２個配置してメモリアレイとしたアレイ構成の等価回路図を示す。図２は、図１のメモリアレイの概略平面図を示す。図３０（ａ）は、図２のＡ―Ａ方向における概略断面図を、図３０（ｂ）は、図２のＢ―Ｂ方向における概略断面図を夫々示す。また、図３３に、図１及び図２のメモリアレイ構成の斜視図を示す。
図１に示すように、メモリセルＭｃは、可変抵抗素子Ｒｃの一方端とバイポーラトランジスタＱｃのエミッタまたはコレクタの一方（図１ではコレクタ）と接続して形成されている。また、メモリアレイは、同一列の各メモリセルＭｃのバイポーラトランジスタＱｃのエミッタまたはコレクタの他方（図１ではエミッタ）を列方向に延伸する共通のソース線Ｓ１、Ｓ２に接続し、同一行の各メモリセルＭｃのバイポーラトランジスタＱｃのベースを行方向に延伸する共通のワード線Ｗ１、Ｗ２に接続し、同一列の各メモリセルＭｃの可変抵抗素子Ｒｃの他方端を列方向に延伸する共通のビット線Ｂ１、Ｂ２に接続して構成されている。
図２の概略平面図では、各ビット線Ｂ１、Ｂ２の下方にソース線Ｓ１、Ｓ２（図示せず）が形成されている。また、可変抵抗素子の下方にバイポーラトランジスタ（図示せず）が形成されている。
図３０は、本発明におけるメモリアレイの一例を示す概略構造図である。図３０に示すように、本発明のメモリセルＭｃは、バイポーラトランジスタＱｃのエミッタとベースとコレクタが、可変抵抗素子Ｒｃの積層方向と同方向に積層されている。可変抵抗素子Ｒｃは、第１電極１１９、第２電極１１８、及び、第１電極１１９と第２電極１１８の間に配置された可変抵抗体１１３で構成される。尚、ここでの可変抵抗体１１３は、絶縁膜１１１の高さ以下まで埋め込まれている。また、バイポーラトランジスタＱｃを構成している第２半導体層は、多結晶シリコン膜を用いてもよい。
更に詳述すれば、図３３に示すように、半導体基板として、例えば、ｐ型シリコン基板１００ａ上にｎ型シリコンのソース線１０５を配置し、ソース線１０５に直交するようにｐ型シリコンのワード線１０６ｂを配置する。更に、ソース線１０５とワード線１０６ｂとの交差個所の直上にｎ型シリコンの電極（コレクタ）１０７ｂを配置することで、電流制御素子としてのバイポーラトランジスタＱｃを構成する。更に、バイポーラトランジスタＱｃのエミッタとベースとコレクタの積層方向と同方向に、第２電極１１８及び可変抵抗体１１３を配置し、更に、可変抵抗体１１３と接続するビット線として第１電極１１９を配置してメモリセルＭｃを形成する。つまり、ソース線１０５のワード線１０６ｂとの交差個所にバイポーラトランジスタＱｃのエミッタが形成され、ワード線１０６ｂのソース線１０５との交差個所にバイポーラトランジスタＱｃのベースが形成され、該交差個所におけるソース線１０５とワード線１０６ｂの接触面がバイポーラトランジスタのベース・エミッタ接合部を形成している。
このように、ワ−ド線Ｗ１、Ｗ２とビット線Ｂ１、Ｂ２の各交点にバイポーラトランジスタＱｃ及び可変抵抗素子Ｒｃの直列回路からなるメモリセルＭｃを垂直方向に作製することによって、大幅な微細化が可能となる。
尚、図示していないが、各ワ−ド線Ｗ１、Ｗ２には、所定メモリ動作（後述する書き込み動作、リセット動作、読み出し動作等）のために選択されたメモリセルに接続するワード線を選択し、所定メモリ動作に必用な電圧を印加するための行デコーダ及びワード線駆動回路が接続され、各ビット線Ｂ１、Ｂ２には、上記所定メモリ動作のために選択されたメモリセルに接続するビット線を選択し、所定メモリ動作に必用な電圧を印加するための列デコーダ及びビット線駆動回路が接続されている。更に、選択されたメモリセルのデータを選択されたビット線を介して読み出すための読み出し回路が設けられ、本発明に係る半導体記憶装置が構成されている。尚、行デコーダ及びワード線駆動回路、列デコーダ及びビット線駆動回路、並びに、読み出し回路は一般的な不揮発性半導体記憶装置に用いられている既知の回路を使用して構成することができ、詳細な説明は割愛する。
また、第１電極１１９の材料としては、白金族金属の貴金属、Ａｇ、Ａｌ、Ｃｕ、Ｎｉ、Ｔｉ、Ｔａの中から選択される金属単体またはその合金、Ｉｒ、Ｒｕ、Ｒｅ、Ｏｓの中から選択される酸化物導電体、及び、ＳＲＯ（ＳｒＲｕＯ３）、ＬＳＣＯ（（ＬａＳｒ）ＣｏＯ３）、ＹＢＣＯ（ＹｂＢａ２Ｃｕ３Ｏ７）の中から選択される酸化物導電体の内の少なくとも１種類を含んでいる材料が望ましいが、所望の特性が得られれば特に限定しない。
可変抵抗体１１３の材料としては、Ｐｒ、Ｃａ、Ｌａ、Ｓｒ、Ｇｄ、Ｎｄ、Ｂｉ、Ｂａ、Ｙ、Ｃｅ、Ｐｂ、Ｓｍ、Ｄｙの内から選択された少なくとも１種の元素と、Ｔａ、Ｔｉ、Ｃｕ、Ｍｎ、Ｃｒ、Ｃｏ、Ｆｅ、Ｎｉ、Ｇａの内から選択された少なくとも１種の元素を含んで構成されるペロブスカイト構造の酸化物が望ましい。この場合には、ペロブスカイト構造の酸化物としては、Ｐｒ１−ＸＣａＸ［Ｍｎ１−ＺＭＺ］Ｏ３系（但し、ＭはＣｒ、Ｃｏ、Ｆｅ、Ｎｉ、Ｇａの中から選択される何れかの元素)、Ｌａ１−ＸＡＥＸＭｎＯ３系（但し、ＡＥはＣａ、Ｓｒ、Ｐｂ、Ｂａの中から選択される何れかの２価のアルカリ土類金属）、ＲＥ１−ＸＳｒＸＭｎＯ３系（但し、ＲＥはＳｍ、Ｌａ、Ｐｒ、Ｎｄ、Ｇｄ、Ｄｙの中から選択される何れかの３価の希土類元素）、Ｌａ１−ＸＣｏＸ［Ｍｎ１−ＺＣｏＺ］Ｏ３系、Ｇｄ１−ＸＣａＸＭｎＯ３系、及び、Ｎｄ１−ＸＧｄＸＭｎＯ３系、の内の何れか１つの一般式（０≦ｘ≦１、０≦ｚ<１）で表される系の酸化物がある。また、可変抵抗体１１３の材料としては、ＺｎＳｅ−Ｇｅヘテロ構造、若しくはＴｉ、Ｎｂ、Ｈｆ、Ｚｒ、Ｔａ、Ｎｉ、Ｖ 、Ｚｎ、Ｓｎ、Ｉｎ、Ｔｈ、Ａｌ、Ｐｒ、Ｃａ、Ｌａ、Ｓｒ、Ｇｄ、Ｎｄ、Ｂｉ、Ｂａ、Ｙ、Ｃｅ、Ｐｂ、Ｓｍ、Ｄｙ、Ｃｕ、Ｍｎ、Ｃｒ、Ｃｏ、Ｆｅ、Ｇａの内、１種以上の元素を含んで構成される酸化物等であっても良く、所望の可変抵抗特性が得られれば特に限定しない。
第２電極１１８の材料としては、白金族金属の貴金属単体、該貴金属をベースとした合金、Ｉｒ、Ｒｕ、Ｒｅ、Ｏｓの中から選択される酸化物導電体、Ｔｉ、Ｎｉ、Ｃｏ、Ｐｔ、Ｗの中から選択されるシリサイド化導電体、及び、ＳＲＯ（ＳｒＲｕＯ３）、ＬＳＣＯ（（ＬａＳｒ）ＣｏＯ３）、ＹＢＣＯ（ＹｂＢａ２Ｃｕ３Ｏ７）の中から選択される酸化物導電体の内の少なくとも１種類を含んでいる材料がある。
次に、上述のように構成されたメモリアレイに対する各メモリ動作について説明する。以下、例えば、データ書き込み前の可変抵抗素子Ｒｃの抵抗値は、約１ＭΩと高抵抗であり、可変抵抗素子Ｒｃの抵抗値が変動するために必要な可変抵抗素子Ｒｃに与える電位差が２Ｖ程度である場合について説明を行う。
（書き込み動作）
図１を参照して、本発明に係るメモリセルへの書き込み動作（メモリセルＭｃ内の可変抵抗素子Ｒｃの抵抗値を減少させることでデータの書き込みを行うとした場合）を説明する。このメモリアレイが非アクテイブ時（プリチャージ状態）には、全ビット線を０Ｖ（ＧＮＤレベル）、全ワード線を０Ｖ、全ソース線を０Ｖに印加する。
選択されたメモリセルＭｃ内の可変抵抗素子Ｒｃに接続されているビット線Ｂ２に例えば３Ｖの電圧パルスを印加する。その他の全ビット線Ｂ１には０Ｖを印加する。また、バイポーラトランジスタＱｃのエミッタに当るソース線Ｓ２には０Ｖを印加する。更に、アクセスすべきメモリセルＭｃのバイポーラトランジスタＱｃのベースに接続されたワード線Ｗ２に、例えば０．５Ｖを印加することでエミッタとベースとの接合は順方向バイアス状態に、ベースとコレクタとの接合は逆方向バイアスとなる。つまり、ワード線Ｗ２より与えられた比較的振幅の小さい信号（ベース電流）によって増幅された信号（コレクタ電流）が導き出される。この結果、可変抵抗素子Ｒｃに抵抗変化に必要な電位がかかり、その抵抗値は、５０ｋΩに減少する。また、ソース線Ｓ１及び非選択メモリセルに接続されたワード線Ｗ１には０Ｖを印加して非選択メモリセルのバイポーラトランジスタを非導通状態とする。この一連の動作により、選択メモリセルＭｃのみに書き込みが行われることになる。
上述のように、各電位を設定することにより、選択メモリセルＭｃに隣接するメモリセルの誤書き込み（書き込みディスターブ）を抑制することが可能となる。尚、電圧の印加方向は可変抵抗素子の可変抵抗体、第１及び第２の電極の材料と構造に応じて適宜選択する。以下のリセット動作：その１及びその２についても同様である。
（リセット動作：その１）
このメモリアレイが非アクテイブ時（プリチャージ状態）には、書き込み動作と同様に、全ビット線を０Ｖ（ＧＮＤレベル）、全ワード線を０Ｖ、全ソース線を０Ｖに印加する。選択されたメモリセルＭｃにおける可変抵抗素子Ｒｃの抵抗値をリセットするには、選択メモリセルＭｃの可変抵抗素子Ｒｃと接続されているビット線Ｂ２に例えば０Ｖを印加する。その他のビット線Ｂ１にも３Ｖを印加する。また、バイポーラトランジスタＱｃのエミッタに当るソース線Ｓ２及び非選択ソース線Ｓ１には３Ｖを印加する。更に、アクセスすべきメモリセルＭｃのバイポーラトランジスタＱｃのベースに接続されたワード線Ｗ２に、例えば０．５Ｖを印加することで、書き込み動作の電圧印加状態に対してエミッタとコレクタが置換したバイアス状態になる。この結果、可変抵抗素子Ｒｃに抵抗変化に必要な電位がかかり、可変抵抗素子Ｒｃの抵抗値は、１ＭΩに増加する。また、非選択メモリセルに接続されたワード線Ｗ１には０Ｖを印加して非選択メモリセルのバイポーラトランジスタを非導通状態とする。この一連の動作により、選択メモリセルＭｃのみに書き込みデータのリセット動作が行われることになる。
（リセット動作：その２）
このメモリアレイが非アクテイブ時（プリチャージ状態）には、書き込み動作と同様に、全ビット線を０Ｖ（ＧＮＤレベル）、全ワード線を０Ｖ、全ソース線を０Ｖに印加する。選択されたワード線Ｗ２に接続された複数のメモリセルにおける可変抵抗素子Ｒｃの抵抗値をリセットするには、選択メモリセルの可変抵抗素子Ｒｃと接続されているビット線Ｂ２に例えば０Ｖを印加する。その他のビット線Ｂ１にも０Ｖを印加する。また、バイポーラトランジスタＱｃのエミッタに当るソース線Ｓ１及びＳ２はＯＰＥＮ状態とし、更に、ワード線Ｗ２に例えば３Ｖを印加することでベースとコレクタ間の接合は順方向バイアス状態になる。この結果、可変抵抗素子Ｒｃに抵抗変化に必要な電位がかかり、可変抵抗素子Ｒｃの抵抗値は、１ＭΩに増加する。また、非選択メモリセルに接続されたワード線Ｗ１には０Ｖを印加して非選択メモリセルのバイポーラトランジスタを非導通状態とする。この一連の動作により、選択されたワード線Ｗ２に接続された複数のメモリセルに対するリセット動作が行われることになる。
また、選択されたワード線Ｗ２に接続された複数のメモリセルの中で初期（リセット）状態である約１ＭΩの高抵抗素子には電流が流れずに選択的に書き込み状態である５０ｋΩの低抵抗素子に電流が流れ、効果的にリセット動作が行われる。
また、ビット線Ｂ１を３Ｖにすることで、ビット線Ｂ１に接続されるメモリセルは非選択状態となり、選択メモリセルＭｃのみのビット単位のリセット動作も可能になる。
尚、リセット動作において、電流は主に低抵抗素子に流れるため、消費電力を下げることが可能となる。また、同時にリセット動作可能なメモリセルブロックを大容量化できるため、リセット動作速度が向上する。
（リセット動作：その３）
このメモリアレイが非アクテイブ時（プリチャージ状態）には、書き込み動作と同様に、全ビット線を０Ｖ（ＧＮＤレベル）、全ワード線を０Ｖ、全ソース線を０Ｖに印加する。選択されたメモリセルＭｃにおける可変抵抗素子Ｒｃの抵抗値をリセットするには、選択メモリセルＭｃの可変抵抗素子Ｒｃと接続されているビット線Ｂ２に例えば３Ｖを印加する。その他のビット線Ｂ１には０Ｖを印加する。また、バイポーラトランジスタＱｃのエミッタに当るソース線Ｓ２及び非選択ソース線Ｓ１には０Ｖを印加する。更に、アクセスすべきメモリセルＭｃのバイポーラトランジスタＱｃのベースに接続されたワード線Ｗ２に、例えば０．５Ｖを印加することで、書き込み動作の電圧印加状態に対してエミッタとコレクタが同様のバイアス状態になる。この結果、可変抵抗素子Ｒｃに抵抗変化に必要な電位がかかり、可変抵抗素子Ｒｃの抵抗値は、１ＭΩに増加する。また、非選択メモリセルに接続されたワード線Ｗ１には０Ｖを印加して非選択メモリセルのバイポーラトランジスタを非導通状態とする。この一連の動作により、選択メモリセルＭｃのみに書き込みデータのリセット動作が行われることになる。
尚、本リセット動作は、書き込み動作の電圧印加状態と同様のバイアス状態にして行うが、印加するパルスの長さは書き込み時と同様である必要はない。例えば、可変抵抗体としてＮｉの酸化物を用いた場合には、書込み動作の電圧パルスは１０ｎｓｅｃ程度の長さであり、リセット動作の電圧パルスは５μｓｅｃ程度の長さである。
（読み出し動作）
このメモリアレイが非アクテイブ時（プリチャージ状態）には、書き込み動作と同様に、全ビット線を０Ｖ（ＧＮＤレベル）、全ワード線を０Ｖ、全ソース線を０Ｖに印加する。
次いで、選択メモリセルＭｃに接続されたソース線Ｓ２に０Ｖを印加し、ビット線Ｂ２には、例えば１.２Ｖを印加する。選択メモリセルＭｃのバイポーラトランジスタＱｃのベースが接続されているワード線Ｗ２のみに０．０５Ｖを印加する。このとき、選択メモリセルＭｃの可変抵抗素子Ｒｃの両端には、約０．５〜１Ｖ程度の電位差しか発生せずに抵抗値が変動しない。
また、他の全ワード線にはプリチャージ状態からの０Ｖ印加を持続する。また、選択メモリセルＭｃに接続されたビット線Ｂ２を除く他の全てのビット線に対して０Ｖを供給する。このことによって、非選択メモリセルの可変抵抗素子Ｒｃの両端には電位差が発生せず、抵抗値が変動しない。
その結果、ビット線Ｂ２から選択メモリセルＭｃを通り、ソース線Ｓ２に流れる電流経路が形成され読み出し動作が実行される。このとき、可変抵抗素子Ｒｃの抵抗値に対応した電流が流れるため、情報“１”または“０”の判定が可能となる。つまり、メモリセルＭｃに蓄積されたデータが“１”か“０”かを識別し、読み出し動作が実行される。
また、メモリセルＭｃの電流経路において、電流経路の全抵抗に対して可変抵抗素子Ｒｃの抵抗の割合が大きければ大きい程読み出し性能が向上する。
尚、列デコーダと行デコーダ（図示せず）は、メモリセルを選択する信号を生成するもので、これらは、メモリアレイの周辺に構成されている。列デコーダはビット線と接続されて、行デコーダはワード線と接続されている。また、ビット線Ｂ１、Ｂ２は、メモリセルに記憶されている情報を読み出すためのもので、メモリセル、ビット線を経由して、読み出し回路に接続されている。尚、読み出し回路は、メモリアレイ周辺に構成されている。
続いて、本発明方法により作製される本発明装置の実施の形態を図面に基づいて説明する。
〈第１実施形態〉
後述する第２半導体層及び第３半導体層がエピタキシャルシリコン膜で構成される半導体記憶装置の実施の形態について図３〜図１７を用いて説明する。尚、各図（ａ）は図２に記したメモリアレイの平面図のＡ−Ａ断面図を、各図（ｂ）はＢ−Ｂ断面図を示している。
先ず、半導体基板として例えばｐ型シリコン基板１００の表面にマスク層となる例えばシリコン酸化膜１０１を１０〜１００ｎｍ堆積し、続いて、シリコン窒化膜１０２を５０〜５００ｎｍ堆積し、公知のフォトリソグラフィ技術によりパターンニングされた第１のレジストマスク００１をマスクとして用いて（図３参照）、反応性イオンエッチングによりシリコン窒化膜１０２、シリコン酸化膜１０１を順次エッチングする。
続いて、ストライプ状にパターニングされたシリコン窒化膜１０２ａ、シリコン酸化膜１０１ａをマスクとしてｐ型シリコン基板１００に深さ１００ｎｍから１０００ｎｍのストライプ状の溝部を備えたｐ型シリコン基板１００ａを形成する（図４参照）。尚、上記溝部は、レジストマスク００１をマスクとして形成しても構わない。また、マスクとして、シリコン酸化膜やシリコン窒化膜とは異なる絶縁膜若しくは導電膜を用いてもよく、所望の形状が得られれば良い。
続いて、上記溝部に素子分離領域となる絶縁膜として例えばシリコン酸化膜１０３をＣＭＰ（化学的機械的研磨）等を用いて、平坦に埋め込む（図５参照）。続いて、ｐ型シリコン基板１００ａ及びシリコン酸化膜１０３の表面に例えばｐ型のエピタキシャルシリコン層１０４を１μｍ〜１０μｍ程度堆積する。この際、エピタキシャルシリコンの不純物体積濃度は１０１５〜１０１８／ｃｍ３程度の低濃度で構成されることが望ましい（図６参照）。
続いて、例えばイオン注入法を用いて、ｐ型シリコン基板１００ａの溝部に埋設されたシリコン酸化膜１０３の間にｎ型シリコンの不純物層からなる第１半導体層（ソース線と選択トランジスタのエミッタに相当）１０５を形成する。この際、ｎ型の第１半導体層１０５の不純物体積濃度は１０１６〜１０２０／ｃｍ３程度で構成されることが望ましい。また、第１半導体層１０５の上方にｐ型シリコンの不純物層の第２半導体層（パターニング後にワード線と選択トランジスタのベースとなる）１０６及びｎ型シリコンの不純物層の第３半導体層（パターニング後に選択トランジスタのコレクタとなる）１０７を、同様にイオン注入法等を用いて形成する（図７参照）。この際、ｐ型の第２半導体層１０６の不純物体積濃度は１０１６〜１０１９／ｃｍ３程度で、ｎ型の第３半導体層１０７の不純物体積濃度は１０１６〜１０２０／ｃｍ３程度で構成されることが望ましい。これらの第１乃至第３半導体層１０５、１０６、１０７の不純物濃度プロファイルは、メモリセルのバイポーラトランジスタの目的電圧仕様に対して最適なプロファイルをとるように適宜設定すれば導入順序は問わない。
続いて、エピタキシャルシリコン表面にマスク層となる例えばシリコン窒化膜１０８を１００〜１０００ｎｍ堆積し、公知のフォトリソグラフィ技術によりパターンニングされた第２のレジストマスク００２をマスクとして用いて（図８参照）、反応性イオンエッチングによりシリコン窒化膜１０８をストライプ状にエッチングする（図９参照）。
続いて、ストライプ状にパターニングされたシリコン窒化膜１０８ａをマスクにエピタキシャル層で構成される第３半導体層１０７の一部分を選択的エッチングしてストライプ状の溝部を形成する（図１０参照、エッチング後は第３半導体層１０７ａとなる。）。エッチング量は第３半導体層１０７の厚さ（深さ方向）以上に設定する。続いて、公知のフォトリソグラフィ技術によりパターンニングされた第３のレジストマスク００３をマスクとして用いて（図１１参照）、反応性イオンエッチングによりシリコン窒化膜１０８ａを選択的にエッチングする（図１２参照）。結果として、シリコン窒化膜１０８ａは、後に形成されるワード線とソース線の各交差個所の上方に位置する島状に形成される。
続いて、第２、第３のレジストマスクにて島状にパターニングされたシリコン窒化膜１０８ｂをマスクとして、エピタキシャル層で構成される第２半導体層１０６と１回目のパターニング後の第３半導体層１０７ａの一部分を選択的エッチングして第３半導体層１０７ｂ、第２半導体層１０６ｂを形成する（図１３参照）。エッチング量は第３半導体層１０７の厚さ（深さ方向）以上に設定する。この結果、第２半導体層１０６ｂはストライプ状にパターニングされワード線が形成され、その上部の第３半導体層１０７ｂはシリコン窒化膜１０８ｂと同様の島状パターンのバイポーラトランジスタのコレクタを形成する。
続いて、シリコン窒化膜１０８ｂを選択的に除去した後、絶縁膜１１１を溝部（パターニング後の第２半導体層１０６ｂと第３半導体層１０７ｂの周囲）に埋設する（図１４参照）。或いは、絶縁膜１１１を当該溝部に埋設した後にシリコン窒化膜１０８ｂを選択的に除去する。
続いて、第２電極１１８として金属Ｐｔ等を堆積し、第２電極１１８上に可変抵抗体１１３として薄膜材料ＰＣＭＯ等を堆積する。更に、公知のフォトリソグラフィ技術によりパターンニングされた第４のレジストマスク（図示せず）をマスクとして用いて、反応性イオンエッチングにより第２電極１１８及び可変抵抗体１１３を第３半導体層１０７ｂの上部に島状の第２電極及び可変抵抗体が形成されるようにエッチングする（図１５参照）。続いて、例えば、可変抵抗素子間の絶縁膜としてシリコン酸化膜１１５を周囲に埋設する（図１６参照）。
続いて、公知の技術により、パターニング後の可変抵抗体１１３の上部に、第１電極１１９として金属Ｐt等を堆積し、公知のフォトリソグラフィ技術によりパターニングされた第５のレジストマスク（図示せず）をマスクとして用いて、反応性イオンエッチングにより第１電極１１９をエッチングし、メタル配線（ビット線に相当）を形成する（図１７）。
尚、ビット線は、第１電極上にＡｌ、ＡｌＣｕ、Ｃｕ等を堆積して積層膜とすることで低抵抗化を図ってもよい。また、第２電極１１８は第３半導体層１０７の表面をシリサイド化する等して形成したシリサイドを用いてもよい。
〈第２実施形態〉
第２電極及び可変抵抗体が選択トランジスタに対して自己整合により位置合わせされる半導体記憶装置の実施の形態について図１８〜図２９を用いて説明する。尚、各図（ａ）は図２に記したメモリアレイの平面図のＡ−Ａ断面図を、各図（ｂ）はＢ−Ｂ断面図を示している。レジストマスク００１により形成された溝部に絶縁膜として例えばシリコン酸化膜１０３を埋め込む工程（図３〜図５参照）までは上記第１実施形態に準じる。
溝部にシリコン酸化膜１０３を埋め込んだ後、ｐ型シリコン基板１００ａ及びシリコン酸化膜１０３の表面に例えばｐ型のエピタキシャルシリコン層１０４を１μｍ〜１０μｍ程度堆積する。この際、エピタキシャルシリコンの不純物体積濃度は１０１５〜１０１８／ｃｍ３程度の低濃度で構成されることが望ましい（図１８参照）。
続いて、例えばイオン注入法を用いて、ｐ型シリコン基板１００ａの溝部に埋設されたシリコン酸化膜１０３の間にｎ型シリコンの不純物層からなる第１半導体層（ソース線と選択トランジスタのエミッタに相当）１０５を形成する。この際、ｎ型の第１半導体層１０５の不純物体積濃度は１０１６〜１０２０／ｃｍ３程度で構成されることが望ましい。また、第１半導体層１０５の上方にｐ型シリコンの不純物層の第２半導体層（パターニング後にワード線と選択トランジスタのベースとなる）１０６及びｎ型シリコンの不純物層の第３半導体層（パターニング後に選択トランジスタのコレクタとなる）１０７を、同様にイオン注入法等を用いて形成する（図１９参照）。この際、ｐ型の第２半導体層１０６の不純物体積濃度は１０１６〜１０１９／ｃｍ３程度で、ｎ型の第３半導体層１０７の不純物体積濃度は１０１６〜１０２０／ｃｍ３程度で構成されることが望ましい。これらの第１乃至第３半導体層１０５、１０６、１０７の不純物濃度プロファイルは、メモリセルのバイポーラトランジスタの目的電圧仕様に対して最適なプロファイルをとるように適宜設定すれば導入順序は問わない。
尚、第３半導体層１０７は、後述する自己整合による可変抵抗体１１３の堆積処理のためにエッチバックを行うので、最終膜厚が当初の膜厚より薄くなる。このため、第３半導体層１０７の当初の膜厚は、第３半導体層１０７の最終膜厚に可変抵抗体１１３の最終膜厚を加えた厚さ以上としておく。但し、第３半導体層１０７の不純物濃度プロファイルは、最終膜厚に合わせておけばよい。
続いて、エピタキシャルシリコン表面にマスク層となる例えばシリコン窒化膜１０８を１００〜１０００ｎｍ堆積し、公知のフォトリソグラフィ技術によりパターンニングされた第２のレジストマスク００２をマスクとして用いて（図２０参照）、反応性イオンエッチングによりシリコン窒化膜１０８をストライプ状にエッチングする（図２１参照）。
続いて、ストライプ状にパターニングされたシリコン窒化膜１０８ａをマスクにエピタキシャル層で構成される第３半導体層１０７の一部分を選択的エッチングしてストライプ状の溝部を形成する（図２２参照、エッチング後は第３半導体層１０７ａとなる。）。エッチング量は第３半導体層１０７の厚さ（深さ方向）以上に設定する。続いて、公知のフォトリソグラフィ技術によりパターンニングされた第３のレジストマスク００３をマスクとして用いて（図２３参照）、反応性イオンエッチングによりシリコン窒化膜１０８ａを選択的にエッチングする（図２４参照）。結果として、シリコン窒化膜１０８ａは、後に形成されるワード線とソース線の各交差個所の上方に位置する島状に形成される。
続いて、第２、第３のレジストマスクにて島状にパターニングされたシリコン窒化膜１０８ｂをマスクとして、エピタキシャル層で構成される第２半導体層１０６と１回目のパターニング後の第３半導体層１０７ａの一部分を選択的エッチングして第３半導体層１０７ｂ、第２半導体層１０６ｂを形成する（図２５参照）。エッチング量は第３半導体層１０７の厚さ（深さ方向）以上に設定する。この結果、第２半導体層１０６ｂはストライプ状にパターニングされワード線が形成され、その上部の第３半導体層１０７ｂはシリコン窒化膜１０８ｂと同様の島状パターンのバイポーラトランジスタのコレクタを形成する。
続いて、シリコン窒化膜１０８ｂを選択的に除去した後、絶縁膜１１１を溝部（パターニング後の第２半導体層１０６ｂと第３半導体層１０７ｂの周囲）に埋設する（図２６参照）。或いは、絶縁膜１１１を当該溝部に埋設した後にシリコン窒化膜１０８ｂを選択的に除去する。
続いて、パターニング後の第３半導体層１０７ｂだけを選択的にエッチバックし、エッチングされない絶縁膜１１１の間にホール１０７ｃ（間隙部）を形成する（図２７参照）。引き続き、第２電極１１８として金属Ｐｔ等を、絶縁膜１１１及びホール１０７ｃ内に堆積した後に、第２電極１１８だけを選択的にエッチバックする。最終的に、第２電極１１８をホール１０７ｃ内の第３半導体層１０７ｂ上に、自己整合により位置合わせ及びパターニングして形成する（図２８参照）。
続いて、可変抵抗体１１３として、例えばＰＣＭＯ等を堆積し、例えばＣＭＰ（化学的機械的研磨）等を用いて平坦化した後、第１電極１１９を堆積し、公知のフォトリソグラフィ技術によりパターニングされた第４のレジストマスク（図示せず）をマスクとして用いて、反応性イオンエッチングにより第１電極１１９をエッチングし、メタル配線（ビット線に相当）を形成する（図２９）。尚、ビット線は第１電極１１９上にＡl、ＡlＣu、Ｃu等を堆積して積層膜とすることで低抵抗化を図ってもよい。尚、第２電極１１８は、第３半導体層１０７の表面をシリサイド化する等して形成したシリサイドを用いてもよい。
〈第３実施形態〉
第２半導体層の一部が多結晶シリコン膜で構成される半導体記憶装置の実施の形態について図３４〜図３７を用いて説明する。尚、各図（ａ）は図２に記したメモリセルアレイの平面図のＡ−Ａ断面図を、各図（ｂ）はＢ−Ｂ断面図を示している。レジストマスク００１により形成された溝部に絶縁膜として例えばシリコン酸化膜１０３を埋め込む工程（図３〜図５参照）までは上記第１実施形態に準じる。
溝部にシリコン酸化膜１０３を埋め込んだ後、ｐ型シリコン基板１００ａ及びシリコン酸化膜１０３の表面に、例えば多結晶シリコン膜１０９を１００ｎｍ〜５μｍ程度堆積する（図３４参照）。続いて、多結晶シリコン膜１０９の表面に、例えばｐ型のエピタキシャルシリコン層１１０を１００ｎｍ〜５μｍ程度堆積する（図３５参照）。続いて、例えばイオン注入法を用いて、ｐ型シリコン基板１００ａの溝部に埋設されたシリコン酸化膜１０３間にｎ型の不純物層の第１半導体層（ソース線と選択トランジスタのエミッタに相当）１０５を形成する。この際、ｎ型シリコンの第１半導体層１０５の不純物体積濃度は１０１６〜１０２０／ｃｍ３程度で構成されることが望ましい。また、第１半導体層１０５の上方にｐ型シリコンの不純物層の第２半導体層（パターニング後にワード線と選択トランジスタのベースとなる）を同様にイオン注入法等を用いて形成する。多結晶シリコン膜１０９に注入されたｐ型不純物は単結晶シリコン膜に比べて拡散速度が２〜１００倍程度速く、第２半導体層は、多結晶シリコン膜１０９に形成されるｐ型の不純物層１０６とＳｉ基板１００ａ内に形成されるｐ型の不純物層１１２及びエピタキシャルシリコン層１１０内に形成されるｐ型の不純物層１１４で構成される（図３６参照）。詳しくは、不純物層１１２及び不純物層１１４は多結晶シリコン膜１０９から単結晶シリコン膜中への拡散により形成され、多結晶シリコン膜１０９から一定の距離をとる。つまり、多結晶シリコン膜１０９の膜厚で第２半導体層の厚さ（ワード線の厚さ及び選択トランジスタのベース幅）が設定されることになる。この際、ｐ型の不純物層１０６の不純物体積濃度は１０１６〜１０１９／ｃｍ３程度で構成されることが望ましい。
続いて、ｎ型シリコンの不純物層の第３半導体層（パターニング後に選択トランジスタのコレクタとなる）１０７を、同様にイオン注入法等を用いて形成する（図３６参照）。この際、ｎ型の第３半導体層１０７の不純物体積濃度は１０１６〜１０２０／ｃｍ３程度で構成されることが望ましい。これら、第１乃至第３半導体層１０５、１０６、１０７の不純物濃度プロファイルは、メモリセルのバイポーラトランジスタの目的電圧仕様に対して最適なプロファイルをとるように適宜設定すれば導入順序は問わない。ｐ型の不純物層１１２とｎ型の第１半導体層１０５の接合部（エミッタ−ベース接合部）及びｐ型の不純物層１１４とｎ型の第３半導体層１０７の接合部（コレクタ−ベース接合部）は単結晶シリコン膜内に形成されるため、接合リーク電流が抑制される。
不純物を導入した以降の工程は、上記第１実施形態の同工程（図８〜図１７参照）に準じる。図３７に、メタル配線（ビット線）を形成した後の断面図（上記第１実施形態の図１７に対応）を示す。
以上、詳細に説明したように、上記各実施形態の本発明装置は、第１電極１１９と第２電極１１８の間にペロブスカイト構造の薄膜材料からなる可変抵抗体１１３を挟持してなる可変抵抗素子Ｒｃとバイポーラ型トランジスタで構成されるトランジスタ素子Ｑｃとが可変抵抗素子Ｒｃの第１電極１１９と可変抵抗体１１３と第２電極１１８の積層方向と同方向に積層されてなるメモリセルＭｃを構成し、このメモリセルＭｃをマトリクス状に配置したメモリアレイを構成し、上述した各電位をワード線、ビット線、ソース線に夫々設定することにより、不揮発性半導体記憶装置として、書き込み動作、リセット動作、読み出し動作をランダムアクセス（１ビット単位での動作）にて行うことが可能となる。また、各制御線（ワード線等）への電圧印加パターンによってはワード線単位でのページ消去が可能になる。
また、低電圧で動作可能、且つ高集積化可能なメモリセルＭｃ及びメモリセルＭｃを用いた半導体記憶装置を提供することが可能となる。また、メモリセルＭｃへのアクセス時において、隣接するメモリセルＭｃへのリーク電流が発生するのを阻止することができる回路構成にしたので信頼度の高い有用な記憶装置となる。更に、書き込み動作、リセット動作、読み出し動作は高速にて動作が可能となる。
また、バイポーラ型トランジスタで構成される選択トランジスタのワード線である第２半導体層が多結晶シリコン膜で構成される場合の多結晶シリコン膜の膜厚でベース幅が設定でき選択トランジスタの素子設計が容易にできる。
〈別実施形態〉
次に、本発明に係るメモリセル、本発明装置及び本発明方法の別実施形態について説明する。
〈１〉上記第２実施形態において、可変抵抗体１１３の抵抗率が初期状態において高い場合には、可変抵抗体１１３をＣＭＰで平坦化する工程は、可変抵抗体１１３が絶縁膜１１１の上方に全体または部分的に残っていても構わない。ここで、図３１は、本実施形態におけるメモリセルの構造を示す断面図であり、可変抵抗体１１３が絶縁膜１１１の上方全体に堆積されている。この場合、メモリアレイの動作時に各メモリセルの可変抵抗体１１３の間でリーク電流が発生する可能性があるが、メモリセル間の可変抵抗体１１３の抵抗率が高いためリーク電流の量は僅かであり、本発明装置の動作及び消費電力への影響は小さい。
また、図３２は、図３１において、可変抵抗体１１３を第１電極１１９と自己整合により位置合わせして形成した場合のメモリアレイの断面構造を示す概略図である。ここでは、可変抵抗体１１３上に第１電極１１９を堆積し、第１電極１１９をエッチングする際、第１電極１１９とともに可変抵抗体１１３をエッチングする。この場合は、絶縁膜１１１の上方に残存する可変抵抗体１１３は、第１電極１１９の遠心方向に隣接するメモリセル間でのみ接続される。可変抵抗体１１３が、同電位の第１電極１１９下において接続するため、メモリセル間で発生するリーク電流の本発明装置の動作及び消費電力への影響は無視できる。
〈２〉また、上記各実施形態では、本発明に係るメモリセルの可変抵抗素子材料として、ペロブスカイト構造の薄膜材料を用いた場合を説明したが、本発明は、他の可変抵抗素子材料で形成された可変抵抗素子を用いたメモリセルにも適用可能である。
〈３〉更に、上記各実施形態では、本発明に係るメモリセルをマトリックス状に配置したメモリアレイとして、説明の簡単のために、図１に２×２アレイを用いて説明したが、メモリアレイサイズは、特定のサイズに限定されるものではない。
本発明に係る半導体記憶装置のメモリセル及びメモリアレイの構成を示す等価回路図 本発明に係る半導体記憶装置のメモリセル及びメモリアレイの構成例を示すレイアウト図 本発明に係る半導体記憶装置の製造方法の第１実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図 本発明に係る半導体記憶装置の製造方法の第１実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図 本発明に係る半導体記憶装置の製造方法の第１実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図 本発明に係る半導体記憶装置の製造方法の第１実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図 本発明に係る半導体記憶装置の製造方法の第１実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図 本発明に係る半導体記憶装置の製造方法の第１実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図 本発明に係る半導体記憶装置の製造方法の第１実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図 本発明に係る半導体記憶装置の製造方法の第１実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図 本発明に係る半導体記憶装置の製造方法の第１実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図 本発明に係る半導体記憶装置の製造方法の第１実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図 本発明に係る半導体記憶装置の製造方法の第１実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図 本発明に係る半導体記憶装置の製造方法の第１実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図 本発明に係る半導体記憶装置の製造方法の第１実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図 本発明に係る半導体記憶装置の製造方法の第１実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図 本発明に係る半導体記憶装置の製造方法の第１実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図 本発明に係る半導体記憶装置の製造方法の第２実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図 本発明に係る半導体記憶装置の製造方法の第２実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図 本発明に係る半導体記憶装置の製造方法の第２実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図 本発明に係る半導体記憶装置の製造方法の第２実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図 本発明に係る半導体記憶装置の製造方法の第２実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図 本発明に係る半導体記憶装置の製造方法の第２実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図 本発明に係る半導体記憶装置の製造方法の第２実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図 本発明に係る半導体記憶装置の製造方法の第２実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図 本発明に係る半導体記憶装置の製造方法の第２実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図 本発明に係る半導体記憶装置の製造方法の第２実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図 本発明に係る半導体記憶装置の製造方法の第２実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図 本発明に係る半導体記憶装置の製造方法の第２実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図 本発明に係る半導体記憶装置のメモリセル及びメモリアレイ構造の一例を示す断面図 本発明に係る半導体記憶装置の製造方法の別実施形態におけるメモリセル及びメモリアレイ構造を示す工程断面図 本発明に係る半導体記憶装置の製造方法の別実施形態におけるメモリセル及びメモリアレイ構造を示す工程断面図 本発明に係る半導体記憶装置のメモリアレイの構成例を示す斜視図 本発明に係る半導体記憶装置の製造方法の第３実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図 本発明に係る半導体記憶装置の製造方法の第３実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図 本発明に係る半導体記憶装置の製造方法の第３実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図 本発明に係る半導体記憶装置の製造方法の第３実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図 従来技術に係る可変抵抗素子を備えたメモリセルのメモリアレイ構成を示す斜視図 従来技術に係る可変抵抗素子を備えたメモリセルのメモリアレイの構成例を示す回路図
符号の説明
Ｑｃ： 電流制御素子
Ｍｃ： メモリセル
Ｒｃ： 可変抵抗素子
Ｂ１、Ｂ２： ビット線
Ｗ１、Ｗ２： ワード線
Ｓ１、Ｓ２： ソース線
００１、００２、００３： レジストマスク
１００、１０２ａ： ｐ型シリコン基板
１０１、１０１ａ： シリコン酸化膜
１０２、１０２ａ： シリコン窒化膜
１０３： シリコン酸化膜（素子分離領域）
１０４： ｐ型のエピタキシャルシリコン層
１０５： 第１半導体層
１０６、１０６ｂ： 第２半導体層（ｐ型の不純物層）
１０７、１０７ａ、１０７ｂ： 第３半導体層
１０８、１０８ａ、１０８ｂ： シリコン窒化膜
１０９： 多結晶シリコン膜
１１０： ｐ型のエピタキシャルシリコン層
１１１、１１１ａ： 絶縁膜
１１２、１１４： ｐ型の不純物層
１１３： 可変抵抗体
１１５： シリコン酸化膜
１１８： 第２電極
１１９： 第１電極

Claims (21)

  1. 第１電極と第２電極の間に可変抵抗体を挟持してなる可変抵抗素子と、前記可変抵抗素子に流れる電流を制御可能なトランジスタ素子を備え、
    前記トランジスタ素子と前記可変抵抗素子が、前記可変抵抗素子の前記第１電極と前記可変抵抗体と前記第２電極の積層方向と同方向に積層されてなり、
    前記可変抵抗素子の前記第１電極と前記第２電極の何れか一方と、前記トランジスタ素子の１つの電極が接続していることを特徴とする半導体記憶装置のメモリセル。
  2. 前記トランジスタ素子がバイポーラトランジスタであり、
    前記バイポーラトランジスタのエミッタとベースとコレクタが、前記可変抵抗素子の積層方向と同方向に積層されていることを特徴とする請求項１に記載の半導体記憶装置のメモリセル。
  3. 前記可変抵抗体が金属酸化膜であることを特徴とする請求項１または２に記載の半導体記憶装置のメモリセル。
  4. 前記可変抵抗素子が、前記第２電極上に前記可変抵抗体を設け、前記可変抵抗体上に前記第１電極を設けて形成され、
    前記第１電極が、白金族金属の貴金属、Ａｇ、Ａｌ、Ｃｕ、Ｎｉ、Ｔｉ、Ｔａの中から選択される金属単体またはその合金、Ｉｒ、Ｒｕ、Ｒｅ、Ｏｓの中から選択される酸化物導電体、及び、ＳＲＯ（ＳｒＲｕＯ３）、ＬＳＣＯ（（ＬａＳｒ）ＣｏＯ３）、ＹＢＣＯ（ＹｂＢａ２Ｃｕ３Ｏ７）の中から選択される酸化物導電体の内の少なくとも１種類を含んでいることを特徴とする請求項３に記載の半導体記憶装置のメモリセル。
  5. 前記可変抵抗体の材料が、Ｐｒ、Ｃａ、Ｌａ、Ｓｒ、Ｇｄ、Ｎｄ、Ｂｉ、Ｂａ、Ｙ、Ｃｅ、Ｐｂ、Ｓｍ、Ｄｙの内から選択された少なくとも１種の元素と、Ｔａ、Ｔｉ、Ｃｕ、Ｍｎ、Ｃｒ、Ｃｏ、Ｆｅ、Ｎｉ、Ｇａの内から選択された少なくとも１種の元素を含んで構成されるペロブスカイト構造の酸化物であることを特徴とする請求項３または４に記載の半導体記憶装置のメモリセル。
  6. 前記ペロブスカイト構造の酸化物が、
    Ｐｒ１−ＸＣａＸ［Ｍｎ１−ＺＭＺ］Ｏ３系
    （但し、ＭはＣｒ、Ｃｏ、Ｆｅ、Ｎｉ、Ｇａの中から選択される何れかの元素)、
    Ｌａ１−ＸＡＥＸＭｎＯ３系
    （但し、ＡＥはＣａ、Ｓｒ、Ｐｂ、Ｂａの中から選択される何れかの２価のアルカリ土類金属）、
    ＲＥ１−ＸＳｒＸＭｎＯ３系
    （但し、ＲＥはＳｍ、Ｌａ、Ｐｒ、Ｎｄ、Ｇｄ、Ｄｙの中から選択される何れかの３価の希土類元素）、
    Ｌａ１−ＸＣｏＸ［Ｍｎ１−ＺＣｏＺ］Ｏ３系、
    Ｇｄ１−ＸＣａＸＭｎＯ３系、及び、
    Ｎｄ１−ＸＧｄＸＭｎＯ３系、
    の内の何れか１つの一般式（０≦ｘ≦１、０≦ｚ＜１）で表される系の酸化物であることを特徴とする請求項５に記載の半導体記憶装置のメモリセル。
  7. 前記可変抵抗体の材料が、ＺｎＳｅ−Ｇｅヘテロ構造、若しくは、Ｔｉ、Ｎｂ、Ｈｆ、Ｚｒ、Ｔａ、Ｎｉ、Ｖ、Ｚｎ、Ｓｎ、Ｉｎ、Ｔｈ、Ａｌ、Ｐｒ、Ｃａ、Ｌａ、Ｓｒ、Ｇｄ、Ｎｄ、Ｂｉ、Ｂａ、Ｙ、Ｃｅ、Ｐｂ、Ｓｍ、Ｄｙ、Ｃｕ、Ｍｎ、Ｃｒ、Ｃｏ、Ｆｅ、Ｇａの内から選択された少なくとも１種の元素を含んで構成される酸化物であることを特徴とする請求項３または４に記載の半導体記憶装置のメモリセル。
  8. 前記第２電極が、白金族金属の貴金属単体、該貴金属をベースとした合金、Ｉｒ、Ｒｕ、Ｒｅ、Ｏｓの中から選択される酸化物導電体、Ｔｉ、Ｎｉ、Ｃｏ、Ｐｔ、Ｗの中から選択される元素のシリサイド化導電体、及び、ＳＲＯ（ＳｒＲｕＯ３）、ＬＳＣＯ（（ＬａＳｒ）ＣｏＯ３）、ＹＢＣＯ（ＹｂＢａ２Ｃｕ３Ｏ７）の中から選択される酸化物導電体の内の少なくとも１種類を含んでいることを特徴とする請求項３〜７の何れか１項に記載の半導体記憶装置のメモリセル。
  9. 前記可変抵抗素子が、自己整合により位置合わせされ前記トランジスタ素子の１つの電極と接続していることを特徴とする請求項１〜８の何れか１項に記載の半導体記憶装置のメモリセル。
  10. 請求項１〜９の何れか１項に記載の半導体記憶装置のメモリセルを行方向及び列方向に夫々複数マトリクス状に配列して構成されたメモリアレイを半導体基板上に備えてなり、
    前記メモリセルの前記トランジスタ素子がバイポーラトランジスタであり、
    前記メモリセルが、前記可変抵抗素子の前記第１電極または前記第２電極の一方と前記バイポーラトランジスタのエミッタまたはコレクタの一方とを接続してなり、
    前記メモリアレイが、同一列の前記各メモリセルの前記バイポーラトランジスタのエミッタまたはコレクタの他方を列方向に延伸する共通のソース線に接続し、同一行の前記各メモリセルの前記バイポーラトランジスタのベースを行方向に延伸する共通のワード線に接続し、同一列の前記各メモリセルの前記可変抵抗素子の前記第１電極または前記第２電極の他方を列方向に延伸する共通のビット線に接続して構成されていることを特徴とする半導体記憶装置。
  11. 前記ソース線が前記半導体基板上にストライプ状のｐ型またはｎ型半導体層として形成され、前記ワード線が前記ソース線の上部に前記ソース線と異なる導電型のストライプ状の半導体層として形成され、前記ソース線と前記ワード線の交差個所における前記ソース線と前記ワード線の接触面に、前記各メモリセルの前記バイポーラトランジスタのベース・エミッタ接合またはベース・コレクタ接合が形成されていることを特徴とする請求項１０に記載の半導体記憶装置。
  12. 前記各メモリセルの前記可変抵抗素子の前記第１電極または前記第２電極の一方と接続する前記バイポーラトランジスタのエミッタまたはコレクタの一方が、前記ソース線と前記ワード線の各交差個所の前記ワード線の上部に、前記ソース線と同じ導電型の半導体層で形成され、
    前記各メモリセルの前記可変抵抗素子が、前記ソース線と前記ワード線の各交差個所の前記可変抵抗素子の前記第１電極または前記第２電極の一方と接続する前記バイポーラトランジスタのエミッタまたはコレクタの一方の上部に形成され、前記ビット線が前記可変抵抗素子の上部に形成されていることを特徴とする請求項１１に記載の半導体記憶装置。
  13. 前記各メモリセルの前記可変抵抗素子が、前記ソース線と前記ワード線の各交差個所の前記可変抵抗素子の前記第１電極または前記第２電極の一方と接続する前記バイポーラトランジスタのエミッタまたはコレクタの一方の上部に自己整合により形成され、前記ビット線が前記可変抵抗素子の上部に形成されていることを特徴とする請求項１２に記載の半導体記憶装置。
  14. 前記ビット線が、前記可変抵抗素子と自己整合により電気的に接続するコンタクトを備えて前記可変抵抗素子と接続していることを特徴とする請求項１２または１３に記載の半導体記憶装置。
  15. 前記バイポーラトランジスタの各電極と前記可変抵抗素子の前記第１電極と前記可変抵抗体と前記第２電極が、前記半導体基板面に対して垂直に積層されていることを特徴とする請求項１０〜１４の何れか１項に記載の半導体記憶装置。
  16. 請求項１０〜１５の何れか１項に記載の半導体記憶装置の製造方法であって、
    前記半導体基板に素子分離領域を形成する工程と、
    前記素子分離領域の間に前記ソース線となる第１半導体層を形成する工程と、
    前記第１半導体層と前記素子分離領域の上部に、一部が前記ワード線となる第２半導体層と一部が前記第１電極または前記第２電極の一方と接続する前記バイポーラトランジスタのエミッタまたはコレクタの一方となる第３半導体層を堆積する工程と、
    前記第３半導体層の一部をパターニングする工程と、
    前記第３半導体層の他の一部と前記第２半導体層をパターニングする工程と、
    前記２回のパターニング後の前記第３半導体層の上部に前記第１電極または前記第２電極の一方と前記可変抵抗体を形成する工程と、
    を有することを特徴とする半導体記憶装置の製造方法。
  17. 前記第２半導体層の少なくとも一部が多結晶シリコン膜であることを特徴とする請求項１６に記載の半導体記憶装置の製造方法。
  18. 前記第２半導体層と前記第３半導体層がエピタキシャルシリコン膜であることを特徴とする請求項１６または１７に記載の半導体記憶装置の製造方法。
  19. 前記第１半導体層、前記第２半導体層、及び、前記第３半導体層を堆積した後、不純物イオン注入により前記各半導体層に不純物導入を行う工程を有することを特徴とする請求項１６〜１８の何れか１項に記載の半導体記憶装置の製造方法。
  20. 第１のフォトレジストマスクにて前記ソース線のパターンが定まり、第２のフォトレジストマスクにて前記ワード線のパターンが定まり、前記第２のフォトレジストマスクと第３のフォトレジストマスクにて前記可変抵抗素子の前記第１電極または前記第２電極の一方と接続する前記バイポーラトランジスタのエミッタまたはコレクタの一方のパターンが定まることを特徴とする請求項１６〜１９の何れか１項に記載の半導体記憶装置の製造方法。
  21. 前記２回のパターニング後の前記第３半導体層をエッチバックすることにより当該第３半導体層の周囲に形成された絶縁膜に対して間隙部を形成し、前記間隙部内に前記第１電極または前記第２電極の一方と前記可変抵抗体を堆積し、前記第１電極または前記第２電極の一方と前記第３半導体層と自己整合して接続させることを特徴とする請求項１６〜２０の何れかに記載の半導体記憶装置の製造方法。
JP2005184866A 2005-06-24 2005-06-24 半導体記憶装置及びその製造方法 Expired - Fee Related JP4783070B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005184866A JP4783070B2 (ja) 2005-06-24 2005-06-24 半導体記憶装置及びその製造方法
US11/474,414 US7602026B2 (en) 2005-06-24 2006-06-26 Memory cell, semiconductor memory device, and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005184866A JP4783070B2 (ja) 2005-06-24 2005-06-24 半導体記憶装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2007005609A true JP2007005609A (ja) 2007-01-11
JP4783070B2 JP4783070B2 (ja) 2011-09-28

Family

ID=37566333

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005184866A Expired - Fee Related JP4783070B2 (ja) 2005-06-24 2005-06-24 半導体記憶装置及びその製造方法

Country Status (2)

Country Link
US (1) US7602026B2 (ja)
JP (1) JP4783070B2 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010225888A (ja) * 2009-03-24 2010-10-07 Toshiba Corp 半導体装置の製造方法
US8295077B2 (en) 2008-06-26 2012-10-23 Kabushiki Kaisha Toshiba Semiconductor memory device
US8320159B2 (en) 2009-03-25 2012-11-27 Panasonic Corporation Resistance variable nonvolatile memory device
US8553444B2 (en) 2008-08-20 2013-10-08 Panasonic Corporation Variable resistance nonvolatile storage device and method of forming memory cell
JP5345052B2 (ja) * 2007-03-23 2013-11-20 富士通株式会社 抵抗記憶素子及び不揮発性半導体記憶装置
JP5526776B2 (ja) * 2007-04-17 2014-06-18 日本電気株式会社 抵抗変化素子及び該抵抗変化素子を含む半導体装置
US12007504B2 (en) 2019-03-01 2024-06-11 Vixar, Inc. 3D and LiDAR sensing modules

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100657958B1 (ko) * 2005-04-13 2006-12-14 삼성전자주식회사 직렬 연결 구조의 저항 노드들을 갖는 메모리 소자
KR101239962B1 (ko) * 2006-05-04 2013-03-06 삼성전자주식회사 하부 전극 상에 형성된 버퍼층을 포함하는 가변 저항메모리 소자
KR101206036B1 (ko) * 2006-11-16 2012-11-28 삼성전자주식회사 전이 금속 고용체를 포함하는 저항성 메모리 소자 및 그제조 방법
US7972897B2 (en) * 2007-02-05 2011-07-05 Intermolecular, Inc. Methods for forming resistive switching memory elements
US7678607B2 (en) * 2007-02-05 2010-03-16 Intermolecular, Inc. Methods for forming resistive switching memory elements
WO2008097742A1 (en) * 2007-02-05 2008-08-14 Interolecular, Inc. Methods for forming resistive switching memory elements
US7704789B2 (en) * 2007-02-05 2010-04-27 Intermolecular, Inc. Methods for forming resistive switching memory elements
US8097878B2 (en) 2007-03-05 2012-01-17 Intermolecular, Inc. Nonvolatile memory elements with metal-deficient resistive-switching metal oxides
US7629198B2 (en) 2007-03-05 2009-12-08 Intermolecular, Inc. Methods for forming nonvolatile memory elements with resistive-switching metal oxides
CN101711431B (zh) * 2007-05-09 2015-11-25 分子间公司 阻变型非易失性存储元件
US8173989B2 (en) * 2007-05-30 2012-05-08 Samsung Electronics Co., Ltd. Resistive random access memory device and methods of manufacturing and operating the same
EP2015357A1 (en) * 2007-07-09 2009-01-14 STMicroelectronics S.r.l. Process for manufacturing an array of cells including selection bipolar junction transistors with projecting conduction regions
WO2009015298A2 (en) * 2007-07-25 2009-01-29 Intermolecular, Inc. Nonvolatile memory elements
KR101482814B1 (ko) * 2007-07-25 2015-01-14 인터몰레큘러 인코퍼레이티드 다중상태 비휘발성 메모리 소자
US7706168B2 (en) * 2007-10-30 2010-04-27 Spansion Llc Erase, programming and leakage characteristics of a resistive memory device
JP4875118B2 (ja) 2009-03-24 2012-02-15 株式会社東芝 不揮発性記憶装置の製造方法
US8420478B2 (en) * 2009-03-31 2013-04-16 Intermolecular, Inc. Controlled localized defect paths for resistive memories
US20110156012A1 (en) * 2009-11-12 2011-06-30 Sony Corporation Double layer hardmask for organic devices
US8264868B2 (en) 2010-10-25 2012-09-11 Hewlett-Packard Development Company, L.P. Memory array with metal-insulator transition switching devices
WO2012065230A1 (en) * 2010-11-19 2012-05-24 Depco-Trh Pty Ltd Decorative products and building products with improved opacity
JP2013026459A (ja) * 2011-07-21 2013-02-04 Toshiba Corp 不揮発性抵抗変化素子
US8685799B1 (en) * 2012-09-12 2014-04-01 Globalfoundries Singapore Pte. Ltd. RRAM structure at STI with Si-based selector
TWI612321B (zh) * 2013-02-27 2018-01-21 半導體能源研究所股份有限公司 成像裝置
US9029985B2 (en) * 2013-05-23 2015-05-12 Los Alamos National Security, Llc Memristor comprising film with comb-like structure of nanocolumns of metal oxide embedded in a metal oxide matrix
US9257431B2 (en) * 2013-09-25 2016-02-09 Micron Technology, Inc. Memory cell with independently-sized electrode
US10083781B2 (en) 2015-10-30 2018-09-25 Vishay Dale Electronics, Llc Surface mount resistors and methods of manufacturing same
US10438729B2 (en) 2017-11-10 2019-10-08 Vishay Dale Electronics, Llc Resistor with upper surface heat dissipation
CN110764602B (zh) * 2019-10-16 2021-06-18 北京航空航天大学 用于降低存储开销的汇流阵列
US11373705B2 (en) * 2020-11-23 2022-06-28 Micron Technology, Inc. Dynamically boosting read voltage for a memory device
US20240170560A1 (en) * 2022-11-21 2024-05-23 Globalfoundries U.S. Inc. Bipolar junction transistor arrays

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030148545A1 (en) * 2002-02-07 2003-08-07 Wei-Wei Zhuang Device and method for reversible resistance change induced by electric pulses in non-crystalline perovskite unipolar programmable memory
JP2004087069A (ja) * 2002-06-25 2004-03-18 Sharp Corp メモリセル及び記憶装置
JP2004204348A (ja) * 2002-12-20 2004-07-22 Sharp Corp Ｍｏｃｖｄを介して金属酸化物の薄膜を堆積させる方法
JP2004241535A (ja) * 2003-02-05 2004-08-26 Matsushita Electric Ind Co Ltd 抵抗変化素子および製造方法
JP2004342843A (ja) * 2003-05-15 2004-12-02 Sony Corp 半導体記憶素子及びこれを用いた半導体記憶装置
JP2004349690A (ja) * 2003-05-21 2004-12-09 Sharp Corp メモリ抵抗特性を制御する酸素含有量システムおよび方法
JP2004363604A (ja) * 2003-06-03 2004-12-24 Samsung Electronics Co Ltd 一つのスイッチング素子と一つの抵抗体とを含む不揮発性メモリ装置およびその製造方法
JP2005051122A (ja) * 2003-07-30 2005-02-24 Renesas Technology Corp 半導体記憶装置およびその製造方法
WO2005041303A1 (ja) * 2003-10-23 2005-05-06 Matsushita Electric Industrial Co., Ltd. 抵抗変化素子、その製造方法、その素子を含むメモリ、およびそのメモリの駆動方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6204139B1 (en) * 1998-08-25 2001-03-20 University Of Houston Method for switching the properties of perovskite materials used in thin film resistors
US6700813B2 (en) * 2001-04-03 2004-03-02 Canon Kabushiki Kaisha Magnetic memory and driving method therefor
US6911360B2 (en) * 2003-04-29 2005-06-28 Freescale Semiconductor, Inc. Fuse and method for forming
JP4460363B2 (ja) * 2004-06-08 2010-05-12 シャープ株式会社 半導体装置及びその製造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030148545A1 (en) * 2002-02-07 2003-08-07 Wei-Wei Zhuang Device and method for reversible resistance change induced by electric pulses in non-crystalline perovskite unipolar programmable memory
JP2004087069A (ja) * 2002-06-25 2004-03-18 Sharp Corp メモリセル及び記憶装置
JP2004204348A (ja) * 2002-12-20 2004-07-22 Sharp Corp Ｍｏｃｖｄを介して金属酸化物の薄膜を堆積させる方法
JP2004241535A (ja) * 2003-02-05 2004-08-26 Matsushita Electric Ind Co Ltd 抵抗変化素子および製造方法
JP2004342843A (ja) * 2003-05-15 2004-12-02 Sony Corp 半導体記憶素子及びこれを用いた半導体記憶装置
JP2004349690A (ja) * 2003-05-21 2004-12-09 Sharp Corp メモリ抵抗特性を制御する酸素含有量システムおよび方法
JP2004363604A (ja) * 2003-06-03 2004-12-24 Samsung Electronics Co Ltd 一つのスイッチング素子と一つの抵抗体とを含む不揮発性メモリ装置およびその製造方法
JP2005051122A (ja) * 2003-07-30 2005-02-24 Renesas Technology Corp 半導体記憶装置およびその製造方法
WO2005041303A1 (ja) * 2003-10-23 2005-05-06 Matsushita Electric Industrial Co., Ltd. 抵抗変化素子、その製造方法、その素子を含むメモリ、およびそのメモリの駆動方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5345052B2 (ja) * 2007-03-23 2013-11-20 富士通株式会社 抵抗記憶素子及び不揮発性半導体記憶装置
JP5526776B2 (ja) * 2007-04-17 2014-06-18 日本電気株式会社 抵抗変化素子及び該抵抗変化素子を含む半導体装置
US8295077B2 (en) 2008-06-26 2012-10-23 Kabushiki Kaisha Toshiba Semiconductor memory device
US8553444B2 (en) 2008-08-20 2013-10-08 Panasonic Corporation Variable resistance nonvolatile storage device and method of forming memory cell
US8830730B2 (en) 2008-08-20 2014-09-09 Panasonic Corporation Variable resistance nonvolatile storage device and method of forming memory cell
JP2010225888A (ja) * 2009-03-24 2010-10-07 Toshiba Corp 半導体装置の製造方法
US8320159B2 (en) 2009-03-25 2012-11-27 Panasonic Corporation Resistance variable nonvolatile memory device
US12007504B2 (en) 2019-03-01 2024-06-11 Vixar, Inc. 3D and LiDAR sensing modules

Also Published As

Publication number Publication date
JP4783070B2 (ja) 2011-09-28
US20060289942A1 (en) 2006-12-28
US7602026B2 (en) 2009-10-13

Similar Documents

Publication Publication Date Title
JP4783070B2 (ja) 半導体記憶装置及びその製造方法
US8772748B2 (en) Semiconductor memory device using variable resistance element or phase-change element as memory device
KR100680565B1 (ko) 반도체 기억 장치 및 그 제조 방법
US7439082B2 (en) Conductive memory stack with non-uniform width
US6992922B2 (en) Cross point memory array exhibiting a characteristic hysteresis
US7149107B2 (en) Providing a reference voltage to a cross point memory array
US7528405B2 (en) Conductive memory stack with sidewall
US6909632B2 (en) Multiple modes of operation in a cross point array
US6850455B2 (en) Multiplexor having a reference voltage on unselected lines
US6831854B2 (en) Cross point memory array using distinct voltages
JP4491870B2 (ja) 不揮発性メモリの駆動方法
US6798685B2 (en) Multi-output multiplexor
US8450714B2 (en) Semiconductor memory device including variable resistance element or phase-change element
JP2005167064A (ja) 不揮発性半導体記憶装置
JP4238248B2 (ja) 可変抵抗素子を備えた不揮発性半導体記憶装置の製造方法
JP2006120701A (ja) 可変抵抗素子とその駆動方法、および半導体装置
JP2006344876A (ja) 不揮発性記憶素子とその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20081218

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100413

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100604

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110614

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110708

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140715

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4783070

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140715

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140715

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140715

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees