JP5345052B2 - 抵抗記憶素子及び不揮発性半導体記憶装置 - Google Patents

抵抗記憶素子及び不揮発性半導体記憶装置 Download PDF

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Description

本発明は、抵抗値の異なる複数の抵抗状態を記憶する抵抗記憶素子及びその抵抗記憶素子を用いた不揮発性半導体記憶装置に関する。
近年、新たなメモリ素子として、ＲｅＲＡＭ（Resistance Random Access Memory：抵抗変化メモリ）と称される不揮発性半導体記憶装置が注目されている。ＲｅＲＡＭは、抵抗値が異なる複数の抵抗状態を有し、外部から電気的刺激を与えることにより抵抗状態が変化する抵抗記憶素子を用い、抵抗記憶素子の高抵抗状態と低抵抗状体とを例えば情報の“０”と“１”とに対応づけることにより、メモリ素子として利用するものである。ＲｅＲＡＭは、高速性、大容量性、低消費電力性等を実現可能なため、将来性が期待されている。
抵抗記憶素子は、電圧の印加により抵抗状態が変化する抵抗記憶材料を一対の電極間に挟持したものである。抵抗記憶材料として、遷移金属を含む酸化物材料を用いることが提案されている。また、電極の材料として、例えばＰｔ等の貴金属を用いることが提案されている。
図２０は、提案されている抵抗記憶素子の電流−電圧特性を示すグラフである。図２０に示すように、高抵抗状態にある抵抗記憶素子に印加する電圧を徐々に高くしていくと、電圧がある値（セット電圧Ｖｓｅｔ）を超えたところで急激に抵抗値が減少し、抵抗記憶素子は低抵抗状態に遷移する。このような動作は、一般に「セット」と称される。一方、低抵抗状態にある抵抗記憶素子に印加する電圧を徐々に高くしていくと、電圧がある値（リセット電圧Ｖｒｅｓｅｔ）を超えたところで急激に抵抗値が増加し、抵抗記憶素子は高抵抗状態に遷移する。このような動作は、一般に「リセット」と称される。
これら動作により、抵抗記憶素子に単純に電圧を印加するだけで、抵抗記憶素子の抵抗状態を制御することができる。
また、データの読み出しは、抵抗記憶素子に所定の読み出し電流を流したときに抵抗記憶素子に流れる電流値を測定することにより可能である。
なお、本願発明の背景技術としては以下のようなものがある。
特開２００６−１４０４６４ 特開２００４−３６３６０４
しかしながら、提案されている抵抗記憶素子では、電極の材料として高価な材料である貴金属が用いられており、このことは、低コスト化における阻害要因となっていた。また、提案されている抵抗記憶素子は、必ずしも良好な繰り返し特性が得られなかった。
本発明の目的は、低コスト化を実現し得る抵抗記憶素子及びその抵抗記憶素子を用いた不揮発性半導体記憶装置を提供することにある。
また、本発明の他の目的は、繰り返し特性の良好な抵抗記憶素子及びその抵抗記憶素子を用いた不揮発性半導体記憶装置を提供することにある。
本発明の一観点によれば、下部電極と、前記下部電極上に形成された抵抗記憶層と、前記抵抗記憶層上に形成された上部電極とを有し、高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子であって、前記下部電極又は前記上部電極は、前記抵抗記憶層側に形成された貴金属より成る第１の導電膜と、前記第１の導電膜に接し、前記第１の導電膜より膜厚が厚い、非貴金属より成る第２の導電膜とを有することを特徴とする抵抗記憶素子が提供される。
また、本発明の他の観点によれば、下部電極と、前記下部電極上に形成された抵抗記憶層と、前記抵抗記憶層上に形成された上部電極とを有し、高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子であって、前記下部電極又は前記上部電極は、前記抵抗記憶層側に形成された貴金属より成る第１の導電膜と、前記第１の導電膜に接し、金属酸化物より成る第２の導電膜とを有することを特徴とする抵抗記憶素子が提供される。
また、本発明の更に他の観点によれば、下部電極と、前記下部電極上に形成された抵抗記憶層と、前記抵抗記憶層上に形成された上部電極とを有し、高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と、前記抵抗記憶素子の前記下部電極又は前記上部電極に接続された選択トランジスタとを有し、前記下部電極又は前記上部電極は、前記抵抗記憶層側に形成された貴金属より成る第１の導電膜と、前記第１の導電膜に接し、前記第１の導電膜より膜厚が厚い、非貴金属より成る第２の導電膜とを有することを特徴とする不揮発性半導体記憶装置が提供される。
また、本発明の更に他の観点によれば、下部電極と、前記下部電極上に形成された抵抗記憶層と、前記抵抗記憶層上に形成された上部電極とを有し、高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と、前記抵抗記憶素子の前記下部電極又は前記上部電極に接続された選択トランジスタとを有し、前記下部電極又は前記上部電極は、前記抵抗記憶層側に形成された貴金属より成る第１の導電膜と、前記第１の導電膜に接し、金属酸化物より成る第２の導電膜とを有することを特徴とする不揮発性半導体記憶装置が提供される。
本発明によれば、高価な貴金属より成る第１の導電膜が薄く形成されている一方、比較的安価な非貴金属より成る第２の導電膜が厚く形成されているため、十分な厚さの上部電極又は下部電極を比較的安価に形成することができる。このため、本発明によれば、抵抗記憶素子及び不揮発性半導体記憶装置の低コスト化を実現することが可能となる。
また、本発明によれば、金属酸化物より成る導電膜が下部電極又は上部電極の一部に用いられているため、抵抗記憶素子に対して書き込みを行う際に、金属酸化物より成る導電膜中の酸素が抵抗記憶層中に十分に供給される。このため、本発明によれば、繰り返し特性の良好な抵抗記憶素子及び不揮発性半導体記憶装置を提供することができる。
図１は、本発明の第１実施形態による不揮発性半導体記憶装置を示す断面図である。 図２は、抵抗記憶素子の電流−電圧特性を示すグラフ（その１）である。 図３は、本発明の第１実施形態による抵抗記憶素子の断面構造の電子顕微鏡写真を示す図である。 図４は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１）である。 図５は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その２）である。 図６は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その３）である。 図７は、本発明の第２実施形態による不揮発性半導体記憶装置を示す断面図である。 図８は、抵抗記憶素子の電流−電圧特性を示すグラフ（その２）である。 図９は、抵抗記憶素子の電流−電圧特性を示すグラフ（その３）である。 図１０は、本発明の第３実施形態による不揮発性半導体記憶装置を示す断面図である。 図１１は、本発明の第４実施形態による不揮発性半導体記憶装置を示す断面図である。 図１２は、抵抗記憶素子の電流−電圧特性を示すグラフ（その４）である。 図１３は、抵抗記憶素子の電流−電圧特性を示すグラフ（その５）である。 図１４は、抵抗記憶素子の電流−電圧特性を示すグラフ（その６）である。 図１５は、抵抗記憶素子の電流−電圧特性を示すグラフ（その７）である。 図１６は、抵抗記憶層における電流像を示す図である。 図１７は、抵抗記憶層に高抵抗状態又は低抵抗状態を書き込む際の電圧の印加方法を示す図である。 図１８は、高抵抗状態及び低抵抗状態が書き込まれた抵抗記憶層の成分の分析結果を示す図である。 図１９は、本発明の第５実施形態による不揮発性半導体記憶装置を示す断面図である。 図２０は、提案されている抵抗記憶素子の電流−電圧特性を示すグラフである。
符号の説明
１０、１０ａ〜１０ｄ…抵抗記憶素子
１２、１２ａ〜１２ｄ…下部電極
１４、１４ａ…抵抗記憶層
１６、１６ａ〜１６ｃ…上部電極
２０…半導体基板
２２…素子分離領域
２４…ゲート電極、ワード線
２６…ソース／ドレイン拡散層
２８…ソース／ドレイン拡散層
２９…転送トランジスタ
３０…層間絶縁膜
３２…コンタクトホール
３４…コンタクトホール
３６…コンタクトプラグ
３８…コンタクトプラグ
４０…ソース線
４２…中継配線
４４…層間絶縁膜
４６…コンタクトホール
４８…コンタクトプラグ
６６…層間絶縁膜
６８…コンタクトホール
７０…コンタクトプラグ
７２…ビット線
７４…貴金属より成る導電膜
７６、７６ａ…非貴金属より成る導電膜
７８…非貴金属より成る導電膜
８０…貴金属より成る導電膜
８２、８２ａ…金属酸化物より成る導電膜
８４、８４ａ…金属酸化物より成る導電膜
８６…下部電極
８８…抵抗記憶層
９０…探針
９２…ロジウム膜
９４…高抵抗状態が書き込まれた領域
９６…低抵抗状態が書き込まれた領域
［第１実施形態］
本発明の第１実施形態による抵抗記憶素子並びにその抵抗記憶素子を用いた不揮発性半導体記憶装置及びその製造方法を図１乃至図６を用いて説明する。図１は、本実施形態による不揮発性半導体記憶装置を示す断面図である。図１（ｂ）は、抵抗記憶素子のみを拡大して示したものである。
（抵抗記憶素子及び不揮発性半導体記憶装置）
まず、本実施形態による抵抗記憶素子及び不揮発性半導体記憶装置について図１を用いて説明する。
図１に示すように、半導体基板２０上には、素子領域を確定する素子分離領域２２が形成されている。
素子領域が画定された半導体基板２０上には、ゲート絶縁膜を介して、ゲート電極が形成されている。ゲート電極２４は、ワード線を兼ねるものである。ワード線２４は、図１における紙面垂直方向に延在している。
ゲート電極２４の両側の半導体基板２０内には、ソース／ドレイン拡散層２６，２８が形成されている。
ゲート電極２４とソース／ドレイン拡散層２６，２８とにより選択トランジスタ２９が構成されている。ここでは、１つの活性領域内に、ソース／ドレイン拡散層２６を共用する２つの選択トランジスタ２９が形成されている。
選択トランジスタ２９が形成された半導体基板２０上には、層間絶縁膜３０が形成されている。
層間絶縁膜３０には、ソース／ドレイン拡散層２６に接続されたコンタクトプラグ３６と、ソース／ドレイン拡散層２８に接続されたコンタクトプラグ３８とが埋め込まれている。
層間絶縁膜３０上には、コンタクトプラグ３６を介してソース／ドレイン拡散層２６（ソース端子）に電気的に接続されたソース線（グラウンド線）４０と、コンタクトプラグ３８を介してソース／ドレイン拡散層（ドレイン端子）２８に電気的に接続された中継配線４２とが形成されている。ソース線４０は、ワード線２４に並行するように形成されており、図１における紙面垂直方向に延在している。
ソース線４０及び中継配線４２が形成された層間絶縁膜３０上には、層間絶縁膜４４が形成されている。層間絶縁膜４４には、中継配線４２に接続されたコンタクトプラグ４８が埋め込まれている。
コンタクトプラグ４８が埋め込まれた層間絶縁膜４４上には、抵抗記憶素子１０が形成されている。抵抗記憶素子１０は、コンタクトプラグ４８等を介してソース／ドレイン拡散層２８に電気的に接続された下部電極１２と、下部電極１２上に形成された抵抗記憶材料より成る抵抗記憶層１４と、抵抗記憶層１４上に形成された上部電極１６とを有している。
下部電極１２の材料としては、例えば窒化チタン（ＴｉＮ）が用いられている。下部電極１２の厚さは、例えば１５０ｎｍ程度とする。
抵抗記憶層１４の材料としては、遷移金属の酸化物を用いる。ここでは、抵抗記憶層１４の材料として、酸化チタン（ＴｉＯＸ）を用いる。抵抗記憶層１４の厚さは例えば７０ｎｍ程度とする。
上部電極１６は、貴金属より成る導電膜（第１の導電膜）７４と、非貴金属より成る導電膜（第２の導電膜）７６との積層膜により構成されている。
貴金属とは、容易に化学的変化を受けず、空気中で熱しても酸化されにくい金属のことであり、イオン化傾向が大きい。一般に、金、銀、及び、白金族（Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ）が貴金属に属する。
また、非貴金属とは、一般に、貴金属以外の金属のことである。本明細書中では、貴金属以外の金属の化合物も、非貴金属に含まれるものとする。例えば、貴金属以外の金属の酸化物や窒化物等も、非貴金属に含まれるものとする。即ち、卑金属の酸化物や窒化物等も、非貴金属に含まれるものとする。なお、卑金属とは、貴金属に対する語であり、空気中で容易に酸化され、イオン化傾向が大きく、酸化物を加熱しても酸素を放たないなどの共通性を有する。アルカリ金属、アルカリ土類金属、アルミニウム、亜鉛、鉛などが卑金属に属する。
貴金属より成る導電膜７４の材料としては、プラチナ（Ｐｔ）が用いられている。非貴金属より成る導電膜７６の材料としては、Ａｌがドープされた酸化亜鉛（Ａｌ−ＺｎＯ）が用いられている。なお、導電膜７６において酸化亜鉛にＡｌをドープしているのは、Ａｌをドープすることにより酸化亜鉛に導電性を付与することができるためである。
貴金属より成る導電膜（第１の導電膜）７４の膜厚は比較的薄く設定されている。具体的には、導電膜７４の膜厚は２０ｎｍ以下に設定されている。ここでは、導電膜７４の膜厚は、１０ｎｍとする。本実施形態において導電膜７４の膜厚を比較的薄く設定しているのは、高価な貴金属より成る導電膜７４を薄く形成することにより、低コスト化を実現するためである。
但し、貴金属より成る導電膜７４の膜厚を過度に薄く設定した場合には、所望の電気的特性を有する抵抗記憶素子１０を得ることができなくなる。所望の電気的特性を得るためには、導電膜７４の膜厚は１０ｎｍ以上に設定することが必要である。従って、導電膜７４の膜厚は１０ｎｍ以上、２０ｎｍ以下とすることが好ましい。
一方、導電膜（第２の導電膜）７６の膜厚は十分に厚く設定されている。このため、導電膜７６の膜厚は、導電膜７４の膜厚より厚くなっている。具体的には、導電膜７６の膜厚は２０ｎｍより厚く設定されている。ここでは、導電膜７６の膜厚は、５０ｎｍとする。本実施形態において導電膜７６の膜厚を比較的厚く設定しているのは、上部電極１６全体の厚さを十分に確保し、信頼性を確保するためである。
上部電極１６が十分に厚く形成されていない場合、即ち、導電膜７６が十分に厚く形成されていない場合には、コンタクトプラグ７０を埋め込むためのコンタクトホールを上部電極１６に達するように形成する際に、コンタクトホールが導電膜７６を貫いて抵抗記憶層１４に達してしまう虞がある。また、上部電極１６が十分に厚く形成されていない場合、即ち、導電膜７６が十分に厚く形成されていない場合には、抵抗記憶素子１０を埋め込むように形成された層間絶縁膜をＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により平坦化する際に、導電膜７６が除去され、導電膜７４までもが除去されてしまう虞もある。従って、導電膜７６の厚さは、十分に厚く設定する必要がある。具体的には、導電膜７６の膜厚を５０ｎｍ以上に設定することが好ましい。より望ましくは、上部電極１６の総膜厚が１００〜３００ｎｍ程度となるように、導電膜７６の膜厚を設定することが好ましい。
本実施形態では、高価な貴金属より成る導電膜７４が薄く形成されている一方、比較的安価な非貴金属より成る導電膜７６が厚く形成されているため、信頼性が十分に高く、電気的特性の良好な抵抗記憶素子を低コストで提供することが可能となり、ひいては、かかる抵抗記憶素子を用いた不揮発性半導体記憶装置を低コストで低供することが可能となる。
抵抗記憶素子１０が形成された層間絶縁膜４４上には、層間絶縁膜７０が形成されている。層間絶縁膜７０には、抵抗記憶素子１０の上部電極１６に接続されたコンタクトプラグ７０が埋め込まれている。
コンタクトプラグ７０が埋め込まれた層間絶縁膜６６上には、コンタクトプラグ７０を介して抵抗記憶素子１０の上部電極１６に電気的に接続されたビット線７２が形成されている。ビット線７２は、図１における紙面左右方向に延在している。
こうして本実施形態による抵抗記憶素子及びその抵抗記憶素子を用いた不揮発性半導体記憶装置が構成されている。
（評価結果）
次に、本実施形態による抵抗記憶素子及び不揮発性半導体記憶装置の評価結果について用いて説明する。
図２は、抵抗記憶素子の電流−電圧特性を示すグラフである。図２において破線は、貴金属より成る導電膜７４の膜厚が５０ｎｍの場合を示している、また、点線は、貴金属より成る導電膜７４の膜厚が２０ｎｍの場合を示している。また、実線は、貴金属より成る導電膜７４の膜厚が１０ｎｍの場合を示している。
図２に示すように、高抵抗状態の抵抗記憶素子１０に負方向の電圧を印加していくと、急激に電圧が増加する現象（セット動作）が生じる。即ち、抵抗記憶素子１０は、高抵抗状態から低抵抗状態に変化する。なお、セット動作が生じる電圧は、セット電圧と称される。
低抵抗状態の抵抗記憶素子１０に正方向の電圧を印加していくと、電流が急激に減少する現象が（リセット動作）が生じる。即ち、抵抗記憶素子１０は、低抵抗状態から高抵抗状態に変化する。リセット動作は、負方向の電圧印加では生じない。なお、リセット電圧が生じる電圧は、リセット電圧と称される。
印加電圧がセット電圧とリセット電圧との間では、抵抗記憶素子１０はそのままの状態を維持する。即ち、抵抗記憶素子１０は、高抵抗状態又は低抵抗状態を記憶する記憶素子として機能する。
このように、本実施形態による抵抗記憶素子は、負方向の電圧印加でセット動作を行い、正方向の電圧印加でリセット動作を行うことが可能である。なお、極性の異なる印加電圧でセット動作及びリセット動作を行う動作モードは、バイポーラ動作と称される。
図２から分かるように、貴金属より成る導電膜７４の膜厚を５０ｎｍと比較的厚く設定した場合には、リセット動作の際の電流が比較的大きい。即ち、貴金属より成る導電膜７４の膜厚が５０ｎｍ程度と比較的厚い場合には、不揮発性半導体記憶装置を動作させる際の消費電流が比較的大きい。
一方、図２から分かるように、貴金属より成る導電膜７４の膜厚を２０ｎｍと比較的薄く設定した場合には、リセット動作の際に抵抗記憶素子に流れる電流が比較的小さくなる。即ち、貴金属より成る導電膜７４の膜厚を比較的薄く設定した場合には、不揮発性半導体記憶装置を動作させる際の消費電流を低減することが可能となる。
更に、図２から分かるように、貴金属より成る導電膜７４の膜厚を１０ｎｍと更に薄く設定した場合には、リセット動作の際の電流を更に小さくなる。即ち、貴金属より成る導電膜７４の膜厚を更に薄く設定した場合には、不揮発性半導体記憶装置を動作させる際の消費電流を更に低減することが可能となる。
これらのことから、貴金属より成る導電膜７４の膜厚を１０ｎｍ〜２０ｎｍに設定すれば、低コスト化のみならず、低消費電力化をも実現し得ることが分かる。
図３は、本実施形態による抵抗記憶素子の断面構造の電子顕微鏡写真を示す図である。貴金属より成る導電膜７４としては、膜厚１０ｎｍのＰｔ膜を形成した。また、非貴金属より成る導電膜７６としては、膜厚５０ｎｍのＡｌ−ＺｎＯ膜を形成した。
図３から分かるように、貴金属より成る導電膜７４を１０ｎｍ程度と比較的薄く形成した場合であっても、良質な導電膜７４が得られる。
このように、本実施形態では、高価な貴金属より成る導電膜７４が薄く形成されている一方、比較的安価な非貴金属より成る導電膜７６が厚く形成されているため、十分な厚さの上部電極１６を比較的安価に形成することが可能となる。このため、本実施形態によれば、抵抗記憶素子及びその抵抗記憶素子を用いた不揮発性半導体記憶装置の低コスト化を実現することが可能となる。
また、本実施形態によれば、貴金属より成る導電膜７４の膜厚が比較的薄く設定されているため、リセット動作の際に抵抗記憶素子に流れる電流を比較的小さくすることが可能となる。このため、本実施形態によれば、不揮発性半導体記憶装置の低消費電力化を図ることも可能となる。
（不揮発性半導体記憶装置の製造方法）
次に、本実施形態による不揮発性半導体記憶装置の製造方法を図４乃至図６を用いて説明する。図４乃至図６は、本実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
まず、図４（ａ）に示すように、半導体基板２０内に、例えばＳＴＩ（Shallow Trench Isolation）法により、素子領域を確定する素子分離領域２２を形成する。半導体基板２０としては、例えばシリコン基板を用いる。
次に、半導体基板２０上に、通常のＭＯＳトランジスタの製造方法と同様にして、ゲート電極２４とソース／ドレイン拡散層２６，２８とを有する転送トランジスタ２９を形成する。
次に、例えばＣＶＤ法により、転送トランジスタ２９が形成された半導体基板２０上に、シリコン酸化膜を形成する。
次に、例えばＣＭＰ法により、シリコン酸化膜の表面を平坦化する。こうして、シリコン酸化膜より成る層間絶縁膜３０が形成される。
次に、フォトリソグラフィ技術を用い、ソース／ドレイン拡散層２６に達するコンタクトホール３２、ソース／ドレイン拡散層２８に達するコンタクトホール３４を、層間絶縁膜３０に形成する。
次に、例えばＣＶＤ法により、バリア膜及びタングステン膜を形成する。
次に、例えばエッチバックを行うことにより、コンタクトホール３２，３４内に、タングステンより成るコンタクトプラグ３６，３８をそれぞれ埋め込む（図４（ｂ）参照）。
次に、例えばＣＶＤ法により、コンタクトプラグ３６，３８が埋め込まれた層間絶縁膜３０上に、導電膜を形成する。
次に、フォトリソグラフィ技術を用い、導電膜をパターニングする。これにより、導電膜より成るソース線４０及び中継配線４２が形成される（図４（ｃ）参照）。
次に、例えばＣＶＤ法により、ソース線４０及び中継配線４２が形成された層間絶縁膜３０上に、シリコン酸化膜を形成する。
次に、例えばＣＭＰ法により、シリコン酸化膜の表面を平坦化する。これにより、シリコン酸化膜より成る層間絶縁膜４４が形成される。
次に、フォトリソグラフィ技術を用い、層間絶縁膜４４に、中継配線４２に達するコンタクトホール４６を形成する。
次に、例えばＣＶＤ法により、バリア膜及びタングステン膜を形成する。
次に、例えばエッチバックを行うことにより、コンタクトホール４６内に、タングステンより成るコンタクトプラグ４８を埋め込む（図５（ａ）参照）。
次に、例えばスパッタリング法により、コンタクトプラグ４８が埋め込まれた層間絶縁膜４４上に、窒化チタン膜１２を形成する。かかる窒化チタン膜１２は、抵抗記憶素子１０の下部電極となるものである。
次に、例えば熱酸化法により、窒化チタン膜１２上に、酸化チタン膜１４を形成する。熱酸化法により酸化チタン膜１４を形成する際における雰囲気は、酸素雰囲気とする。基板温度は、例えば５００〜６００℃とする。熱酸化時間は、例えば３０分程度とする。かかる酸化チタン膜１４は、抵抗記憶素子１０の抵抗記憶層となるものである。
なお、ＲＴＡ（Rapid Thermal Annealing）法により、酸化チタン膜１４を形成することも可能である。ＲＴＡ法により酸化チタン膜１４を形成する際における雰囲気は、酸素雰囲気とする。基板温度は、例えば５５０℃とする。熱処理時間は、例えば１分間とする。
こうして、窒化チタン膜１２上に、酸化チタン膜１４が形成される。
次に、例えばスパッタリング法により、酸化チタン膜１４上に、貴金属より成る導電膜７４を形成する。かかる導電膜７４としては、例えばプラチナ膜を形成する。かかる導電膜７４は、抵抗記憶素子１０の上部電極１６の一部となるものである。
次に、例えばスパッタリング法により、導電膜７４上に、非貴金属より成る導電膜７６を形成する。かかる導電膜７６としては、例えばＡｌがドープされたＺｎＯ膜を形成する。かかる導電膜７６は、抵抗記憶素子１０の上部電極１６の一部となるものである。
こうして、窒化チタン膜１２と酸化チタン膜１４とプラチナ膜７４とＡｌ−ＺｎＯ膜７６とから成る積層膜が形成される（図５（ｂ）参照）。
次に、フォトリソグラフィ技術を用い、かかる積層膜をパターニングする。こうして、窒化チタン膜より成る下部電極１２と、酸化チタン膜より成る抵抗記憶層１４と、プラチナ膜とＡｌ−ＺｎＯ膜との積層膜より成る上部電極１６とを有する抵抗記憶素子１０が形成される（図６（ａ）参照）。
次に、例えばＣＶＤ法により、抵抗記憶素子１０が形成された層間絶縁膜４４上に、シリコン酸化膜を形成する。
次に、例えばＣＭＰ法により、シリコン酸化膜の表面を平坦化する。こうして、シリコン酸化膜より成る層間絶縁膜７０が形成される。
次に、フォトリソグラフィ技術を用い、抵抗記憶素子１０の上部電極１６に達するコンタクトホール６８を形成する。
次に、例えばＣＶＤ法により、バリア膜及びタングステン膜を形成する。
次に、エッチバックを行うことにより、コンタクトホール６８内にタングステン膜より成るコンタクトプラグ７０を埋め込む。
次に、例えばスパッタリング法により、コンタクトプラグ７０が埋め込まれた層間絶縁膜６６上に、導電膜を形成する。
次に、フォトリソグラフィ技術を用い、導電膜をパターニングする。これにより、導電膜より成るビット線７２が形成される（図６（ｂ）参照）。
こうして、本実施形態による不揮発性半導体記憶装置が製造される。
［第２実施形態］
本発明の第２実施形態による抵抗記憶素子及び不揮発性半導体記憶装置を図７乃至図９を用いて説明する。図７は、本実施形態による不揮発性半導体記憶装置を示す断面図である。図７（ｂ）は、抵抗記憶素子のみを拡大して示したものである。図１乃至図６に示す第１実施形態による抵抗記憶素子及び不揮発性半導体記憶装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本実施形態による不揮発性半導体記憶装置は、抵抗記憶層１４ａの材料として酸化ニッケルが用いられていることに主な特徴がある。
図７に示すように、コンタクトプラグ４８が埋め込まれた層間絶縁膜４４上には、抵抗記憶素子１０ａが形成されている。抵抗記憶素子１０ａは、コンタクトプラグ４８等を介してソース／ドレイン拡散層２８に電気的に接続された下部電極１２ａと、下部電極１２ａ上に形成された抵抗記憶材料より成る抵抗記憶層１４ａと、抵抗記憶層１４ａ上に形成された上部電極１６ａとを有している。
下部電極１２ａの材料としては、例えばニッケル（Ｎｉ）が用いられている。下部電極１２ａの厚さは、例えば１００ｎｍ程度とする。
抵抗記憶層１４ａの材料としては、遷移金属の酸化物を用いる。ここでは、抵抗記憶層１４ａの材料として、酸化ニッケル（ＮｉＯＸ）を用いる。抵抗記憶層１４ａの厚さは例えば５０ｎｍ程度とする。
上部電極１６ａは、貴金属より成る導電膜（第１の導電膜）７４と、非貴金属より成る導電膜（第２の導電膜）７６ａとの積層膜により構成されている。導電膜７４の材料としては、例えばプラチナが用いられている。導電膜７６ａの材料としては、窒化チタン（ＴｉＮ）が用いられている。
貴金属より成る導電膜（第１の導電膜）７４の膜厚は比較的薄く設定されている。具体的には、導電膜７４の膜厚は２０ｎｍ以下に設定されている。ここでは、導電膜７４の膜厚は、１０ｎｍとする。本実施形態において導電膜７４の膜厚を比較的薄く設定しているのは、第１実施形態と同様に、高価な貴金属より成る導電膜７４を薄く形成することにより、低コスト化を実現するためである。
但し、貴金属より成る導電膜７４の膜厚を過度に薄く設定した場合には、後述するように、所望の電気的特性を有する抵抗記憶素子１０を得ることができなくなる。所望の電気的特性を得るためには、導電膜７４の膜厚は１０ｎｍ以上に設定することが必要である。従って、導電膜７４の膜厚は１０ｎｍ以上、２０ｎｍ以下とすることが好ましい。
一方、導電膜（第２の導電膜）７６ａの膜厚は十分に厚く設定されている。このため、導電膜７６ａの膜厚は、導電膜７４の膜厚より厚くなっている。具体的には、導電膜７６ａの膜厚は２０ｎｍより厚く設定されている。ここでは、導電膜７６ａの膜厚は、５０ｎｍとする。本実施形態において導電膜７６ａの膜厚を比較的厚く設定しているのは、上部電極１６ａ全体の厚さを十分に確保し、十分な信頼性を得るためである。
上部電極１６ａが十分に厚く形成されていない場合、即ち、導電膜７６ａが十分に厚く形成されていない場合には、コンタクトプラグ７０を埋め込むためのコンタクトホールを上部電極１６ａに達するように形成する際に、コンタクトホールが導電膜７６を貫いて抵抗記憶層１４に達してしまう虞がある。また、上部電極１６ａが十分に厚く形成されていない場合、即ち、導電膜７６ａが十分に厚く形成されていない場合には、抵抗記憶素子１０を埋め込むように形成された層間絶縁膜をＣＭＰ法により平坦化する際に、導電膜７６ａが除去され、導電膜７４までもが除去されてしまう虞もある。従って、導電膜７６ａの厚さは、十分に厚く設定する必要がある。具体的には、導電膜７６ａの膜厚を５０ｎｍ以上に設定することが好ましい。より望ましくは、上部電極１６ａの総膜厚が１００〜３００ｎｍ程度となるように、導電膜７６ａの膜厚を設定することが好ましい。
こうして本実施形態による抵抗記憶素子及びその抵抗記憶素子を用いた不揮発性半導体記憶装置が構成されている。
（評価結果）
次に、本実施形態による抵抗記憶素子及び不揮発性半導体記憶装置の評価結果について図８及び図９を用いて説明する。
図８は、抵抗記憶素子の電流−電圧特性を示すグラフ（その１）である。図８において破線は、貴金属より成る導電膜７４の膜厚が５０ｎｍの場合を示している、また、実線は、貴金属より成る導電膜７４の膜厚が１０ｎｍの場合を示している。
図８から分かるように、導電膜７４の膜厚を１０ｎｍと比較的薄く設定した場合でも、導電膜７４の膜厚が５０ｎｍの場合とほぼ同様の電流−電圧特性が得られる。
抵抗記憶素子を高抵抗状態から低抵抗状態に変化させるセット動作を行う場合には、抵抗値の急激な低下によって抵抗記憶素子に流れる電流が急増する。セット動作の際に抵抗記憶素子や周辺回路に大電流が流れると、抵抗記憶素子や周辺回路が破壊される虞がある。このため、抵抗記憶素子や周辺回路の破壊を防止すべく、選択トランジスタ等を利用した電流制限が行われる。
導電膜７４の膜厚を１０ｎｍに設定した場合の電流−電圧特性が、導電膜７４の膜厚を５０ｎｍに設定した場合の電流−電圧特性とほぼ同様であるため、導電膜７４の膜厚を１０ｎｍに設定した場合の電流制限値は、導電膜７４の膜厚が５０ｎｍの場合の電流制限値と同様となる。即ち、導電膜７４の膜厚を１０ｎｍと比較的薄く設定した場合にも、電流制限値を比較的低く設定することが可能である。電流制限値を比較的低く設定し得ることは、消費電流を比較的小さく設定し得ることを意味する。
図９は、抵抗記憶素子の電流−電圧特性を示すグラフ（その２）である。図９において実線は、貴金属より成る導電膜７４の膜厚が５０ｎｍの場合を示している、また、点線は、貴金属より成る導電膜７４の膜厚が５ｎｍの場合を示している。
図９から分かるように、導電膜７４の膜厚を５ｎｍと非常に薄く設定した場合には、導電膜７４の膜厚が５０ｎｍの場合とは著しく異なった電流−電圧特性が得られる。
導電膜７４の膜厚を５ｎｍに設定した場合には、図９に示すように、セット動作の際の電流値が比較的高いため、電流制限値を高く設定せざるをえない。このことから、導電膜７４の膜厚を過度に薄く設定すると、消費電流が過度に大きくなってしまうことが分かる。
これらのことから、所望の電気的特性を得るためには、導電膜７４の膜厚は１０ｎｍ以上に設定することが必要であるということが分かる。
但し、導電膜７４の膜厚を比較的厚く設定した場合には、低コスト化を実現し得ないため、導電膜７４の膜厚は１０ｎｍ以上、２０ｎｍ以下とすることが好ましい。
本実施形態のように、抵抗記憶層１４ａの材料として酸化ニッケルを用いてもよい。本実施形態においても、高価な貴金属より成る導電膜７４が薄く形成されている一方、比較的安価な非貴金属より成る導電膜７６ａが厚く形成されているため、第１実施形態と同様に、信頼性が高く、電気的特性の良好な抵抗記憶素子を低コストで形成することができ、ひいては、不揮発性半導体記憶装置の低コスト化を実現することが可能となる。
［第３実施形態］
本発明の第３実施形態による抵抗記憶素子及び不揮発性半導体記憶装置について図１０を用いて説明する。図１０は、本実施形態による不揮発性半導体記憶装置を示す断面図である。図１０（ｂ）は、抵抗記憶素子のみを拡大して示したものである。図１乃至図９に示す第１又は第２実施形態による抵抗記憶素子及び不揮発性半導体記憶装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本実施形態による不揮発性半導体記憶装置は、貴金属より成る導電膜７４と非貴金属より成る導電膜７６ａとから成る電極構造が上部電極１６に適用されているのみならず、貴金属より成る導電膜８０と非貴金属より成る導電膜７８とから成る電極構造が下部電極１２にも適用されていることに主な特徴がある。
図１０に示すように、コンタクトプラグ４８が埋め込まれた層間絶縁膜４４上には、抵抗記憶素子１０ｂが形成されている。抵抗記憶素子１０ｂは、コンタクトプラグ４８等を介してソース／ドレイン拡散層２８に電気的に接続された下部電極１２ｂと、下部電極１２ｂ上に形成された抵抗記憶材料より成る抵抗記憶層１４ａと、抵抗記憶層１４ａ上に形成された上部電極１６ａとを有している。
下部電極１２ｂは、非貴金属より成る導電膜（第２の導電膜）７８と、貴金属より成る導電膜（第１の導電膜）８０との積層膜により構成されている。非貴金属より成る導電膜７８の材料としては、窒化チタン（ＴｉＮ）が用いられている。導電膜７８の膜厚は、例えば５０ｎｍ程度とする。貴金属より成る導電膜８０の材料としては、例えばプラチナ（Ｐｔ）が用いられている。貴金属より成る導電膜８０の膜厚は、比較的薄く設定されている。具体的には、導電膜８０の膜厚は２０ｎｍ以下に設定されている。ここでは、導電膜８０の膜厚は、例えば１０ｎｍ程度とする。本実施形態において導電膜８０の膜厚を比較的薄く設定しているのは、高価な貴金属より成る導電膜８０を薄く形成することにより、低コスト化を実現するためである。但し、貴金属より成る導電膜８０の膜厚を過度に薄く設定した場合には、所望の電気的特性を有する抵抗記憶素子１０ｂを得ることができなくなる。所望の電気的特性を得るためには、導電膜８０の膜厚は１０ｎｍ以上に設定することが必要である。従って、導電膜８０の膜厚は１０ｎｍ以上、２０ｎｍ以下とすることが好ましい。また、導電膜７８の膜厚が比較的薄い場合には、十分に信頼性の高い抵抗記憶素子１０ｂを得ることが困難である。従って、導電膜７８の厚さは、十分に厚く設定する必要がある。具体的には、導電膜７８の膜厚を５０ｎｍ以上に設定することが好ましい。より望ましくは、下部電極１２ｂの総膜厚が１００〜３００ｎｍ程度となるように、導電膜７８の膜厚を設定することが好ましい。
抵抗記憶層１４ａの材料としては、遷移金属の酸化物を用いる。ここでは、抵抗記憶層１４ａの材料として、酸化ニッケル（ＮｉＯＸ）を用いる。抵抗記憶層１４ａの厚さは例えば５０ｎｍ程度とする。
上部電極１６ａは、貴金属より成る導電膜（第１の導電膜）７４と、非貴金属より成る導電膜（第２の導電膜）７６ａとの積層膜により構成されている。導電膜７４の材料としては、例えばプラチナが用いられている。導電膜７６ａの材料としては、窒化チタン（ＴｉＮ）が用いられている。
貴金属より成る導電膜７４の膜厚は比較的薄く設定されている。具体的には、導電膜７４の膜厚は２０ｎｍ以下に設定されている。ここでは、導電膜７４の膜厚は、１０ｎｍとする。本実施形態において導電膜７４の膜厚を比較的薄く設定しているのは、高価な貴金属より成る導電膜７４を薄く形成することにより、低コスト化を実現するためである。
一方、非貴金属より成る導電膜７６ａの膜厚は十分に厚く設定されている。このため、導電膜７６ａの膜厚は、導電膜７４の膜厚より厚くなっている。具体的には、導電膜７６ａの膜厚は２０ｎｍより厚く設定されている。ここでは、導電膜７６ａの膜厚は、５０ｎｍとする。本実施形態において導電膜７６ａの膜厚を比較的厚く設定しているのは、第１実施形態において上述したように、上部電極１６ａ全体の厚さを十分に確保し、十分な信頼性を確保するためである。
こうして本実施形態による抵抗記憶素子及びその抵抗記憶素子を用いた不揮発性半導体記憶装置が構成されている。
本実施形態のように、貴金属より成る導電膜７４と非貴金属より成る導電膜７６ａとから成る電極構造を上部電極１６に適用するのみならず、貴金属より成る導電膜８０と非貴金属より成る導電膜７８とから成る電極構造を下部電極１２にも適用してもよい。本実施形態によれば、より電気的特性の良好な抵抗記憶素子及び不揮発性半導体記憶装置を提供することが可能となる。
［第４実施形態］
本発明の第４実施形態による抵抗記憶素子及び不揮発性半導体記憶装置を図１１乃至図１８を用いて説明する。図１１は、本実施形態による不揮発性半導体記憶装置を示す断面図である。図１１（ｂ）は、抵抗記憶素子のみを拡大して示したものである。図１乃至図１０に示す第１乃至第３実施形態による抵抗記憶素子及び不揮発性半導体記憶装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本実施形態による不揮発性半導体記憶装置は、下部電極及び上部電極が、貴金属より成る導電膜と金属酸化物より成る導電膜とにより構成されていることに主な特徴がある。
図１１に示すように、コンタクトプラグ４８が埋め込まれた層間絶縁膜４４上には、抵抗記憶素子１０ｃが形成されている。抵抗記憶素子１０ｃは、コンタクトプラグ４８等を介してソース／ドレイン拡散層２８に電気的に接続された下部電極１２ｃと、下部電極１２ｃ上に形成された抵抗記憶材料より成る抵抗記憶層１４ａと、抵抗記憶層１４ａ上に形成された上部電極１６ｂとを有している。
下部電極１２ｃは、金属酸化物より成る導電膜（第２の導電膜）８２と、貴金属より成る導電膜（第１の導電膜）８０との積層膜により構成されている。金属酸化物より成る導電膜８２の材料としては、酸化イリジウム（ＩｒＯ２）が用いられている。導電膜８２の膜厚は、例えば５０ｎｍ程度とする。貴金属より成る導電膜８０の材料としては、例えばプラチナ（Ｐｔ）が用いられている。貴金属より成る導電膜８０の膜厚は、比較的薄く設定されている。具体的には、導電膜８０の膜厚は２０ｎｍ以下に設定されている。ここでは、導電膜８０の膜厚は、例えば１０ｎｍ程度とする。
抵抗記憶層１４ａの材料としては、遷移金属の酸化物を用いる。ここでは、抵抗記憶層１４ａの材料として、酸化ニッケル（ＮｉＯＸ）を用いる。抵抗記憶層１４ａの厚さは例えば５０ｎｍ程度とする。
上部電極１６ｂは、貴金属より成る導電膜（第１の導電膜）７４と、金属酸化物より成る導電膜（第２の導電膜）８４との積層膜により構成されている。導電膜７４の材料としては、例えばプラチナが用いられている。貴金属より成る導電膜８０の膜厚は、比較的薄く設定されている。具体的には、導電膜８０の膜厚は２０ｎｍ以下に設定されている。ここでは、導電膜８０の膜厚は、例えば１０ｎｍ程度とする。導電膜８４の材料としては、酸化イリジウム（ＩｒＯ２）が用いられている。導電膜８４の膜厚は、例えば５０ｎｍ程度とする。
本実施形態において金属酸化物より成る導電膜８２，８４を下部電極１２ｃや上部電極１６ｂの一部に用いているのは、金属酸化物より成る導電膜８２，８４を用いることにより、後述するように、繰り返し特性の良好な抵抗記憶素子を得ることが可能となるためである。
こうして、本実施形態による抵抗記憶素子及び不揮発性半導体記憶装置が構成されている。
（評価結果）
図１２は、抵抗記憶素子の電流−電圧特性を示すグラフ（その１）である。図１３は、抵抗記憶素子の電流−電圧特性を示すグラフ（その２）である。図１２は、Ｐｔより成る導電膜７２，８０の膜厚が１０ｎｍの場合を示している。図１３（ａ）は、Ｐｔより成る導電膜７２，８０の膜厚が５０ｎｍの場合を示している。図１３（ｂ）は、Ｐｔより成る導電膜７２，８０の膜厚が２０ｎｍの場合を示している。図１２及び図１３における点線は、フォーミング処理の際の電流−電圧特性を示している。フォーミング処理とは、抵抗記憶素子に、高抵抗状態と低抵抗状態とを可逆的に変化可能な抵抗記憶特性を付与するために行うものであり、抵抗記憶層に絶縁破壊電圧相当の電圧を印加するものである。抵抗記憶素子に電圧を印加して抵抗記憶層をソフトブレークダウンさせることにより、抵抗記憶層中にフィラメント状の電流パスが形成され、この電流パスによって抵抗記憶特性が発現されるものと考えられている。フォーミング処理は、初期段階において一度行えばよく、その後に行う必要はない。図１２及び図１３における実線は、抵抗記憶素子に対してセットとリセットを繰り返した際の電流−電圧特性を示している。
図１２及び図１３から分かるように、導電膜７２，８０の膜厚を１０ｎｍと比較的薄く設定した場合には、電流−電圧特性のばらつきが極めて小さい抵抗記憶素子が得られる。
また、図１３（ａ）と図１３（ｂ）とから分かるように、導電膜７２，８０の膜厚が２０ｎｍ以上の場合には、ほぼ同様の電流−電圧特性が得られる。
図１４は、抵抗記憶素子の電流−電圧特性を示すグラフ（その３）である。図１５は、抵抗記憶素子の電流−電圧特性を示すグラフ（その４）である。図１４は、本実施形態による抵抗記憶素子の電流−電圧特性、即ち、Ｐｔより成る導電膜とＩｒＯ２より成る導電膜との積層膜により上部電極を構成した場合の電流−電圧特性を示している。図１５は、比較例による抵抗記憶素子の電流−電圧特性、即ち、Ｐｔより成る導電膜とＴｉＮより成る導電膜との積層膜により上部電極を構成した場合の電流−電圧特性を示している。図１４は、１回目、２０回目、４０回目、６０回目、８０回目及び１００回目のスイッチングにおける電流−電圧特性を示している。また、図１５は、１回目〜１１回目のスイッチングにおける電流−電圧特性を示している。
図１５から分かるように、比較例による抵抗記憶素子では、スイッチング回数が比較的少ない段階であるにもかかわらず、電流−電圧特性が大きくばらついている。
一方、図１４から分かるように、本実施形態による抵抗記憶素子では、スイッチングを多数回繰り返した場合であっても、電流−電圧特性のばらつきは比較的小さい。
これらのことから、本実施形態によれば、信頼性の極めて高い抵抗記憶素子及び不揮発性半導体記憶装置を提供しうることが分かる。
図１６は、抵抗記憶層における電流像を示す図である。図１６（ａ）は、大気中で抵抗記憶層に高抵抗状態及び低抵抗状態を書き込んだ場合の電流像を示している。図１６（ｂ）は、真空中で抵抗記憶層に高抵抗状態及び低抵抗状態を書き込んだ場合の電流像を示している。図１７（ａ）は、抵抗記憶層に高抵抗状態を書き込む際の電圧の印加方法を示しており、図１７（ｂ）は、抵抗記憶層に低抵抗状態を書き込む際の電圧の印加方法を示している。図１７に示すように、試料としては、Ｐｔより成る下部電極８６上に酸化ニッケル（ＮｉＯＸ）より成る抵抗記憶層８８が形成された試料を用いた。上部電極９０としては、ロジウム（Ｒｈ）膜９２がコーティングされたＳｉより成るＡＦＭ（Atomic Force Microscope、原子間力顕微鏡）の探針９０を用いた。図１７（ａ）に示すように、抵抗記憶層に低抵抗状態を書き込む際には、ＡＦＭの探針９０を接地し、下部電極８６に−７Ｖの電圧を印加した。一方、図１７（ｂ）に示すように、抵抗記憶層に高抵抗状態を書き込む際には、ＡＦＭの探針９０を接地し、下部電極８６に＋７Ｖの電圧を印加した。
図１６（ｂ）から分かるように、真空中で抵抗記憶層に高抵抗状態及び低抵抗状態を書き込んだ場合には、高抵抗状態が書き込まれた領域９４と低抵抗状態が書き込まれた領域９６とにおける電流値の差が比較的小さい。
一方、図１６（ａ）から分かるように、大気中で抵抗記憶層に高抵抗状態及び低抵抗状態を書き込んだ場合には、高抵抗状態が書き込まれた領域９４と低抵抗状態が書き込まれた領域９６とにおける電流値の差が比較的大きい。
図１８は、高抵抗状態及び低抵抗状態が書き込まれた抵抗記憶層の成分の分析結果を示す図である。抵抗記憶層に高抵抗状態及び低抵抗状態を書き込む際には、酸素１８の雰囲気中にて書き込みを行った。抵抗記憶層の成分を分析する際には、飛行時間型二次イオン質量分析（Time Of Flight - Secondary Ion Mass Spectrometry、ＴＯＦ−ＳＩＭＳ）法を用いた。
図１８（ａ）は、抵抗記憶層に含まれる酸素１６の分布像であり、図１８（ｂ）は、抵抗記憶層に含まれる酸素１８の分布像である。酸素１６は大気中に一般的に含まれている酸素であり、酸素１８は大気中に殆ど含まれていない同位元素である。
図１８（ａ）から分かるように、低抵抗状態が書き込まれた領域において、酸素１６が減少している。
一方、図１８（ｂ）から分かるように、低抵抗状態が書き込まれた領域９６において、酸素１８が増加している。
これらのことから、抵抗記憶層に低抵抗状態等を書き込む際に、抵抗記憶層の外部に存在する酸素が抵抗記憶層中に導入されることが分かる。
これらのことを総合して考えると、本実施形態において繰り返し特性の良好な抵抗記憶素子が得られる理由は、抵抗記憶素子１０ｃに対して書き込みを行う際に、金属酸化物より成る導電膜８４，８２中に含まれる酸素が抵抗記憶層１４ａ中に供給されるためと考えられる。
このように、本実施形態によれば、酸素を含む導電膜、具体的には、金属酸化物より成る導電膜８２，８４が下部電極１２ｃや上部電極１６ｂの一部に用いられているため、抵抗記憶素子１０ｃに対して書き込みを行う際に、導電膜８２，８４中の酸素が抵抗記憶層１４ａ中に十分に供給される。このため、本実施形態によれば、繰り返し特性の良好な抵抗記憶素子及び不揮発性半導体記憶装置を提供することができる。
［第５実施形態］
本発明の第５実施形態による抵抗記憶素子及び不揮発性半導体記憶装置について図１９を用いて説明する。図１９は、本実施形態による不揮発性半導体記憶装置を示す断面図である。図１９（ｂ）は、抵抗記憶素子のみを拡大して示したものである。図１乃至図１８に示す第１乃至第４実施形態による抵抗記憶素子及び不揮発性半導体記憶装置等と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本実施形態による不揮発性半導体記憶装置は、貴金属より成る導電膜７４，８０と金属酸化物より成る導電膜８２ａ，８４ａとが比較的薄く形成されており、非貴金属より成る比較的厚い導電膜７６ａ、７８が更に形成されていることに主な特徴がある。
図１９に示すように、コンタクトプラグ４８が埋め込まれた層間絶縁膜４４上には、抵抗記憶素子１０ｄが形成されている。抵抗記憶素子１０ｄは、コンタクトプラグ４８等を介してソース／ドレイン拡散層２８に電気的に接続された下部電極１２ｄと、下部電極１２ｄ上に形成された抵抗記憶材料より成る抵抗記憶層１４ａと、抵抗記憶層１４ａ上に形成された上部電極１６ｃとを有している。
下部電極１２ｄは、非貴金属（卑金属）より成る導電膜（第３の導電膜）７８と、金属酸化物より成る導電膜（第２の導電膜）８２ａと、貴金属より成る導電膜（第１の導電膜）８０との積層膜により構成されている。金属酸化物より成る導電膜８２ａの材料としては、酸化イリジウム（ＩｒＯ２）が用いられている。金属酸化物より成る導電膜８２ａの膜厚は、比較的薄く設定されている。具体的には、導電膜８２ａの膜厚は２０ｎｍ以下に設定されている。本実施形態において導電膜８２ａの膜厚を比較的薄く設定しているのは、高価な材料より成る導電膜８２ａを薄く形成することにより、低コスト化を実現するためである。但し、導電膜８２ａの膜厚を過度に薄く設定した場合には、抵抗記憶素子１０ｄに対して書き込みを行う際に、導電膜８２ａ中から抵抗記憶層１４ａ中に十分な酸素を供給し得ず、繰り返し特性の良好な抵抗記憶素子を得ることができない。繰り返し特性の良好な抵抗記憶素子を得るためには、導電膜８２ａの膜厚は１０ｎｍ以上に設定することが必要である。従って、導電膜８２ａの膜厚は１０ｎｍ以上、２０ｎｍ以下とすることが好ましい。ここでは、導電膜８２ａの膜厚は、例えば１０ｎｍ程度とする。貴金属より成る導電膜８０の材料としては、例えばプラチナ（Ｐｔ）が用いられている。貴金属より成る導電膜８０の膜厚は、比較的薄く設定されている。具体的には、導電膜８０の膜厚は２０ｎｍ以下に設定されている。ここでは、導電膜８０の膜厚は、例えば１０ｎｍ程度とする。非貴金属より成る導電膜７８の材料としては、窒化チタン（ＴｉＮ）が用いられている。導電膜７８の膜厚は、比較的厚く設定されている。本実施形態において導電膜７８の膜厚を比較的厚く設定しているのは、高価な材料より成る導電膜８２ａ及び導電膜８０の厚さを薄く設定する一方で、十分な厚さの下部電極１２ｄを得るためである。このため、導電膜７８の膜厚は、導電膜８０及び導電膜８２ａのいずれの膜厚より厚くなっている。ここでは、導電膜７８の膜厚は、例えば５０ｎｍとする。また、導電膜７８の膜厚が比較的薄い場合には、十分に信頼性の高い抵抗記憶素子１０ｄを得ることが困難である。従って、導電膜７８の厚さは、十分に厚く設定する必要がある。具体的には、導電膜７８の膜厚を５０ｎｍ以上に設定することが好ましい。より望ましくは、下部電極１２ｄの総膜厚が１００〜３００ｎｍ程度となるように、導電膜７８の膜厚を設定することが好ましい。
なお、本実施形態において金属酸化物より成る導電膜８２ａを形成しているのは、抵抗記憶素子１０ｄに対して書き込みを行う際に、導電膜８２ａ中の酸素を抵抗記憶層１４ａ中に供給し、繰り返し特性の良好な抵抗記憶素子を得るためである。
抵抗記憶層１４ａの材料としては、遷移金属の酸化物を用いる。ここでは、抵抗記憶層１４ａの材料として、酸化ニッケル（ＮｉＯＸ）を用いる。抵抗記憶層１４ａの厚さは例えば５０ｎｍ程度とする。
上部電極１６ｂは、貴金属より成る導電膜（第１の導電膜）７４と、金属酸化物より成る導電膜（第２の導電膜）８４ａと、非貴金属（卑金属）より成る導電膜（第３の導電膜）７６ａとの積層膜により構成されている。導電膜７４の材料としては、例えばプラチナが用いられている。貴金属より成る導電膜８０の膜厚は、比較的薄く設定されている。具体的には、導電膜８０の膜厚は２０ｎｍ以下に設定されている。ここでは、導電膜８０の膜厚は、例えば１０ｎｍ程度とする。金属酸化物より成る導電膜８４ａの材料としては、酸化イリジウム（ＩｒＯ２）が用いられている。導電膜８４ａの膜厚は、比較的薄く設定されている。具体的には、導電膜８４ａの膜厚は２０ｎｍ以下に設定されている。但し、導電膜８４ａの膜厚を過度に薄く設定した場合には、抵抗記憶素子１０ｄに対して書き込みを行う際に、導電膜８４ａ中から抵抗記憶層１４ａ中に十分な酸素を供給し得ず、繰り返し特性の良好な抵抗記憶素子を得ることができない。繰り返し特性の良好な抵抗記憶素子を得るためには、導電膜８４ａの膜厚は１０ｎｍ以上に設定することが必要である。従って、導電膜８４ａの膜厚は１０ｎｍ以上、２０ｎｍ以下とすることが好ましい。ここでは、導電膜８４ａの膜厚は、例えば１０ｎｍ程度とする。非貴金属より成る導電膜７６ａの材料としては、窒化チタン（ＴｉＮ）が用いられている。導電膜７６ａの膜厚は、比較的厚く設定されている。導電膜７６ａの膜厚を比較的厚く設定するのは、高価な材料より成る導電膜８４ａ及び導電膜７４の厚さを薄く設定する一方で、十分な厚さの上部電極１６ｃを得るためである。このため、導電膜７６ａの膜厚は、導電膜７４及び導電膜８４ａのいずれの膜厚より厚くなっている。上部電極１６ｃが十分に厚く形成されていない場合、即ち、導電膜７６ａが十分に厚く形成されていない場合には、コンタクトプラグ７０を埋め込むためのコンタクトホールを上部電極１６ｃに達するように形成する際に、コンタクトホールが導電膜７６ａを貫いて抵抗記憶層１４ａに達してしまう虞がある。また、上部電極１６ｃが十分に厚く形成されていない場合、即ち、導電膜７６ａが十分に厚く形成されていない場合には、抵抗記憶素子１０ｄを埋め込むように形成された層間絶縁膜をＣＭＰ法により平坦化する際に、導電膜７６ａが除去され、導電膜８４ａまでもが除去されてしまう虞もある。従って、導電膜７６ａの厚さは、十分に厚く設定する必要がある。具体的には、導電膜７６ａの膜厚を５０ｎｍ以上に設定することが好ましい。より望ましくは、上部電極１６ｃの総膜厚が１００〜３００ｎｍ程度となるように、導電膜７６ａの膜厚を設定することが好ましい。ここでは、導電膜７６ａの膜厚は、例えば５０ｎｍとする。
なお、本実施形態において金属酸化物より成る導電膜８４ａを形成しているのは、抵抗記憶素子１０ｄに対して書き込みを行う際に、導電膜８４ａ中の酸素を抵抗記憶層１４ａ中に供給し、繰り返し特性の良好な抵抗記憶素子を得るためである。
こうして、本実施形態による抵抗記憶素子及び不揮発性半導体記憶装置が構成されている。
このように、本実施形態によれば、酸素を含む導電膜、具体的には、金属酸化物より成る導電膜８２ａ，８４ａが下部電極１２ｄや上部電極１６ｃの一部に用いられているため、抵抗記憶素子１０ｄに対して書き込みを行う際に、導電膜８２ａ，８４ａ中の酸素が抵抗記憶層１４ａ中に十分に供給される。このため、本実施形態によれば、繰り返し特性の良好な抵抗記憶素子及び不揮発性半導体記憶装置を提供することができる。
しかも、本実施形態によれば、高価な材料より成る導電膜７４，８０や導電膜８２ａ，８４ａが比較的薄く形成されている一方、比較的安価な材料より成る導電膜７８，７６ａが厚く形成されているため、信頼性が高く、電気的特性の良好な抵抗記憶素子及び不揮発性半導体記憶装置を低コストで提供することができる。
[変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
例えば、第１及び第２実施形態では、貴金属より成る導電膜７４と非貴金属より成る導電膜７６とから成る電極構造を抵抗記憶素子１０の上部電極１６に適用する場合を例に説明したが、貴金属より成る導電膜と非貴金属より成る導電膜とから成る電極構造を抵抗記憶素子１０の下部電極１２に適用してもよい。この場合には、抵抗記憶層１４の下面側に貴金属より成る導電膜を形成し、かかる貴金属より成る導電膜の下面側に非貴金属より成る導電膜を形成すればよい。
また、上記実施形態では、抵抗記憶層１４，１４ａの材料としてＮｉＯＸ又はＴｉＯＸを用いる場合を例に説明したが、抵抗記憶層１４，１４ａの材料はＮｉＯＸ又はＴｉＯＸに限定されるものではない。例えば、抵抗記憶層１４，１４ａの材料として、遷移金属の酸化物を適宜用いることができる。例えば、抵抗記憶層１４，１４ａの材料として、ＳｒＴｉＯＸ、ＹＯＸ、ＣｅＯＸ、ＣｏＯＸ、ＭｇＯＸ、ＺｎＯＸ、ＺｒＯＸ、ＷＯＸ、ＮｂＯＸ、ＴａＯＸ、ＣｒＯＸ、ＭｎＯＸ、ＡｌＯＸ、ＶＯＸ又はＳｉＯＸ等を用いることも可能である。
また、上記実施形態では、貴金属より成る導電膜７４，８０の材料として、プラチナを用いる場合を例に説明したが、貴金属より成る導電膜７４，８０の材料はプラチナに限定されるものではない。例えば、貴金属より成る導電膜７４，８０の材料として、Ｉｒ、Ｒｕ、Ｒｈ又はＰｄ等を用いることも可能である。
また、第１実施形態では、非貴金属より成る導電膜７６の材料としてＡｌがドープされたＺｎＯを用いる場合を例に説明したが、非貴金属より成る導電膜７６の材料はＡｌがドープされたＺｎＯに限定されるものではない。例えば、非貴金属より成る導電膜７６の材料として、ＴｉＮ、Ａｌ、Ｗ、ＷＮ、Ｎｉ、Ｔｉ又はＭｏ等を用いてもよい。
また、第２実施形態では、非貴金属より成る導電膜７６ａの材料としてＴｉＮを用いる場合を例に説明したが、非貴金属より成る導電膜７６ａの材料はＴｉＮに限定されるものではない。例えば、非貴金属より成る導電膜７６ａの材料として、ＡｌがドープされたＺｎＯ、Ａｌ、Ｗ、ＷＮ、Ｎｉ、Ｔｉ又はＭｏ等を用いてもよい。
また、第３実施形態では、非貴金属より成る導電膜７８の材料としてＴｉＮを用いる場合を例に説明したが、非貴金属より成る導電膜７８の材料はＴｉＮに限定されるものではない。例えば、非貴金属より成る導電膜７８の材料として、ＡｌがドープされたＺｎＯ、Ａｌ、Ｗ、ＷＮ、Ｎｉ、Ｔｉ又はＭｏ等を用いてもよい。
また、第４及び第５実施形態では、金属酸化物より成る導電膜８２，８２ａ，８４，８４ａの材料としてＩｒＯ２を用いる場合を例に説明したが、金属酸化物より成る導電膜８２，８２ａ，８４，８４ａの材料はＩｒＯ２に限定されるものではない。例えば、金属酸化物より成る導電膜８２，８２ａ，８４，８４ａの材料として、ＩｎＯ２、ＲｕＯ２又はＳｒＲｕＯ３等を用いてもよい。
また、第５実施形態では、非貴金属より成る導電膜７６ａ，７８の材料としてＴｉＮを用いる場合を例に説明したが、非貴金属より成る導電膜７６ａ，７８の材料はＴｉＮに限定されるものではない。例えば、非貴金属より成る導電膜７６ａ，７８の材料として、ＡｌがドープされたＺｎＯ、Ａｌ、Ｗ、ＷＮ、Ｎｉ、Ｔｉ又はＭｏ等を用いてもよい。
本発明による抵抗記憶素子及び不揮発性半導体記憶装置は、低コスト化、繰り返し特性の向上等を実現し得る抵抗記憶素子及び不揮発性半導体記憶装置を提供するのに有用である。

Claims (9)

  1. 下部電極と、前記下部電極上に形成された抵抗記憶層と、前記抵抗記憶層上に形成された上部電極とを有し、高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子であって、
    前記下部電極又は前記上部電極は、前記抵抗記憶層側に形成された貴金属より成る第１の導電膜と、前記第１の導電膜に接し、前記第１の導電膜より膜厚が厚い、非貴金属より成る第２の導電膜とが積層されてなり、
    前記上部電極はビット線に接続されており、
    前記第１の導電膜の膜厚は、２０ｎｍ以下である
    ことを特徴とする抵抗記憶素子。
  2. 下部電極と、前記下部電極上に形成された抵抗記憶層と、前記抵抗記憶層上に形成された上部電極とを有し、高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子であって、
    前記下部電極又は前記上部電極は、前記抵抗記憶層側に形成された貴金属より成る第１の導電膜と、前記第１の導電膜に接し、金属酸化物より成る第２の導電膜とを有し、
    前記第１の導電膜の膜厚は、２０ｎｍ以下である
    ことを特徴とする抵抗記憶素子。
  3. 請求項２記載の抵抗記憶素子において、
    前記第２の導電膜は、貴金属の酸化物より成る
    ことを特徴とする抵抗記憶素子。
  4. 請求項２又は３記載の抵抗記憶素子において、
    前記下部電極又は前記上部電極は、前記第２の導電膜に接し、前記第１の導電膜と前記第２の導電膜のいずれよりも膜厚が厚い、非貴金属より成る第３の導電膜を更に有する
    ことを特徴とする抵抗記憶素子。
  5. 請求項１乃至４のいずれか１項に記載の抵抗記憶素子において、
    前記第１の導電膜は、Ｐｔ、Ｉｒ、Ｒｕ、Ｒｈ又はＰｄより成る
    ことを特徴とする抵抗記憶素子。
  6. 請求項１記載の抵抗記憶素子において、
    前記第２の導電膜は、ＡｌがドープされたＺｎＯ、ＴｉＮ、Ａｌ、Ｗ、ＷＮ、Ｎｉ、Ｔｉ又はＭｏより成る
    ことを特徴とする抵抗記憶素子。
  7. 下部電極と、前記下部電極上に形成された抵抗記憶層と、前記抵抗記憶層上に形成された上部電極とを有し、高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と、
    前記抵抗記憶素子の前記下部電極又は前記上部電極に接続された選択トランジスタとを有し、
    前記下部電極又は前記上部電極は、前記抵抗記憶層側に形成された貴金属より成る第１の導電膜と、前記第１の導電膜に接し、前記第１の導電膜より膜厚が厚い、非貴金属より成る第２の導電膜とが積層されてなり、
    前記上部電極はビット線に接続されており、
    前記第１の導電膜の膜厚は、２０ｎｍ以下である
    ことを特徴とする不揮発性半導体記憶装置。
  8. 下部電極と、前記下部電極上に形成された抵抗記憶層と、前記抵抗記憶層上に形成された上部電極とを有し、高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と、
    前記抵抗記憶素子の前記下部電極又は前記上部電極に接続された選択トランジスタとを有し、
    前記下部電極又は前記上部電極は、前記抵抗記憶層側に形成された貴金属より成る第１の導電膜と、前記第１の導電膜に接し、金属酸化物より成る第２の導電膜とを有し、
    前記第１の導電膜の膜厚は、２０ｎｍ以下である
    ことを特徴とする不揮発性半導体記憶装置。
  9. 請求項８記載の不揮発性半導体記憶装置において、
    前記下部電極又は前記上部電極は、前記第２の導電膜に接し、前記第１の導電膜と前記第２の導電膜のいずれよりも膜厚が厚い、非貴金属より成る第３の導電膜を更に有する
    ことを特徴とする不揮発性半導体記憶装置。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008140979A1 (en) * 2007-05-09 2008-11-20 Intermolecular, Inc. Resistive-switching nonvolatile memory elements
WO2010050094A1 (ja) * 2008-10-30 2010-05-06 パナソニック株式会社 不揮発性半導体記憶装置及びその製造方法
JP5400797B2 (ja) * 2008-12-04 2014-01-29 パナソニック株式会社 不揮発性記憶素子
JP5417445B2 (ja) 2009-08-28 2014-02-12 パナソニック株式会社 半導体記憶装置の製造方法
WO2011074243A1 (ja) * 2009-12-18 2011-06-23 パナソニック株式会社 抵抗変化型素子及びその製造方法
US8675393B2 (en) 2010-03-25 2014-03-18 Panasonic Corporation Method for driving non-volatile memory element, and non-volatile memory device
JP2012089643A (ja) * 2010-10-19 2012-05-10 Sony Corp 記憶装置の製造方法、並びに記憶素子および記憶装置
JP5810534B2 (ja) * 2011-01-20 2015-11-11 株式会社豊田中央研究所 Ｍｉｍ型トンネルダイオードの製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001284543A (ja) * 2000-03-30 2001-10-12 Seiko Epson Corp メモリ装置およびその製造方法
JP2004363604A (ja) * 2003-06-03 2004-12-24 Samsung Electronics Co Ltd 一つのスイッチング素子と一つの抵抗体とを含む不揮発性メモリ装置およびその製造方法
JP2007005609A (ja) * 2005-06-24 2007-01-11 Sharp Corp メモリセル及び半導体記憶装置及びその製造方法
JP2007048779A (ja) * 2005-08-05 2007-02-22 Sharp Corp 可変抵抗素子とその製造方法並びにそれを備えた記憶装置
JP2007059914A (ja) * 2005-08-24 2007-03-08 Samsung Electronics Co Ltd イオン伝導層を備える不揮発性半導体メモリ装置とその製造及び動作方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001284543A (ja) * 2000-03-30 2001-10-12 Seiko Epson Corp メモリ装置およびその製造方法
JP2004363604A (ja) * 2003-06-03 2004-12-24 Samsung Electronics Co Ltd 一つのスイッチング素子と一つの抵抗体とを含む不揮発性メモリ装置およびその製造方法
JP2007005609A (ja) * 2005-06-24 2007-01-11 Sharp Corp メモリセル及び半導体記憶装置及びその製造方法
JP2007048779A (ja) * 2005-08-05 2007-02-22 Sharp Corp 可変抵抗素子とその製造方法並びにそれを備えた記憶装置
JP2007059914A (ja) * 2005-08-24 2007-03-08 Samsung Electronics Co Ltd イオン伝導層を備える不揮発性半導体メモリ装置とその製造及び動作方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7180474B2 (ja) 2019-03-19 2022-11-30 住友ゴム工業株式会社 ラケット
JP7180475B2 (ja) 2019-03-19 2022-11-30 住友ゴム工業株式会社 ラケット

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