JPH0945780A

JPH0945780A - 半導体集積回路装置及びその製造方法

Info

Publication number: JPH0945780A
Application number: JP7196396A
Authority: JP
Inventors: Yasunobu Tanizaki; 泰信谷▲崎▼; Masashi Kobayashi; 昌史小林; Terumi Sawase; 照美沢瀬; Akira Otaka; 彰大高
Original assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1995-08-01
Filing date: 1995-08-01
Publication date: 1997-02-14

Abstract

(57)【要約】【目的】半導体集積回路装置に塔載されるアンチヒュ
ーズ素子の書き込み電圧(Ｖpf)の安定化を図る。【構成】下部電極１０Ａ上の層間絶縁膜１２に前記下
部電極１０Ａの上面を露出させる接続孔１３が形成さ
れ、この接続孔１３から露出する前記下部電極１０Ａの
上面上にアンチヒューズ層１４、上部電極１５Ａの夫々
を順次積み重ねたアンチヒューズ素子Ｆを有する半導体
集積回路装置において、前記接続孔１３から露出する下
部電極１０Ａの上面に段差１１を設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、アンチヒューズ素子を有する半導体集積回
路装置に適用して有効な技術に関するものである。

【０００２】

【従来の技術】半導体集積回路装置として、ＦＰＧＡ
(Ｆield Ｐrogrammable Ｇate Ａrray)方式を採用する
論理ＬＳＩ(Ｌarge Ｓcale Ｉntegrated Ｃircuit)の開
発が行われている。この種の論理ＬＳＩは、一方の機能
ブロックと他方の機能ブロックとの間の結線経路にアン
チヒューズ素子を配置している。

【０００３】前記アンチヒューズ素子は、下部電極上の
層間絶縁膜に前記下部電極の上面を露出させる接続孔を
形成し、この接続孔から露出する下部電極の上面上にア
ンチヒューズ層、上部電極の夫々を順次積み重ねた構造
で構成される。下部電極は、例えば第１層目の金属配線
層に形成され、一方の結線配線を介して一方の機能ブロ
ックに電気的に接続される。上部電極は、例えば第２層
目の金属配線層に形成され、他方の結線配線を介して他
方の機能ブロックに電気的に接続される。アンチヒュー
ズ層は、例えばＣＶＤ法で堆積した非晶質珪素膜(ａ−
Ｓｉ膜)で形成され、外部からの書き込み電圧(Ｖpf)に
よって絶縁破壊される。つまり、アンチヒューズ素子
は、下部電極と上部電極とで挾み込んだアンチヒューズ
層を外部からの書き込み電圧によって電気的に破壊し、
一方の機能ブロックと他方の機能ブロックとを電気的に
接続する。

【０００４】なお、アンチヒューズ素子を有する論理Ｌ
ＳＩについては、例えば日経マイクロデバイス、１９９
２年、１０月号、第２８頁乃至第４７頁に記載されてい
る。

【０００５】

【発明が解決しようとする課題】前記論理ＬＳＩにおい
て、アンチヒューズ素子の下部電極又は上部電極に書き
込み電圧(Ｖpf)を印加した時の電界は接続孔の側壁面と
下部電極の上面とが交わる隅部(窪んだ角)に集中するの
で、この隅部におけるアンチヒューズ層の膜厚、膜質で
書き込み電圧が決定される。しかしながら、隅部でのア
ンチヒューズ層のステップカバレッジ(被着性)は下部電
極の上面でのアンチヒューズ層のステップカバレッジに
比べて低いので、隅部でのアンチヒューズ層の膜厚、膜
質は下部電極の上面でのアンチヒューズ層に比べて不安
定になる。このため、アンチヒューズ素子の書き込み電
圧が不安定になり、非接続状態から接続状態に切り替え
るアンチヒューズ素子の制御性にバラツキが生じる。

【０００６】本発明の目的は、半導体集積回路装置に塔
載されるアンチヒューズ素子の書き込み電圧の安定化を
図ることが可能な技術を提供することにある。

【０００７】本発明の他の目的は、前記目的を達成する
製造技術を提供することにある。

【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。

【００１０】（１）下部電極上の層間絶縁膜に前記下部
電極の上面を露出させる接続孔が形成され、この接続孔
から露出する下部電極の上面上にアンチヒューズ層、上
部電極の夫々を順次積み重ねたアンチヒューズ素子を有
する半導体集積回路装置において、前記接続孔から露出
する下部電極の上面に段差を設ける。

【００１１】（２）下部電極上の層間絶縁膜に前記下部
電極の上面を露出させる接続孔を形成し、この接続孔か
ら露出する下部電極の上面上にアンチヒューズ層、上部
電極の夫々を順次積み重ねたアンチヒューズ素子を有す
る半導体集積回路装置の製造方法において、下部電極の
上面に段差を形成する工程と、前記下部電極の上面上に
層間絶縁膜を形成し、この層間絶縁膜に前記下部電極の
上面の段差を露出させる接続孔を形成する工程と、前記
接続孔から露出する下部電極の上面の段差上にアンチヒ
ューズ層、上部電極の夫々を形成する工程とを備える。

【００１２】

【作用】上述した手段（１）によれば、アンチヒューズ
素子の下部電極又は上部電極に書き込み電圧(Ｖpf)を印
加した時の電界は、下部電極の上面に設けられた段差の
上段面と側面とが交わる縁部(突出した角)に集中し、こ
の縁部でのアンチヒューズ層の膜厚、膜質は、接続孔の
側壁面と下部電極の上面とが交わる隅部（窪んだ角）で
のアンチヒューズ層に比べて安定しているので、アンチ
ヒューズ素子の書き込み電圧の安定化を図ることができ
る。

【００１３】上述した手段（２）によれば、アンチヒュ
ーズ素子の書き込み電圧(Ｖpf)を決定するアンチヒュー
ズ層の膜厚、膜質を高めることができるので、書き込み
電圧(Ｖpf)が安定したアンチヒューズ素子を製造するこ
とができる。

【００１４】

【実施例】以下、本発明の構成について、ＦＰＧＡ（Ｆ
ield Ｐrogrammable Ｇate Ａrray)方式を採用する論理
ＬＳＩに本発明を適用した一実施例とともに説明する。
なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

【００１５】本発明の一実施例であるＦＰＧＡ方式を採
用する論理ＬＳＩの概略構成を図１(チップレイアウト
図)に示す。

【００１６】図１に示すように、ＦＰＧＡ方式を採用す
る論理ＬＳＩは平面が方形状に形成された半導体チップ
２１で構成される。

【００１７】前記半導体チップ２１の各辺に沿った最外
周部分には複数の外部端子（ボンディングパッド）２２
が配置され、この外部端子２２の内側には外部端子２２
の配列に沿って複数の入出力バッファ回路２３が配置さ
れる。

【００１８】前記入出力バッファ回路２３で囲まれた半
導体チップ２１の中央部には複数の機能ブロック２４が
行列状に配置される。行方向(Ｘ方向)に配置された複数
の機能ブロック２４はブロック列２５を形成し、このブ
ロック列２５は所定の間隔を置いて列方向(Ｙ方向)に複
数配置される。ブロック列２５とブロック列２５との間
には配線形成領域(配線チャネル形成領域)２６が配置さ
れる。

【００１９】前記配線形成領域２６には機能ブロック２
４と機能ブロック２４とを結ぶ結線配線１０Ｂが形成さ
れる。この結線配線１０Ｂは第１層目の金属配線層に形
成される。前記機能ブロック２４上及び配線形成領域２
６上には機能ブロック２４と機能ブロック２４とを結ぶ
結線配線１５Ｂが形成される。この結線配線１５Ｂは第
２層目の金属配線層に形成される。結線配線１０ＢはＸ
方向に延在し、結線配線１５ＢはＹ方向に延在する。

【００２０】前記機能ブロック３４は複数個の基本セル
(図示せず)で構成される。この複数の基本セルの夫々は
ブロック内配線(１０Ｃ)によって接続され、例えば３入
力ＯＲ／ＮＯＲゲート回路、２入力ＯＲ／ＮＯＲゲート
回路、ＴＴＬ系の論理回路等を構成する。ブロック内配
線(１０Ｃ)は第１層目の金属配線層に形成される。

【００２１】前記基本セルには、図２(要部断面図)に示
すように、ｎチャネルＭＯＳＦＥＴＱｎ、ｐチャネルＭ
ＯＳＦＥＴＱｐ等の半導体素子が配置される。ｎチャネ
ルＭＯＳＦＥＴＱｎはフィールド絶縁膜４で周囲を規定
されたｐ型ウエル領域２の主面に構成され、ｐチャネル
ＭＯＳＦＥＴＱｐはフィールド絶縁膜４で周囲を規定さ
れたｎ型ウエル領域３の主面に構成される。ｐ型ウエル
領域２、ｎ型ウエル領域３の夫々は例えば単結晶珪素か
らなるp-型半導体基板１の主面に形成される。フィール
ド絶縁膜４は例えば周知の選択酸化法で形成した酸化珪
素膜で形成される。

【００２２】前記ｎチャネルＭＯＳＦＥＴＱｎは、主
に、ｐ型ウエル領域（チャネル形成領域）２、ゲート絶
縁膜５、ゲート電極６、ソース領域及びドレイン領域で
ある一対のn+型半導体領域７で構成される。また、前記
ｐチャネルＭＯＳＦＥＴＱｐは、主に、ｎ型ウエル領域
(チャネル形成領域)３、ゲート絶縁膜５、ゲート電極
６、ソース領域及びドレイン領域である一対のp+型半導
体領域８で構成される。ゲート絶縁膜５は例えば熱酸化
珪素膜で形成され、ゲート電極６は例えば抵抗値を低減
する不純物が導入された多結晶珪素膜で形成される。一
対のn+型半導体領域７の夫々はゲート電極６に対して自
己整合で形成され、一対のp+型半導体領域８の夫々はゲ
ート電極６に対して自己整合で形成される。

【００２３】前記ｐチャネルＭＯＳＦＥＴＱｐのソース
領域及びドレイン領域である一対のp+型半導体領域８の
夫々には、層間絶縁膜９に形成された接続孔９Ａを通し
てブロック内配線１０Ｃが電気的に接続される。また、
前記ｎチャネルＭＯＳＦＥＴＱｎのソース領域及びドレ
イン領域である一対のn+型半導体領域７の夫々には層間
絶縁膜９に形成された接続孔９Ａを通してブロック内配
線１０Ｃが電気的に接続される。層間絶縁膜９は例えば
ＣＶＤ法で堆積した酸化珪素膜で形成される。ブロック
内配線１０Ｃは、例えばチタン(Ｔｉ)−タングステン
(Ｗ)合金膜上に例えばアルミニウム合金膜を積層した積
層膜で形成される。アルミニウム合金膜は例えば銅(Ｃ
ｕ)及び珪素(Ｓｉ)が添加されたアルミニウム膜で形成
される。チタン−タングステン合金膜は、ＭＯＳＦＥＴ
のソース領域及びドレインの夫々の珪素とアルミニウム
合金膜のアルミニウムとの相互拡散を低減し、アロイス
パイクを防止するバリアメタル層として使用される。

【００２４】前記ブロック内配線１０Ｃ上には層間絶縁
膜１２が形成される。層間絶縁膜１２上には機能ブロッ
ク２４間を結ぶ結線配線１５Ｂが形成される。層間絶縁
膜１２は例えばＣＶＤ法で堆積した酸化珪素膜で形成さ
れる。結線配線１５Ｂは例えばアルミニウム合金膜で形
成される。

【００２５】前記結線配線１５Ｂ上には最終保護膜１６
が形成される。この最終保護膜１６は例えばＣＶＤ法で
堆積した窒化珪素膜で形成される。つまり、本実施例の
ＦＰＧＡ方式を採用する論理ＬＳＩは２層配線構造で構
成される。

【００２６】前記一方の機能ブロック２４と他方の機能
ブロック２４との間の結線経路には、アンチヒューズ素
子Ｆが配置される。アンチヒューズ素子Ｆは、下部電極
１０Ａ上の層間絶縁膜１２に下部電極１０Ａの上面を露
出させる接続孔１３を形成し、この接続孔１３から露出
する下部電極１０Ａの上面上にアンチヒューズ層１４、
上部電極１５Ａの夫々を順次積み重ねた構造で構成され
る。

【００２７】前記下部電極１０Ａは、例えば第１層目の
金属配線層に形成され、一方の結線配線（１０Ｂ及び１
５Ｂ）を介して一方の機能ブロック２４に電気的に接続
される。上部電極１５Ａは、例えば第２層目の金属配線
層に形成され、他方の結線配線(１０Ｂ及び１５Ｂ)を介
して他方の機能ブロック２４に電気的に接続される。例
えば上部電極１５Ａは、図２に示すように、結線配線１
５Ｂ、ブロック内配線１０Ｃの夫々を介してｎチャネル
ＭＯＳＦＥＴＱｎの一方のn+型半導体領域７に接続され
る。結線配線１５Ｂは、層間絶縁膜１２に形成された接
続孔１２Ａを通してブロック内配線１０Ａに接続され
る。

【００２８】前記アンチヒューズ層１４は、例えばＣＶ
Ｄ法で堆積した非晶質珪素膜（ａ−Ｓｉ膜）で形成さ
れ、外部からの書き込み電圧（Ｖpf）によって絶縁破壊
される。つまり、アンチヒューズ素子Ｆは、下部電極１
０Ａと上部電極１５Ａとで挾み込んだアンチヒューズ層
１４を外部からの書き込み電圧（Ｖpf）によって電気的
に破壊し、一方の機能ブロック２４と他方の機能ブロッ
ク２４とを電気的に接続する。

【００２９】前記アンチヒューズ素子Ｆにおいて、図２
及び図３(図２の要部拡大断面図)に示すように、接続孔
１３から露出する下部電極１０Ａの上面には段差１１が
設けられている。この段差１１の寸法Ｌ１は、接続孔１
３の深さ寸法Ｌ２に比べて小さく構成される。段差１１
の上段面と側面とが交わる縁部(突出した角)には、アン
チヒューズ素子の下部電極１０Ａ又は上部電極１５Ａに
書き込み電圧(Ｖpf)を印加した時の電界が集中する。つ
まり、アンチヒューズ素子Ｆは、段差１１の上段面と側
面とが交わる縁部(突出した角)上でのアンチヒューズ層
１４の膜厚、膜質によって書き込み電圧(Ｖpf)が決定さ
れる。

【００３０】前記アンチヒューズ層１４において、段差
１１の上段面と側面とが交わる縁部(突出した角)上での
アンチヒューズ層１４のステップカバレッジ(被着性)
は、接続孔１３の側壁面と下部電極１０Ａの上面とが交
わる隅部（窪んだ角）でのアンチヒューズ層１４のステ
ップカバレッジに比べて高いので、縁部でのアンチヒュ
ーズ層１４の膜厚、膜質は、隅部でのアンチヒューズ層
１４に比べて安定している。つまり、段差１１の上段面
と側面とが交わる縁部(突出した角)上でのアンチヒュー
ズ層１４の膜厚、膜質によって書き込み電圧(Ｖpf)が決
定されるアンチヒューズ素子Ｆは、接続孔１３の側壁面
と下部電極１０Ａの上面とが交わる隅部でのアンチヒュ
ーズ層１４の膜厚、膜質によって書き込み電圧(Ｖpf)が
決定される従来のアンチヒューズ素子に比べて、書き込
み電圧(Ｖpf)の安定化を図ることができる。

【００３１】前記下部電極１０Ａの上段面と側面とが交
わる縁部は、図４（上部電極、アンチヒューズ層を除去
した状態の要部平面図）に示すように、例えば直線状に
形成され、下部電極１０Ａ又は上部電極１５Ａに書き込
み電圧(Ｖpf)を印加した時の電界は直線状に沿って集中
する。つまり、アンチヒューズ素子Ｆの書き込み電圧
は、直線状の縁部でのアンチヒューズ層１４の膜厚、膜
質で決定される。

【００３２】なお、図５(上部電極、アンチヒューズ層
を除去した状態の要部平面図)に示すように、段差１１
は、一方の側面１１Ａと他方の側面１１Ｂとが交わる角
部Ｃを備えた構成にしてもよい。角部Ｃは、一方の側面
１１Ａが他方の側面１１Ｂに対して鈍角をなす角度θで
構成される。この場合、下部電極１０Ａ又は上部電極１
５Ａに書き込み電圧(Ｖpf)を印加した時の電界は角部Ｃ
に集中し、書き込み電圧(Ｖpf)は角部Ｃでのアンチヒュ
ーズ層１４の膜厚、膜質によって決定されるので、直線
状に構成される縁部の場合に比べて、アンチヒューズ素
子Ｆの書き込み電圧(Ｖpf)の安定化を更に図ることがで
きる。

【００３３】また、角部Ｃは、図６（上部電極、アンチ
ヒューズ層を除去した状態の要部平面図）に示すよう
に、一方の側面１１Ａが他方の側面１１Ｂに対して直角
をなす角度θで構成してもよい。この場合、角部Ｃが鈍
角をなす角度θで構成される場合に比べて、アンチヒュ
ーズ素子Ｆの書き込み電圧(Ｖpf)の安定化を更に図るこ
とができる。

【００３４】また、角部Ｃは、図７（上部電極、アンチ
ヒューズ層を除去した状態の要部平面図）に示すよう
に、一方の側面１１Ａが他方の側面１１Ｂに対して例え
ば鋭角をなす角度θで構成してもよい。この場合、角部
Ｃが直角をなす角度θで構成される場合に比べて、アン
チヒューズ素子Ｆの書き込み電圧(Ｖpf)の安定化を更に
図ることができる。

【００３５】次に、前記ＦＰＧＡ方式を採用する論理Ｌ
ＳＩの製造方法について、図８乃至図１１(製造方法を
説明するための要部断面図)を用いて説明する。

【００３６】まず、単結晶珪素からなるp-型半導体基板
１を用意する。

【００３７】次に、前記p-型半導体基板１の活性領域の
主面にｐ型ウエル領域２、ｎ型ウエル領域３の夫々を選
択的に形成し、その後、p-型半導体基板１の非活性領域
の主面上に周知の選択酸化法でフィールド絶縁膜４を形
成する。

【００３８】次に、前記ｐ型ウエル領域２の主面にｎチ
ャネルＭＯＳＦＥＴＱｎ、前記ｎ型ウエル領域３の主面
にｐチャネルＭＯＳＦＥＴＱｐの夫々を形成する。

【００３９】次に、前記p-型半導体基板１の主面上の全
面に層間絶縁膜９を形成する。この層間絶縁膜９は例え
ばＣＶＤ法で堆積した酸化珪素膜で形成される。

【００４０】次に、前記層間絶縁膜９に接続孔９Ａを形
成する。この後、前記接続孔９Ａ上を含む層間絶縁膜９
上の全面に第１層目の金属配線材を形成する。第１層目
の金属配線材は、例えばチタン(Ｔｉ)−タングステ(Ｗ)
合金膜上に、銅(Ｃｕ)及び珪素(Ｓｉ)が添加されたアル
ミニウム合金膜を積層した積層膜で形成される。

【００４１】次に、前記第１層目の金属配線材にパター
ンニングを施し、図８に示すように、下部電極１０Ａ、
結線配線(１０Ｂ)、ブロック内配線１０Ｃの夫々を形成
する。

【００４２】次に、前記下部電極１０Ａの上面の一部を
選択的に除去し、図９に示すように、下部電極１０Ａの
上面に段差１１を形成する。この段差１１は例えばＳＦ
₆，Ｂcｌ₃，Ｃｌ₂の混合ガスを用いたドライエッチング
技術で形成される。

【００４３】次に、下部電極１０Ａ上、結線配線(１０
Ｂ)上及びブロック内配線１０Ｃ上を含む層間絶縁膜９
上の全面に層間絶縁膜１２を形成する。この層間絶縁膜
１２は例えばＣＶＤ法で堆積した酸化珪素膜で形成され
る。

【００４４】次に、前記層間絶縁膜１２に、前記下部電
極１０Ａの上面の段差１１を露出させる接続孔１３を形
成する。

【００４５】次に、前記接続孔１３から露出する下部電
極１０Ａの上面の段差１１上を含む層間絶縁膜１２上の
全面にアンチヒューズ層１４を形成する。アンチヒュー
ズ層１４は例えば１００〜１５０［ｎｍ］程度の膜厚に
設定された非晶質珪素膜（ａ−Ｓｉ膜）で形成される。
この非晶質珪素膜は例えばプラズマＣＶＤ法で堆積され
る。この工程において、段差１１の上段面と側面とが交
わる縁部(突出した角）上でのアンチヒューズ層１４の
ステップカバレッジ（被着性)は、接続孔１３の側壁面
と下部電極１０Ａの上面とが交わる隅部(窪んだ角)での
アンチヒューズ層１４のステップカバレッジに比べて高
いので、縁部でのアンチヒューズ層１４の膜厚、膜質
は、隅部でのアンチヒューズ層１４に比べて安定してい
る。

【００４６】次に、前記アンチヒューズ層１４にパター
ンニングを施し、図１０に示すように、上部電極が形成
される領域以外のアンチヒューズ層１４を除去する。

【００４７】次に、前記層間絶縁膜１２に、前記ブロッ
ク内配線１０Ｃの上面の一部を露出させる接続孔１２Ａ
を形成する。この時、アンチヒューズ層１４上は例えば
フォトレジスト膜からなるマスクによって覆われてい
る。

【００４８】次に、図１１に示すように、前記アンチヒ
ューズ層１４上及び接続孔１２Ａから露出するブロック
内配線１０Ｃ上を含む層間絶縁膜１２上の全面に第２層
目の金属配線材１５を形成する。この第２層目の金属配
線材１５は例えばアルミニウム合金膜で形成される。

【００４９】次に、前記第２層目の金属配線材１５にパ
ターンニングを施し、上部電極１５Ａ、結線配線１５Ｂ
の夫々を形成する。この後、上部電極１５Ａ上及び結線
配線１５Ｂ上を含む層間絶縁膜１２上の全面に例えば窒
化珪素膜からなる最終保護膜を形成する工程により、図
２に示す論理ＬＳＩがほぼ完成する。

【００５０】なお、前記アンチヒューズ層１４は、抵抗
値を低減する不純物が導入されていない多結晶珪素膜で
形成してもよい。また、前記アンチヒューズ層１４は、
プラズマＣＶＤ法で堆積した窒化珪素膜で形成してもよ
い。また、前記アンチヒューズ層１４は、プラズマＣＶ
Ｄ法で堆積した酸化珪素膜で形成してもよい。

【００５１】このように、本実施例によれば以下の作用
効果が得られる。

【００５２】下部電極１０Ａ上の層間絶縁膜１２に前記
下部電極１０Ａの上面を露出させる接続孔１３が形成さ
れ、この接続孔１３から露出する下部電極１０Ａの上面
上にアンチヒューズ層１４、上部電極１５Ａの夫々を順
次積み重ねたアンチヒューズ素子Ｆを有する論理ＬＳＩ
(半導体集積回路装置)において、前記接続孔１３から露
出する下部電極１０Ａの上面に段差１１を設ける。この
構成により、アンチヒューズ素子Ｆの下部電極１０Ａ又
は上部電極１５Ａに書き込み電圧(Ｖpf)を印加した時の
電界は、下部電極１０Ａの上面に設けられた段差１１の
上段面と側面とが交わる縁部(突出した角)に集中し、こ
の縁部でのアンチヒューズ層１４の膜厚、膜質は、接続
孔１３の側壁面と下部電極１０Ａの上面とが交わる隅部
(窪んだ角)でのアンチヒューズ層１４に比べて安定して
いるので、アンチヒューズ素子Ｆの書き込み電圧の安定
化を図ることができる。

【００５３】また、アンチヒューズ素子Ｆの書き込み電
圧の安定化を図ることができるので、ＦＰＧＡ方式を採
用する論理ＬＳＩの論理回路組み替え時(プログラム作
成時)の電気的信頼性を高めることができる。

【００５４】また、前記段差１１に、一方の側面１１Ａ
と他方の側面１１Ｂとが交わる角部Ｃを備え、この角部
Ｃを一方の側面１１Ａが他方の側面１１Ｂに対して鈍角
をなす角度θで構成することにより、直線状に構成され
る縁部(突出した角)の場合に比べてアンチヒューズ素子
Ｆの書き込み電圧(Ｖpf)の安定化を更に図ることができ
る。

【００５５】また、前記角部Ｃを一方の側面１１Ａが他
方の側面１１Ｂに対して直角をなす角度θで構成するこ
とにより、角部Ｃが鈍角をなす角度θで構成される場合
に比べて、アンチヒューズ素子Ｆの書き込み電圧(Ｖpf)
の安定化を更に図ることができる。

【００５６】また、角部Ｃを一方の側面１１Ａが他方の
側面１１Ｂに対して例えば鋭角をなす角度θで構成する
ことにより、角部Ｃが直角をなす角度θで構成される場
合に比べて、アンチヒューズ素子Ｆの書き込み電圧(Ｖp
f)の安定化を更に図ることができる。

【００５７】また、下部電極１０Ａ上の層間絶縁膜１２
に前記下部電極１０Ａの上面を露出させる接続孔１３を
形成し、この接続孔１３から露出する下部電極１０Ａの
上面上にアンチヒューズ層１４、上部電極１５Ａの夫々
を順次積み重ねたアンチヒューズ素子Ｆを有する論理Ｌ
ＳＩ(半導体集積回路装置)の製造方法において、下部電
極１０Ａの上面に段差１１を形成する工程と、前記下部
電極１０Ａの上面上に層間絶縁膜１２を形成し、この層
間絶縁膜１２に前記下部電極１０Ａの上面の段差１１を
露出させる接続孔１３を形成する工程と、前記接続孔１
３から露出する下部電極１０Ａの上面の段差１１上にア
ンチヒューズ層１４、上部電極１５Ａの夫々を形成する
工程とを備える。これにより、アンチヒューズ素子の書
き込み電圧(Ｖpf)を決定するアンチヒューズ層の膜厚、
膜質を高めることができるので、書き込み電圧(Ｖpf)が
安定したアンチヒューズ素子を製造することができる。

【００５８】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。

【００５９】例えば、本発明は、３層配線構造、４層配
線構造又はそれ以上の配線層数を有する多層配線構造で
構成されるＦＰＧＡ方式を採用する論理ＬＳＩに適用す
ることができる。

【００６０】また、ＦＰＧＡ方式を採用する論理回路部
を備えたワンチップマイクロコンピュータに適用するこ
とができる。

【００６１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【００６２】半導体集積回路装置に塔載されるアンチヒ
ュース素子の書き込み電圧(Ｖpf)の安定化を図ることが
できる。

【００６３】また、書き込み電圧(Ｖpf)が安定したアン
チヒュース素子を製造することができる。

【図面の簡単な説明】

【図１】本発明の一実施例であるＦＰＧＡ方式を採用す
る論理ＬＳＩ（半導体集積回路装置）のチップレイアウ
ト図である。

【図２】前記論理ＬＳＩの要部断面図である。

【図３】図２の要部拡大断面図である。

【図４】前記論理ＬＳＩに塔載されるアンチヒューズ素
子の上部電極及びアンチヒューズ層を除去した状態の要
部平面図である。

【図５】本発明の他の実施例である論理ＬＳＩに塔載さ
れるアンチヒューズ素子のアンチヒューズ層を除去した
状態の要部平面図である。

【図６】本発明の他の実施例である論理ＬＳＩに塔載さ
れるアンチヒューズ素子のアンチヒューズ層を除去した
状態の要部平面図である。

【図７】本発明の他の実施例である論理ＬＳＩに塔載さ
れるアンチヒューズ素子のアンチヒューズ層を除去した
状態の要部平面図である。

【図８】前記論理ＬＳＩの製造方法を説明するための要
部断面図である。

【図９】前記論理ＬＳＩの製造方法を説明するための要
部断面図である。

【図１０】前記論理ＬＳＩの製造方法を説明するための
要部断面図である。

【図１１】前記論理ＬＳＩの製造方法を説明するための
要部断面図である。

【符号の説明】

１…p-型半導体基板、２…ｐ型ウエル領域、３…ｎ型ウ
エル領域、４…フィールド絶縁膜、５…ゲート絶縁膜、
６…ゲート電極、７…n+型半導体領域、８…p+型半導体
領域、９…層間絶縁膜、９Ａ…接続孔、１０Ａ…下部電
極、１０Ｂ…結線配線、１０Ｃ…ブロック内配線、１１
…段差、１１Ａ…一方の側面、１１Ｂ…他方の側面、１
２…層間絶縁膜、１３…接続孔、１４…アンチヒューズ
層、１５Ａ…上部電極、１５Ｂ…結線配線、１６…最終
保護膜、２１…半導体チップ、２２…外部端子(ボンデ
ィングパッド)、２３…入出力バッファ回路、２４…機
能ブロック、２５…ブロック列、２６…配線形成領域
(配線チャネル領域)、Ｑｎ…ｎチャネルＭＯＳＦＥＴ、
Ｑｐ…ｐチャネルＭＯＳＦＥＴ、Ｆ…アンチヒューズ素
子、Ｃ…角部。

フロントページの続き (72)発明者沢瀬照美東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者大高彰東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】下部電極上の層間絶縁膜に前記下部電極
の上面を露出させる接続孔が形成され、この接続孔から
露出する下部電極の上面上にアンチヒューズ層、上部電
極の夫々を順次積み重ねたアンチヒューズ素子を有する
半導体集積回路装置において、前記接続孔から露出する
下部電極の上面に段差を設けたことを特徴とする半導体
集積回路装置。
【請求項２】前記段差は、第１側面と第２側面とが交
わる角部を備えていることを特徴とする請求項１に記載
の半導体集積回路装置。
【請求項３】前記角部の第１側面は、第２側面に対し
て鈍角をなす角度で構成されることを特徴とする請求項
２に記載の半導体集積回路装置。
【請求項４】前記角部の第１側面は、第２側面に対し
て鋭角をなす角度で構成されることを特徴とする請求項
２に記載の半導体集積回路装置。
【請求項５】前記アンチヒューズ層は、非晶質珪素
膜、多結晶珪素膜、窒化珪素膜又は酸化珪素膜で形成さ
れることを特徴とする請求項１に記載の半導体集積回路
装置。
【請求項６】下部電極上の層間絶縁膜に前記下部電極
の上面を露出させる接続孔を形成し、この接続孔から露
出する下部電極の上面上にアンチヒューズ層、上部電極
の夫々を順次積み重ねたアンチヒューズ素子を有する半
導体集積回路装置の製造方法において、下記の工程
（イ）乃至（ニ）を備えたことを特徴とする半導体集積
回路装置の製造方法。（イ）下部電極の上面に段差を形成する工程、（ロ）前
記下部電極の上面上に層間絶縁膜を形成し、この層間絶
縁膜に前記下部電極の上面の段差を露出させる接続孔を
形成する工程、（ハ）前記接続孔から露出する下部電極
の上面の段差上にアンチヒューズ層、上部電極の夫々を
形成する工程。