JP2990804B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- H01—ELECTRIC ELEMENTS
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、いわゆる横形ＭＯＳＦ
ＥＴによって構成されたモノリシックＨブリッジドライ
バ素子の電極構造および配線構造を改良した半導体集積
回路装置に関する。
ＥＴによって構成されたモノリシックＨブリッジドライ
バ素子の電極構造および配線構造を改良した半導体集積
回路装置に関する。
【０００２】
【従来の技術】一般に、ＤＣモータを正逆転駆動する方
法としては、例えば図８に示すようなＨブリッジを用い
ることが多い。同図に示すように、Ｈブリッジを構成す
るにはモータ１のハイサイド側（電源側）に２つ、ロー
サイド側（接地側）に２つの計４個のスイッチング素子
Ｔｒ１〜Ｔｒ４が必要となる。時計方向（ＣＷ方向）に
回転させるためにモータ１の端子Ｍ１→Ｍ２へと電流と
流す場合には、スイッチング素子Ｔｒ１とＴｒ４をオン
させて残りのスイッチング素子をオフすればよい。同様
に反時計方向（ＣＣＷ方向）に回転させる場合には、ス
イッチング素子Ｔｒ３とＴｒ２をオンさせて残りのスイ
ッチング素子をオフすればよい。どちらの場合にもハイ
サイドＭＯＳＦＥＴのゲート電圧はソース電圧＋しきい
値電圧以上にしなければならないので、昇圧回路が必要
となる。
法としては、例えば図８に示すようなＨブリッジを用い
ることが多い。同図に示すように、Ｈブリッジを構成す
るにはモータ１のハイサイド側（電源側）に２つ、ロー
サイド側（接地側）に２つの計４個のスイッチング素子
Ｔｒ１〜Ｔｒ４が必要となる。時計方向（ＣＷ方向）に
回転させるためにモータ１の端子Ｍ１→Ｍ２へと電流と
流す場合には、スイッチング素子Ｔｒ１とＴｒ４をオン
させて残りのスイッチング素子をオフすればよい。同様
に反時計方向（ＣＣＷ方向）に回転させる場合には、ス
イッチング素子Ｔｒ３とＴｒ２をオンさせて残りのスイ
ッチング素子をオフすればよい。どちらの場合にもハイ
サイドＭＯＳＦＥＴのゲート電圧はソース電圧＋しきい
値電圧以上にしなければならないので、昇圧回路が必要
となる。
【０００３】これらのスイッチング素子Ｔｒ１〜Ｔｒ４
をモノリシックのＭＯＳＦＥＴで構成する場合、ＰＭＯ
ＳＦＥＴとＮＭＯＳＦＥＴからなるＣＭＯＳ構成が考え
られるが、ＰＭＯＳＦＥＴはいわゆるオン抵抗が大き
く、オン抵抗を幾分でも小さくしようとすると、チップ
面積の増大を招く。したがって、ハイサイドおよびロー
サイド共にＮＭＯＳＦＥＴで構成し、ハイサイド側のＮ
ＭＯＳＦＥＴ（スイッチング素子Ｔｒ１、Ｔｒ３に相
当）のゲートＧ１、Ｇ３を昇圧回路等で電源電圧より高
い電圧に上げてオンするのが一般的になっている。な
お、図中、Ｄ１〜Ｄ４はドレイン、Ｇ１〜Ｇ４はゲー
ト、Ｓ１〜Ｓ４はソース、Ｍ１、Ｍ２はモータ１の端子
である。また、Ｈブリッジを構成するためには、電極
（ドレイン、ソース、ゲート）の全てが表面に出ている
必要があるので、いわゆる横型デバイス（電流が表面の
みを流れるもの）が主流である。
をモノリシックのＭＯＳＦＥＴで構成する場合、ＰＭＯ
ＳＦＥＴとＮＭＯＳＦＥＴからなるＣＭＯＳ構成が考え
られるが、ＰＭＯＳＦＥＴはいわゆるオン抵抗が大き
く、オン抵抗を幾分でも小さくしようとすると、チップ
面積の増大を招く。したがって、ハイサイドおよびロー
サイド共にＮＭＯＳＦＥＴで構成し、ハイサイド側のＮ
ＭＯＳＦＥＴ（スイッチング素子Ｔｒ１、Ｔｒ３に相
当）のゲートＧ１、Ｇ３を昇圧回路等で電源電圧より高
い電圧に上げてオンするのが一般的になっている。な
お、図中、Ｄ１〜Ｄ４はドレイン、Ｇ１〜Ｇ４はゲー
ト、Ｓ１〜Ｓ４はソース、Ｍ１、Ｍ２はモータ１の端子
である。また、Ｈブリッジを構成するためには、電極
（ドレイン、ソース、ゲート）の全てが表面に出ている
必要があるので、いわゆる横型デバイス（電流が表面の
みを流れるもの）が主流である。
【０００４】しかしながら、このタイプのデバイスの弱
点は、３つの電極が全て表面に出ているので、セル密度
が下がることである。そのため、本発明の出願人はかか
る不具合を解消する半導体集積回路装置を先に提案して
いる。この先願に係る回路はその各スイッチング素子Ｔ
ｒ１〜Ｔｒ４の接続部分を図９に示すように、表面を２
層電極にする構成である。この場合、第１層がソース電
極、第２層目がドレイン電極となっている。図中、１１
は第１層のＧＮＤ、１２は第２層のＶＤＤ、１３、１４
はドレイン電極層で第２層にあるもの、１５は上下（第
１層と第２層）電極層を接続するコンタクト領域であ
る。また、モータ１の端子Ｍ１、Ｍ２は何れも第２層に
ある。スイッチング素子Ｔｒ１〜Ｔｒ４は同図に示す接
続部の４隅にある。
点は、３つの電極が全て表面に出ているので、セル密度
が下がることである。そのため、本発明の出願人はかか
る不具合を解消する半導体集積回路装置を先に提案して
いる。この先願に係る回路はその各スイッチング素子Ｔ
ｒ１〜Ｔｒ４の接続部分を図９に示すように、表面を２
層電極にする構成である。この場合、第１層がソース電
極、第２層目がドレイン電極となっている。図中、１１
は第１層のＧＮＤ、１２は第２層のＶＤＤ、１３、１４
はドレイン電極層で第２層にあるもの、１５は上下（第
１層と第２層）電極層を接続するコンタクト領域であ
る。また、モータ１の端子Ｍ１、Ｍ２は何れも第２層に
ある。スイッチング素子Ｔｒ１〜Ｔｒ４は同図に示す接
続部の４隅にある。
【０００５】
【発明が解決しようとする課題】ところで、このスイッ
チング素子でＨブリッジを構成する場合、ハイサイドＭ
ＯＳＦＥＴ（Ｔｒ１）のソースとローサイドＭＯＳＦＥ
Ｔ（Ｔｒ２）のドレインを接続しなければならない。し
たがって、上下電極層を接続するコンタクト領域１５が
必要となり、この領域に全電流が流れることによって、
結局、オン抵抗の低減とチップ面積の減少とを両立させ
るのが困難であるという問題点がある。
チング素子でＨブリッジを構成する場合、ハイサイドＭ
ＯＳＦＥＴ（Ｔｒ１）のソースとローサイドＭＯＳＦＥ
Ｔ（Ｔｒ２）のドレインを接続しなければならない。し
たがって、上下電極層を接続するコンタクト領域１５が
必要となり、この領域に全電流が流れることによって、
結局、オン抵抗の低減とチップ面積の減少とを両立させ
るのが困難であるという問題点がある。
【０００６】すなわち、電極の構成に着目すると、ハイ
サイドＭＯＳＦＥＴの電極構成とローサイドＭＯＳＦＥ
Ｔの電極構成が同じ（例えば、どちらも第１層目がソー
ス、第２層目がドレイン、あるいは第１層目がドレイ
ン、２層目がソース）となっているため、ハイサイドＭ
ＯＳＦＥＴの第１層目のソースからローサイドＭＯＳＦ
ＥＴの第２層目のドレインを接続するので、層間のコン
タクト領域１５が必要である。ところが、上下電極層の
間には数１０００Å程度の層間絶縁膜があるので、コン
タクト領域１５では非常に大きい段差となる。通常、電
極層の形成にはＡｌ−Ｓｉのスパッタリングが用いられ
るが、いわゆるステップカバレッジは十分とはいえず、
リフロー等の手法が用いられる。ステップカバレッジが
悪いと段差部では配線が細くなったのと同じことにな
り、配線抵抗が増し、ひいてはデバイスのオン抵抗の増
加につながる。また、電極密度が大きくなると、エレク
トロマイグレーションやストレスマイグレーションの原
因となって配線寿命が短くなることが知られている。
サイドＭＯＳＦＥＴの電極構成とローサイドＭＯＳＦＥ
Ｔの電極構成が同じ（例えば、どちらも第１層目がソー
ス、第２層目がドレイン、あるいは第１層目がドレイ
ン、２層目がソース）となっているため、ハイサイドＭ
ＯＳＦＥＴの第１層目のソースからローサイドＭＯＳＦ
ＥＴの第２層目のドレインを接続するので、層間のコン
タクト領域１５が必要である。ところが、上下電極層の
間には数１０００Å程度の層間絶縁膜があるので、コン
タクト領域１５では非常に大きい段差となる。通常、電
極層の形成にはＡｌ−Ｓｉのスパッタリングが用いられ
るが、いわゆるステップカバレッジは十分とはいえず、
リフロー等の手法が用いられる。ステップカバレッジが
悪いと段差部では配線が細くなったのと同じことにな
り、配線抵抗が増し、ひいてはデバイスのオン抵抗の増
加につながる。また、電極密度が大きくなると、エレク
トロマイグレーションやストレスマイグレーションの原
因となって配線寿命が短くなることが知られている。
【０００７】ここで、例えばエレクトロマイグレーショ
ンとは、電流によって金属原子が移動する現象で、単に
マイグレーションともいわれる。この現象があると、微
細化に伴って配線の電流密度が大きくなるため、局所的
な断線や抵抗の増加が生じるという不具合を引き起こ
す。これを避けるために、一般的にはアルミニウム以外
の金属を含む多層構造にしたり、配線の曲がり箇所を減
らすなどの方法が採られる。
ンとは、電流によって金属原子が移動する現象で、単に
マイグレーションともいわれる。この現象があると、微
細化に伴って配線の電流密度が大きくなるため、局所的
な断線や抵抗の増加が生じるという不具合を引き起こ
す。これを避けるために、一般的にはアルミニウム以外
の金属を含む多層構造にしたり、配線の曲がり箇所を減
らすなどの方法が採られる。
【０００８】上記のような状況はトランジスタセル内の
層間コンタクトにもあてはまるが、セル内には十分なコ
ンタクトをとることが可能であり、電流密度も十分に低
い値を得ることができる。
層間コンタクトにもあてはまるが、セル内には十分なコ
ンタクトをとることが可能であり、電流密度も十分に低
い値を得ることができる。
【０００９】しかしながら、ハイサイドＭＯＳＦＥＴと
ローサイドＭＯＳＦＥＴをつなぐ層間コンタクト領域１
５には十分なコンタクトを作れないことが多い。つま
り、トランジスタセルを作ることができない層間コンタ
クト領域１５はデッドスペースであり、できるだけ小さ
く作ることが要求されるからである。また、ローサイド
ＭＯＳＦＥＴのソースパッドは第１層目にあるので、こ
の部分もデッドスペースにある。さらに、配線の幅方向
を考えても層間コンタクト領域１５は電流に対して狭窄
の部分（以下、狭窄部という）となり、電流の集中が起
きる。また、層間コンタクト領域１５にはステップカバ
レッジの悪さからくる厚さ方向の狭窄部もあるととも
に、前述のように負荷を流れる全電流がこの領域に流れ
込むことによる幅方向の狭窄部が発生し、配線抵抗が増
大することになる。配線抵抗を下げるには、大きなコン
タクト領域が必要なことから、チップ面積が増大する。
したがって、配線抵抗の減少とチップ面積の減少の両立
が難しい。そこで本発明は、配線抵抗の減少とチップ面
積の減少の両立を図ることのできる半導体集積回路装置
を提供することを目的としている。
ローサイドＭＯＳＦＥＴをつなぐ層間コンタクト領域１
５には十分なコンタクトを作れないことが多い。つま
り、トランジスタセルを作ることができない層間コンタ
クト領域１５はデッドスペースであり、できるだけ小さ
く作ることが要求されるからである。また、ローサイド
ＭＯＳＦＥＴのソースパッドは第１層目にあるので、こ
の部分もデッドスペースにある。さらに、配線の幅方向
を考えても層間コンタクト領域１５は電流に対して狭窄
の部分（以下、狭窄部という）となり、電流の集中が起
きる。また、層間コンタクト領域１５にはステップカバ
レッジの悪さからくる厚さ方向の狭窄部もあるととも
に、前述のように負荷を流れる全電流がこの領域に流れ
込むことによる幅方向の狭窄部が発生し、配線抵抗が増
大することになる。配線抵抗を下げるには、大きなコン
タクト領域が必要なことから、チップ面積が増大する。
したがって、配線抵抗の減少とチップ面積の減少の両立
が難しい。そこで本発明は、配線抵抗の減少とチップ面
積の減少の両立を図ることのできる半導体集積回路装置
を提供することを目的としている。
【００１０】
【課題を解決するための手段】本発明は、基板の表面側
にソース、ドレイン、ゲート電極をそれぞれ有する４つ
の横型ＭＯＳＦＥＴを１つのチップ上にＨブリッジ接続
してなる半導体集積回路装置に適用される。そして上述
の問題は次の構成で解決される。各横型ＭＯＳＦＥＴの
各々は、層間絶縁層により互に絶縁され一方がドレイン
電極、他方がソース電極である２層構造の第１および第
２電極層をそれぞれ有し、少なくとも電源と負荷間に接
続されるハイサイド側の横型ＭＯＳＦＥＴの第１電極層
と、負荷と接地電源間に接続されるローサイド側の前記
横型ＭＯＳＦＥＴの第２電極層とが同一層に形成されて
負荷側端子に共通接続されている。
にソース、ドレイン、ゲート電極をそれぞれ有する４つ
の横型ＭＯＳＦＥＴを１つのチップ上にＨブリッジ接続
してなる半導体集積回路装置に適用される。そして上述
の問題は次の構成で解決される。各横型ＭＯＳＦＥＴの
各々は、層間絶縁層により互に絶縁され一方がドレイン
電極、他方がソース電極である２層構造の第１および第
２電極層をそれぞれ有し、少なくとも電源と負荷間に接
続されるハイサイド側の横型ＭＯＳＦＥＴの第１電極層
と、負荷と接地電源間に接続されるローサイド側の前記
横型ＭＯＳＦＥＴの第２電極層とが同一層に形成されて
負荷側端子に共通接続されている。
【００１１】
【作用】ハイサイドおよびローサイドの一対のＭＯＳＦ
ＥＴのソース電極とドレイン電極の層構成について、負
荷側端子に共通接続される電極が同一層として形成さ
れ、大電流パス中での層間コンタクト領域が不要とな
る。したがって、大電流パスに対して厚み方向にも幅方
向にも細い部分が生じることがなく、オン抵抗が低減す
るとともに、層間コンタクト領域が不要となる分、全体
としてチップ面積が減少する。
ＥＴのソース電極とドレイン電極の層構成について、負
荷側端子に共通接続される電極が同一層として形成さ
れ、大電流パス中での層間コンタクト領域が不要とな
る。したがって、大電流パスに対して厚み方向にも幅方
向にも細い部分が生じることがなく、オン抵抗が低減す
るとともに、層間コンタクト領域が不要となる分、全体
としてチップ面積が減少する。
【００１２】
【実施例】図１〜図７により本発明の実施例を説明す
る。図１および図２は本発明の一実施例を示す図であ
る。図１は先願例（図８，９）と同様に各スイッチング
素子Ｔ１ｒ〜Ｔｒ４の接続部分を示すもので、ローサイ
ドＭＯＳＦＥＴの電極構成をハイサイドＭＯＳＦＥＴの
電極構成と逆にしたものである。図１において、本実施
例では層間コンタクト領域がなく、モータ１の端子Ｍ
１、Ｍ２は何れも第１層に設けられている。そして、ハ
イサイドＭＯＳＦＥＴ（Ｔｒ１，Ｔｒ３）のドレイン電
極層２１は第２層に設けられており、ソースはモータ１
の端子Ｍ１，Ｍ２に接続され、第１層に設けられてい
る。一方、ローサイドＭＯＳＦＥＴ（Ｔｒ２，Ｔｒ４）
のソース電極層２２も第２層に設けられており、ドレイ
ンはモータ１の端子Ｍ１，Ｍ２に接続され、第１層に設
けられている。２３はＶＤＤで第２層にあり、２４はＧ
ＮＤで第２層にある。スイッチング素子Ｔｒ１〜Ｔｒ４
は同図に示す接続部の４隅にある。２５はトランジスタ
セルを示す。ここで、スイッチング素子Ｔｒ１、Ｔｒ２
を含むラインＡ−Ａ′での切断面を図２に示す。
る。図１および図２は本発明の一実施例を示す図であ
る。図１は先願例（図８，９）と同様に各スイッチング
素子Ｔ１ｒ〜Ｔｒ４の接続部分を示すもので、ローサイ
ドＭＯＳＦＥＴの電極構成をハイサイドＭＯＳＦＥＴの
電極構成と逆にしたものである。図１において、本実施
例では層間コンタクト領域がなく、モータ１の端子Ｍ
１、Ｍ２は何れも第１層に設けられている。そして、ハ
イサイドＭＯＳＦＥＴ（Ｔｒ１，Ｔｒ３）のドレイン電
極層２１は第２層に設けられており、ソースはモータ１
の端子Ｍ１，Ｍ２に接続され、第１層に設けられてい
る。一方、ローサイドＭＯＳＦＥＴ（Ｔｒ２，Ｔｒ４）
のソース電極層２２も第２層に設けられており、ドレイ
ンはモータ１の端子Ｍ１，Ｍ２に接続され、第１層に設
けられている。２３はＶＤＤで第２層にあり、２４はＧ
ＮＤで第２層にある。スイッチング素子Ｔｒ１〜Ｔｒ４
は同図に示す接続部の４隅にある。２５はトランジスタ
セルを示す。ここで、スイッチング素子Ｔｒ１、Ｔｒ２
を含むラインＡ−Ａ′での切断面を図２に示す。
【００１３】図２において、３１はＰ型の基板、３２
ａ、３２ｂはｎ型の埋め込み層、３３はエピタキシャル
層、３４ａ、３４ｂはｎ型拡散層、３５ａ、３５ｂはｐ
型拡散層、３６ａ、３６ｂはチャネル領域のコンタク
ト、３７ａ、３７ｂはソース領域、３８ａ、３８ｂはド
レインコンタクト領域、３９ａ、３９ｂはポリシリコン
からなるゲート電極、４０ａ〜４０ｃは第１層目の金属
配線層、４１はゲート電極３９ａ、３９ｂと金属配線層
４０ａ〜４０ｃとを絶縁する第１層間絶縁膜、４２ａ、
４２ｂは第２層目の金属配線層、４３ａ、４３ｂは金属
配線層４０ａ〜４０ｃと第２層目の金属配線層４２ａ、
４２ｂと絶縁する第２層間絶縁膜、２３はＶＤＤのパッ
ド、２４はＧＮＤのパッド、４４はパシベーション膜で
ある。
ａ、３２ｂはｎ型の埋め込み層、３３はエピタキシャル
層、３４ａ、３４ｂはｎ型拡散層、３５ａ、３５ｂはｐ
型拡散層、３６ａ、３６ｂはチャネル領域のコンタク
ト、３７ａ、３７ｂはソース領域、３８ａ、３８ｂはド
レインコンタクト領域、３９ａ、３９ｂはポリシリコン
からなるゲート電極、４０ａ〜４０ｃは第１層目の金属
配線層、４１はゲート電極３９ａ、３９ｂと金属配線層
４０ａ〜４０ｃとを絶縁する第１層間絶縁膜、４２ａ、
４２ｂは第２層目の金属配線層、４３ａ、４３ｂは金属
配線層４０ａ〜４０ｃと第２層目の金属配線層４２ａ、
４２ｂと絶縁する第２層間絶縁膜、２３はＶＤＤのパッ
ド、２４はＧＮＤのパッド、４４はパシベーション膜で
ある。
【００１４】第２層目の金属配線層４２ａはハイサイド
ＭＯＳＦＥＴ（Ｔｒ１）のドレイン電極層２１（Ｄ１で
表示）、第２層目の金属配線層４２ｂはローサイドＭＯ
ＳＦＥＴ（Ｔｒ２）のソース電極層２２（Ｓ２で表示）
にそれぞれ相当する。
ＭＯＳＦＥＴ（Ｔｒ１）のドレイン電極層２１（Ｄ１で
表示）、第２層目の金属配線層４２ｂはローサイドＭＯ
ＳＦＥＴ（Ｔｒ２）のソース電極層２２（Ｓ２で表示）
にそれぞれ相当する。
【００１５】次に、図２に示す回路の構造プロセスを図
３〜図５に基づいて説明する。まず、図３（ａ）に示す
ようにハイサイドＭＯＳＦＥＴとローサイドＭＯＳＦＥ
Ｔを電気的に分離するためにＰ型の基板３１を用い、次
いで図３（ｂ）に示すようにそれぞれのスイッチング素
子領域にｎ型の埋め込み層３２ａ、３２ｂを形成する。
次いで、図３（ｃ）に示すように、この上にｐ型のエピ
タキシャル層３３を成長させ、この中にスイッチング素
子を形成する。
３〜図５に基づいて説明する。まず、図３（ａ）に示す
ようにハイサイドＭＯＳＦＥＴとローサイドＭＯＳＦＥ
Ｔを電気的に分離するためにＰ型の基板３１を用い、次
いで図３（ｂ）に示すようにそれぞれのスイッチング素
子領域にｎ型の埋め込み層３２ａ、３２ｂを形成する。
次いで、図３（ｃ）に示すように、この上にｐ型のエピ
タキシャル層３３を成長させ、この中にスイッチング素
子を形成する。
【００１６】図３（ｄ）に示すように、まず、ドレイン
領域となるｎ型拡散層３４ａ、３４ｂをそれぞれ形成し
た後にＬＯＣＯＳ法により素子分離用フィールド酸化膜
５１を形成し、その後、ゲート酸化膜５２を形成した後
に、図４（ａ）に示すように、ポリシリコンでゲート電
極３９ａ、３９ｂを形成する。さらにその後、ｐ型拡散
層（チャネル）３５ａ、３５ｂを形成する。
領域となるｎ型拡散層３４ａ、３４ｂをそれぞれ形成し
た後にＬＯＣＯＳ法により素子分離用フィールド酸化膜
５１を形成し、その後、ゲート酸化膜５２を形成した後
に、図４（ａ）に示すように、ポリシリコンでゲート電
極３９ａ、３９ｂを形成する。さらにその後、ｐ型拡散
層（チャネル）３５ａ、３５ｂを形成する。
【００１７】なお、以下の説明では図面上の煩雑さを避
けるために、フィールド酸化膜５１やゲート酸化膜５２
については番号付与を省略する。他の部分についても適
宜同様とする。
けるために、フィールド酸化膜５１やゲート酸化膜５２
については番号付与を省略する。他の部分についても適
宜同様とする。
【００１８】次いで、図４（ｂ）に示すように、チャネ
ル領域のコンタクト３６ａ、３６ｂを形成し、その後、
ソース領域３７ａ、３７ｂを形成するとともに、高濃度
のドレインコンタクト領域３８ａ、３８ｂを形成する。
次いで、図４（ｃ）に示すように、第１層間絶縁膜４１
を堆積するとともに、金属配線層４０ａ〜４０ｃを形成
し、第１層間絶縁膜４１によりゲート電極３９ａ、３９
ｂと金属配線層４０ａ〜４０ｃとを絶縁する。
ル領域のコンタクト３６ａ、３６ｂを形成し、その後、
ソース領域３７ａ、３７ｂを形成するとともに、高濃度
のドレインコンタクト領域３８ａ、３８ｂを形成する。
次いで、図４（ｃ）に示すように、第１層間絶縁膜４１
を堆積するとともに、金属配線層４０ａ〜４０ｃを形成
し、第１層間絶縁膜４１によりゲート電極３９ａ、３９
ｂと金属配線層４０ａ〜４０ｃとを絶縁する。
【００１９】この上に図５（ａ）に示すように、第１の
配線層４０ａ〜４０ｃと第２の配線層４２ａ、４２ｂと
を絶縁する第２層間絶縁膜４３を形成する。これは、後
の完成断面では４３ａ、４３ｂに分離して描かれてい
る。その後、図５（ｂ）に示すように、第２層目の金属
配線層４２ａ、４２ｂを堆積する。この層によりハイサ
イドＭＯＳＦＥＴのドレイン配線と、ローサイドＭＯＳ
ＦＥＴのソース配線とを行う。さらに、パシベーション
膜４４を形成した後に、図５（ｃ）に示すように、ＶＤ
Ｄのパッド２３およびＧＮＤのパッド２４およびモータ
１の端子Ｍ１、Ｍ２のパッドについてパッドエッチング
を行う。
配線層４０ａ〜４０ｃと第２の配線層４２ａ、４２ｂと
を絶縁する第２層間絶縁膜４３を形成する。これは、後
の完成断面では４３ａ、４３ｂに分離して描かれてい
る。その後、図５（ｂ）に示すように、第２層目の金属
配線層４２ａ、４２ｂを堆積する。この層によりハイサ
イドＭＯＳＦＥＴのドレイン配線と、ローサイドＭＯＳ
ＦＥＴのソース配線とを行う。さらに、パシベーション
膜４４を形成した後に、図５（ｃ）に示すように、ＶＤ
Ｄのパッド２３およびＧＮＤのパッド２４およびモータ
１の端子Ｍ１、Ｍ２のパッドについてパッドエッチング
を行う。
【００２０】ここで、金属配線層４０ａ〜４０ｃは第１
層であるが、ハイサイドＭＯＳＦＥＴ側の配線層４０ａ
は第２層目の金属配線層４２ａとドレインコンタクト領
域３８ａとの接続に用いられ、配線層４０ｂはハイサイ
ドＭＯＳＦＥＴのソースＳ１とローサイドＭＯＳＦＥＴ
のドレインＤ２を接続する役目を果たし、ハイサイドＭ
ＯＳＦＥＴ側ではソース配線層として用いられ、ローサ
イドＭＯＳＦＥＴ側ではドレイン配線層として用いられ
ており、ローサイドＭＯＳＦＥＴ側の配線層４０ｃは第
２層目の金属配線層４２ｂとソースコンタクト領域３６
ｂとの接続に用いられている。すなわち、ハイサイドＭ
ＯＳＦＥＴとローサイドＭＯＳＦＥＴの電極構造を互い
に逆にしている。
層であるが、ハイサイドＭＯＳＦＥＴ側の配線層４０ａ
は第２層目の金属配線層４２ａとドレインコンタクト領
域３８ａとの接続に用いられ、配線層４０ｂはハイサイ
ドＭＯＳＦＥＴのソースＳ１とローサイドＭＯＳＦＥＴ
のドレインＤ２を接続する役目を果たし、ハイサイドＭ
ＯＳＦＥＴ側ではソース配線層として用いられ、ローサ
イドＭＯＳＦＥＴ側ではドレイン配線層として用いられ
ており、ローサイドＭＯＳＦＥＴ側の配線層４０ｃは第
２層目の金属配線層４２ｂとソースコンタクト領域３６
ｂとの接続に用いられている。すなわち、ハイサイドＭ
ＯＳＦＥＴとローサイドＭＯＳＦＥＴの電極構造を互い
に逆にしている。
【００２１】次に、作用を説明する。通常、ＤＣモータ
を正逆転駆動するためには、上述したように図８に示す
ようなＨブリッジと呼ばれる回路構成をとる。いま、時
計方向に回転させようとする場合、図１および図２にお
いて、電流はＶＤＤパッド２３からスイッチング素子Ｔ
ｒ１の第２配線層２４ａを通り、各トランジスタセルに
流れていく。さらに、ドレイン領域Ｄ１の層間コンタク
トを通って第１配線層４０ａ、ドレインコンタクト拡散
層３８ａに流れ、ＭＯＳＦＥＴのチャネル領域を通り、
ソース拡散層３７ａからさらにソース電極である第１配
線層４０ｂに達する。ここに集まってきた電流は、先願
例における図９に示すような層間コンタクトも必要な
く、パッドＭ１に達する。スイッチング素子領域にある
層間コンタクトは先願例に比較して小さいが、流れる電
流に対して十分な面積を有しているので、抵抗は小さ
い。すなわち、大電流パスに対して厚み方向にも幅方向
にも細い部分が生じない。
を正逆転駆動するためには、上述したように図８に示す
ようなＨブリッジと呼ばれる回路構成をとる。いま、時
計方向に回転させようとする場合、図１および図２にお
いて、電流はＶＤＤパッド２３からスイッチング素子Ｔ
ｒ１の第２配線層２４ａを通り、各トランジスタセルに
流れていく。さらに、ドレイン領域Ｄ１の層間コンタク
トを通って第１配線層４０ａ、ドレインコンタクト拡散
層３８ａに流れ、ＭＯＳＦＥＴのチャネル領域を通り、
ソース拡散層３７ａからさらにソース電極である第１配
線層４０ｂに達する。ここに集まってきた電流は、先願
例における図９に示すような層間コンタクトも必要な
く、パッドＭ１に達する。スイッチング素子領域にある
層間コンタクトは先願例に比較して小さいが、流れる電
流に対して十分な面積を有しているので、抵抗は小さ
い。すなわち、大電流パスに対して厚み方向にも幅方向
にも細い部分が生じない。
【００２２】一方、図９に示す先願例のようにハイサイ
ドＭＯＳＦＥＴとローサイドＭＯＳＦＥＴをつなぐ層間
コンタクトは負荷に流れる全電流が流れるので、十分に
広く低い抵抗のコンタクトをとらなくてはならないの
で、チップ面積の増大を招く。詳しくは、図９の構成の
場合には、パッドＭ１、Ｍ２の下にデバイスを形成でき
るのでチップ面積を少なくできるが、層間コンタクト領
域が存在するので、相殺されるばかりかかえってチップ
面積が増大する。これは、大電流素子になれば顕著にな
る。したがって、先願例と本実施例とを比べた場合も同
じセル数にするためには、先願例ではより大きいチップ
面積が必要であることが明らかである。なお、図９にお
ける一点鎖線の領域はパッド面積よりも小さい。
ドＭＯＳＦＥＴとローサイドＭＯＳＦＥＴをつなぐ層間
コンタクトは負荷に流れる全電流が流れるので、十分に
広く低い抵抗のコンタクトをとらなくてはならないの
で、チップ面積の増大を招く。詳しくは、図９の構成の
場合には、パッドＭ１、Ｍ２の下にデバイスを形成でき
るのでチップ面積を少なくできるが、層間コンタクト領
域が存在するので、相殺されるばかりかかえってチップ
面積が増大する。これは、大電流素子になれば顕著にな
る。したがって、先願例と本実施例とを比べた場合も同
じセル数にするためには、先願例ではより大きいチップ
面積が必要であることが明らかである。なお、図９にお
ける一点鎖線の領域はパッド面積よりも小さい。
【００２３】これに対して、本実施例ではローサイドＭ
ＯＳＦＥＴの電極構成をハイサイドＭＯＳＦＥＴの電極
構成と逆にする配置としたので、大電流パスにある層間
コンタクト領域が不要であり、チップ面積の減少が図れ
るばかりでなく、オン抵抗を低減することもできる。す
なわち、パッドＭ１、Ｍ２の下にスイッチング素子を作
ることができなくなったが、層間コンタクト領域がなく
なったために、全体としてはチップ面積を減少させるこ
とができる。
ＯＳＦＥＴの電極構成をハイサイドＭＯＳＦＥＴの電極
構成と逆にする配置としたので、大電流パスにある層間
コンタクト領域が不要であり、チップ面積の減少が図れ
るばかりでなく、オン抵抗を低減することもできる。す
なわち、パッドＭ１、Ｍ２の下にスイッチング素子を作
ることができなくなったが、層間コンタクト領域がなく
なったために、全体としてはチップ面積を減少させるこ
とができる。
【００２４】さらに作用の続きを述べると、モータ１を
通ってきた電流はパッドＭ２から入り、ハイサイドＭＯ
ＳＦＥＴの場合と同様にドレイン→チャネル→ソース→
第１層→第２層へと流れ、ＧＮＤパッド２４に達する。
なお、反時計方向に回転させる場合にはスイッチング素
子Ｔｒ１をＴｒ３に、Ｔｒ４をＴｒ２に置き換えればよ
い。
通ってきた電流はパッドＭ２から入り、ハイサイドＭＯ
ＳＦＥＴの場合と同様にドレイン→チャネル→ソース→
第１層→第２層へと流れ、ＧＮＤパッド２４に達する。
なお、反時計方向に回転させる場合にはスイッチング素
子Ｔｒ１をＴｒ３に、Ｔｒ４をＴｒ２に置き換えればよ
い。
【００２５】図６および図７は本発明の他の実施例を示
す図である。本実施例はこれらの図に示すように、モー
タ１のパッドＭ１、Ｍ２の第１配線層４０ｂの上部に第
２配線層４２ｃを直接堆積させ、この第２配線層４２ｃ
をパッドにした例である。図７は図６におけるスイッチ
ング素子Ｔｒ１、Ｔｒ２を含むラインＢ−Ｂ′での切断
面を示すものである。
す図である。本実施例はこれらの図に示すように、モー
タ１のパッドＭ１、Ｍ２の第１配線層４０ｂの上部に第
２配線層４２ｃを直接堆積させ、この第２配線層４２ｃ
をパッドにした例である。図７は図６におけるスイッチ
ング素子Ｔｒ１、Ｔｒ２を含むラインＢ−Ｂ′での切断
面を示すものである。
【００２６】本実施例では、層間の抵抗が若干増加して
しまうが、プロセス上は先願例になんら変更をおよぼさ
ないで製造できる。また、層間の抵抗もパッドの下が全
てコンタクトになるので、先願例の層間コンタクトに比
べると、低くできるので、特に大電流デバイスを除けば
十分である。
しまうが、プロセス上は先願例になんら変更をおよぼさ
ないで製造できる。また、層間の抵抗もパッドの下が全
てコンタクトになるので、先願例の層間コンタクトに比
べると、低くできるので、特に大電流デバイスを除けば
十分である。
【００２７】
【発明の効果】本発明によれば、Ｈブリッジ接続された
二対のハイサイドスイッチおよびローサイドスイッチの
負荷接続側の電極を同一の層に形成したので、大電流パ
ス中での層間コンタクト領域が不要となり、チップ面積
の減少を図ることができるとともに、オン抵抗を低減す
ることができる。
二対のハイサイドスイッチおよびローサイドスイッチの
負荷接続側の電極を同一の層に形成したので、大電流パ
ス中での層間コンタクト領域が不要となり、チップ面積
の減少を図ることができるとともに、オン抵抗を低減す
ることができる。
【図１】本発明に係る半導体集積回路装置の一実施例の
主要部の平面図である。
主要部の平面図である。
【図２】図１のラインＡ−Ａ′での断面図である。
【図３】その製造プロセスを示す図である。
【図４】図３に続く製造プロセスを示す図である。
【図５】図４に続く製造プロセスを示す図である。
【図６】本発明に係る半導体集積回路装置の他の実施例
の主要部の平面図である。
の主要部の平面図である。
【図７】図６のラインＢ−Ｂ′での断面図である。
【図８】従来の半導体集積回路装置を説明する回路図で
ある。
ある。
【図９】先願に係る半導体集積回路装置を説明する主要
部の平面図である。
部の平面図である。
２１：ドレイン電極層 ２２：ソース電極層 ２３：ＶＤＤパッド ２４：ＧＮＤパッド ２５：トランジスタセル ３１：Ｐ型の基板 ３２ａ、３２ｂ：ｎ型の埋め込み層 ３３：エピタキシャル層 ３４ａ、３４ｂ：ｎ型拡散層 ３５ａ、３５ｂ：ｐ型拡散層 ３６ａ、３６ｂ：チャネル領域のコンタクト ３７ａ、３７ｂ：ソース領域 ３８ａ、３８ｂ：ドレインコンタクト領域 ３９ａ、３９ｂ：ゲート電極 ４０ａ〜４０ｃ：第１層目の金属配線層 ４１：第１層間絶縁膜 ４２ａ〜４２ｃ：第２層目の金属配線層 ４３ａ、４３ｂ：第２層間絶縁膜 ４４：パシベーション膜 ５１：フィールド酸化 ５２：ゲート酸化 Ｔｒ１〜Ｔｒ４：スイッチング素子
Claims (1)
- 【請求項１】基板の表面側にソース、ドレイン、ゲート
電極をそれぞれ有する４つの横型ＭＯＳＦＥＴを１つの
チップ上にＨブリッジ接続してなる半導体集積装置にお
いて、 前記各横型ＭＯＳＦＥＴの各々は、層間絶縁層により互
に絶縁され一方がドレイン電極、他方がソース電極であ
る２層構造の第１および第２電極層をそれぞれ有し、 少なくとも電源と負荷間に接続されるハイサイド側の前
記ＭＯＳＦＥＴの第１電極層と、負荷と接地電源間に接
続されるローサイド側の前記ＭＯＳＦＥＴの第２電極層
とが同一層に形成されて負荷側端子に共通接続されてい
ることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2405380A JP2990804B2 (ja) | 1990-12-05 | 1990-12-05 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2405380A JP2990804B2 (ja) | 1990-12-05 | 1990-12-05 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04209568A JPH04209568A (ja) | 1992-07-30 |
| JP2990804B2 true JP2990804B2 (ja) | 1999-12-13 |
Family
ID=18514983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2405380A Expired - Fee Related JP2990804B2 (ja) | 1990-12-05 | 1990-12-05 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2990804B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018503250A (ja) * | 2014-12-10 | 2018-02-01 | 日本テキサス・インスツルメンツ株式会社 | パワー電界効果トランジスタ（ｆｅｔ）、プリドライバ、コントローラ、及び感知レジスタの統合 |
-
1990
- 1990-12-05 JP JP2405380A patent/JP2990804B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04209568A (ja) | 1992-07-30 |
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