JPH02862B2 - - Google Patents
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- JPH02862B2 JPH02862B2 JP56062229A JP6222981A JPH02862B2 JP H02862 B2 JPH02862 B2 JP H02862B2 JP 56062229 A JP56062229 A JP 56062229A JP 6222981 A JP6222981 A JP 6222981A JP H02862 B2 JPH02862 B2 JP H02862B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Description
【発明の詳細な説明】
この発明はCMOS（Complementary Metal
Oxide Semiconductor）構造の半導体装置に関
する。
Oxide Semiconductor）構造の半導体装置に関
する。
導電性多結晶シリコンをゲートとして用いるシ
リコン・ゲートCMOSトランジスタにより論理
回路を形成する場合、当然のことながらＰチヤン
ネルトランジスタとＮチヤンネルトランジスタと
のドレインを何らかの手段で接続する必要があ
る。第１図はその例として通常工程（バイポーラ
多結晶シリコン）のCMOSインバータ用集積回
路パターンを示すものである。同図において、１
はＮ形半導体基板２上に形成されたＰチヤンネル
MOSトランジスタ領域、３は上記基板２中のＰ
形ウエル領域４に形成されたＮチヤンネルMOS
トランジスタ領域、５，６，７はそれぞれパター
ン化された多結晶シリコン配線層で、このうち配
線層６はドレイン用、配線層７はゲート電極用で
ある。８，９，１０はAl（アルミニウム）配線層
で、このうちAl配線層１０により両トランジス
タのドレイン相互が接続される。また、１１はゲ
ート用のAl電極、１２，１３はそれぞれＰチヤ
ンネルトランジスタのソース、ドレインとしての
P+拡散領域、１４，１５はそれぞれＮチヤンネ
ルトランジスタのソース、ドレインとしてのN+
拡散領域、１６は両トランジスタを分離する分離
領域、１７はAl配線層８とP+拡散領域１２との
コンタクトホール、１８はAl配線層１０とP+拡
散領域１３とのコンタクトホール、１９はAl配
線層９とN+拡散領域１４とのコンタクトホール、
２０はAl配線層１０とN+拡散領域１５とのコン
タクトホール、２１は多結晶シリコン層７とAl
電極１１とのコンタクトホール、２２は多結晶シ
リコン層６とAl配線層１０とのコンタクトホー
ルである。
リコン・ゲートCMOSトランジスタにより論理
回路を形成する場合、当然のことながらＰチヤン
ネルトランジスタとＮチヤンネルトランジスタと
のドレインを何らかの手段で接続する必要があ
る。第１図はその例として通常工程（バイポーラ
多結晶シリコン）のCMOSインバータ用集積回
路パターンを示すものである。同図において、１
はＮ形半導体基板２上に形成されたＰチヤンネル
MOSトランジスタ領域、３は上記基板２中のＰ
形ウエル領域４に形成されたＮチヤンネルMOS
トランジスタ領域、５，６，７はそれぞれパター
ン化された多結晶シリコン配線層で、このうち配
線層６はドレイン用、配線層７はゲート電極用で
ある。８，９，１０はAl（アルミニウム）配線層
で、このうちAl配線層１０により両トランジス
タのドレイン相互が接続される。また、１１はゲ
ート用のAl電極、１２，１３はそれぞれＰチヤ
ンネルトランジスタのソース、ドレインとしての
P+拡散領域、１４，１５はそれぞれＮチヤンネ
ルトランジスタのソース、ドレインとしてのN+
拡散領域、１６は両トランジスタを分離する分離
領域、１７はAl配線層８とP+拡散領域１２との
コンタクトホール、１８はAl配線層１０とP+拡
散領域１３とのコンタクトホール、１９はAl配
線層９とN+拡散領域１４とのコンタクトホール、
２０はAl配線層１０とN+拡散領域１５とのコン
タクトホール、２１は多結晶シリコン層７とAl
電極１１とのコンタクトホール、２２は多結晶シ
リコン層６とAl配線層１０とのコンタクトホー
ルである。
第２図は第１図より一歩前進したプロセス（共
通ゲート用ユニポーラ多結晶シリコン）の
CMOSインバータ用集積回路パターンを示すも
のである。ここで、第１図と同一構成部分は同一
符号を付してその説明は省略する。このパターン
においては、第１図におけるコンタクトホール２
１の如きコンタクトホールが一個少なくてすむた
め、第１図のものより集積度が向上している。
通ゲート用ユニポーラ多結晶シリコン）の
CMOSインバータ用集積回路パターンを示すも
のである。ここで、第１図と同一構成部分は同一
符号を付してその説明は省略する。このパターン
においては、第１図におけるコンタクトホール２
１の如きコンタクトホールが一個少なくてすむた
め、第１図のものより集積度が向上している。
しかしながら、このような従来構造では、多結
晶シリコン層６とAl配線層１０とを接続するた
めのコンタクトホール２２が存在しているため横
方向の無駄が生じている。また、CMOS構造に
おいて避けることのできない両トランジスタ間の
分離領域１６上の空間を有効に利用することがで
できない。
晶シリコン層６とAl配線層１０とを接続するた
めのコンタクトホール２２が存在しているため横
方向の無駄が生じている。また、CMOS構造に
おいて避けることのできない両トランジスタ間の
分離領域１６上の空間を有効に利用することがで
できない。
この発明は上記実情に鑑みてなされたもので、
その目的は、CMOSトランジスタ集積回路半導
体装置の素子間コンタクトを最大限に減少して集
積度の向上を図り得る半導体装置を提供すること
にある。
その目的は、CMOSトランジスタ集積回路半導
体装置の素子間コンタクトを最大限に減少して集
積度の向上を図り得る半導体装置を提供すること
にある。
以下、図面を参照してこの発明の一実施例を説
明する。第３図はCMOSインバータ用集積回路
パターンを示すもので、３１はＮ形半導体基板３
２上に形成されたＰチヤンネルMOSトランジス
タ領域、３３は上記基板３２中のＰ形ウエル領域
３４に形成されたＮチヤンネルMOSトランジス
タ領域を示す。３５，３６，３７はパターン化さ
れた多結晶シリコン配線層で、このうち多結晶シ
リコン配線層３６により上記両トランジスタのド
レイン同志が接続されている。また、多結晶シリ
コン配線層３７により両トランジスタのゲート同
志が接続されている。すなわち、この多結晶シリ
コン配線層３７は両トランジスタのゲート電極と
配線機能を共用している。３８，３９はそれぞれ
両トランジスタにおけるドレイン用のAl電極、
４０，４１は同じくソース用のAl電極で、この
Al電極４０，４１にはそれぞれ両トランジスタ
の分離領域４２上において一体的にパターン化さ
れた電源用のAl配線層４３，４４が接続されて
いる。４５はＰチヤンネルトランジスタのドレイ
ンとしてのP+拡散領域、４６はＮチヤンネルト
ランジスタのドレインとしてのN+拡散領域、４
７はＰチヤンネルトランジスタのソースとしての
P+拡散領域、４８はＮチヤンネルトランジスタ
のソースとしてのN+拡散領域を示す。また４９，
５０，５１，５２はそれぞれコンタクトホールを
示す。コンタクトホール４９，５０はそれぞれソ
ース用のP+拡散領域４７とAl電極４０、N+拡散
領域４８とAl電極４１とを接続するものである。
他方、コンタクトホール５１はドレイン用のP+
拡散領域４５、多結晶シリコン配線層３６及び
Al電極３８を接続し、コンタクトホール５２は
ドレイン用のN+拡散領域４６、多結晶シリコン
配線層３６及びAl電極３９を接続するもので、
所謂ダブルコンタクトを形成している。
明する。第３図はCMOSインバータ用集積回路
パターンを示すもので、３１はＮ形半導体基板３
２上に形成されたＰチヤンネルMOSトランジス
タ領域、３３は上記基板３２中のＰ形ウエル領域
３４に形成されたＮチヤンネルMOSトランジス
タ領域を示す。３５，３６，３７はパターン化さ
れた多結晶シリコン配線層で、このうち多結晶シ
リコン配線層３６により上記両トランジスタのド
レイン同志が接続されている。また、多結晶シリ
コン配線層３７により両トランジスタのゲート同
志が接続されている。すなわち、この多結晶シリ
コン配線層３７は両トランジスタのゲート電極と
配線機能を共用している。３８，３９はそれぞれ
両トランジスタにおけるドレイン用のAl電極、
４０，４１は同じくソース用のAl電極で、この
Al電極４０，４１にはそれぞれ両トランジスタ
の分離領域４２上において一体的にパターン化さ
れた電源用のAl配線層４３，４４が接続されて
いる。４５はＰチヤンネルトランジスタのドレイ
ンとしてのP+拡散領域、４６はＮチヤンネルト
ランジスタのドレインとしてのN+拡散領域、４
７はＰチヤンネルトランジスタのソースとしての
P+拡散領域、４８はＮチヤンネルトランジスタ
のソースとしてのN+拡散領域を示す。また４９，
５０，５１，５２はそれぞれコンタクトホールを
示す。コンタクトホール４９，５０はそれぞれソ
ース用のP+拡散領域４７とAl電極４０、N+拡散
領域４８とAl電極４１とを接続するものである。
他方、コンタクトホール５１はドレイン用のP+
拡散領域４５、多結晶シリコン配線層３６及び
Al電極３８を接続し、コンタクトホール５２は
ドレイン用のN+拡散領域４６、多結晶シリコン
配線層３６及びAl電極３９を接続するもので、
所謂ダブルコンタクトを形成している。
第４図は第３図におけるＮチヤンネルトランジ
スタ領域３３の−′線に沿つた断面図である。
３２はＮ形半導体基板、３４はＰ型ウエル領域、
５３，５４は酸化膜、４８はＮチヤンネルトラン
ジスタのソースとなるN+拡散領域、４６は同じ
くドレインとなるN+拡散領域、５５，５６はN+
拡散領域４６に連続した状態で形成されたN+拡
散領域で、このN+拡散領域４６，５５，５６に
より前記ダブルコンタクト部（Ａで示す）を形成
している。すなわち、多結晶シリコン配線層３６
とAl電極３９との交差する位置に両者を接続す
るためのコンタクトホール５２を設け、このコン
タクトホール５２において、多結晶シリコン配線
層３６の側面位置及び下面位置に当るＰ型ウエル
領域３４の表面部に連続したN+拡散領域４６，
５５，５６を形成したものである。なお、上記
N+拡散領域５５はAl電極３９とＰ型ウエル領域
３４との短絡を防止するものである。また、第３
図のＰチヤンネルトランジスタ側においても導電
型が異なるのみで、その構造は同じである。
スタ領域３３の−′線に沿つた断面図である。
３２はＮ形半導体基板、３４はＰ型ウエル領域、
５３，５４は酸化膜、４８はＮチヤンネルトラン
ジスタのソースとなるN+拡散領域、４６は同じ
くドレインとなるN+拡散領域、５５，５６はN+
拡散領域４６に連続した状態で形成されたN+拡
散領域で、このN+拡散領域４６，５５，５６に
より前記ダブルコンタクト部（Ａで示す）を形成
している。すなわち、多結晶シリコン配線層３６
とAl電極３９との交差する位置に両者を接続す
るためのコンタクトホール５２を設け、このコン
タクトホール５２において、多結晶シリコン配線
層３６の側面位置及び下面位置に当るＰ型ウエル
領域３４の表面部に連続したN+拡散領域４６，
５５，５６を形成したものである。なお、上記
N+拡散領域５５はAl電極３９とＰ型ウエル領域
３４との短絡を防止するものである。また、第３
図のＰチヤンネルトランジスタ側においても導電
型が異なるのみで、その構造は同じである。
第５図は第３図におけるＹ−Y′線に沿つた断
面図である。３１はＰチヤンネルトランジスタ領
域、３３はＮチヤンネルトランジスタ領域、４２
は分離領域、３２はＮ形半導体基板、３４はＰ型
ウエル領域、５５はN+拡散領域、５７はP+拡散
領域、５３，６４は酸化膜、３６はドレイン接続
用の多結晶シリコン配線層、５８は絶縁膜、３
８，３９はドレイン用のAl電極、４３，４４は
分離領域４２上に形成された電源用のAl配線層
である。
面図である。３１はＰチヤンネルトランジスタ領
域、３３はＮチヤンネルトランジスタ領域、４２
は分離領域、３２はＮ形半導体基板、３４はＰ型
ウエル領域、５５はN+拡散領域、５７はP+拡散
領域、５３，６４は酸化膜、３６はドレイン接続
用の多結晶シリコン配線層、５８は絶縁膜、３
８，３９はドレイン用のAl電極、４３，４４は
分離領域４２上に形成された電源用のAl配線層
である。
上記実施例におけるCMOSインバータにおい
ては、従来、分離領域上のAl配線で行つていた
両トランジスタのドレイン同志の接続をパターン
化された多結晶シリコン配線層３６で行いダブル
コンタクトを形成すると共に、これにより不要と
なつた分離領域４２上に電源その他の配線のため
のAl配線層４３，４４を設けるものである。な
お、第４図において、N+拡散領域４６が実質的
なドレインとして機能するが、N+拡散領域４６，
５５，５６を総称してドレインと言つてもよい。
ては、従来、分離領域上のAl配線で行つていた
両トランジスタのドレイン同志の接続をパターン
化された多結晶シリコン配線層３６で行いダブル
コンタクトを形成すると共に、これにより不要と
なつた分離領域４２上に電源その他の配線のため
のAl配線層４３，４４を設けるものである。な
お、第４図において、N+拡散領域４６が実質的
なドレインとして機能するが、N+拡散領域４６，
５５，５６を総称してドレインと言つてもよい。
従つて、本発明にあつては、第３図からも明ら
かなように第２図に示した従来構造に比べてコン
タクト部が一個減少し、製造歩留りが向上すると
共に、横方向の素子面積が大幅に減少する。ま
た、両トランジスタを接続するための多結晶シリ
コン配線層、例えばドレイン用の配線層３６がそ
のまま他のゲートへの入力として使用することが
でき、複合論理ゲート構造に有効である。さら
に、分離領域４２を有効に利用することができる
ので、縦方向の素子面積も大幅に減少する。
かなように第２図に示した従来構造に比べてコン
タクト部が一個減少し、製造歩留りが向上すると
共に、横方向の素子面積が大幅に減少する。ま
た、両トランジスタを接続するための多結晶シリ
コン配線層、例えばドレイン用の配線層３６がそ
のまま他のゲートへの入力として使用することが
でき、複合論理ゲート構造に有効である。さら
に、分離領域４２を有効に利用することができる
ので、縦方向の素子面積も大幅に減少する。
なお、上記実施例においては両トランジスタを
接続する配線層３５，３６，３７を多結晶シリコ
ンで構成するようにしたが、これに限定するもの
ではなく、例えばモリブデン等その他の金属で構
成するようにしてもよい。
接続する配線層３５，３６，３７を多結晶シリコ
ンで構成するようにしたが、これに限定するもの
ではなく、例えばモリブデン等その他の金属で構
成するようにしてもよい。
第１図及び第２図はそれぞれ従来のCMOSイ
ンバータ用集積回路パターンを示す平面図、第３
図はこの発明の一実施例に係るCMOSインバー
タ用集積回路パターンの平面図、第４図は第３図
のＸ−X′線に沿つた断面図、第５図は第３図の
Ｙ−Y′線に沿つた断面図である。 ３１……ＰチヤンネルMOSトランジスタ領域、
３２……Ｎ形半導体基板、３３……Ｎチヤンネル
MOSトランジスタ領域、３４……Ｐ形ウエル領
域、３５，３６，３７……多結晶シリコン層、３
８，３９……Al電極（ドレイン用）、４０，４１
……Al電極（ソース用）、４２……分離領域、４
３，４４……Al配線層、４５，４７……P+拡散
領域、４６，４８……N+拡散領域、４９，５０，
５１，５２……コンタクトホール、Ａ……ダブル
コンタクト部。
ンバータ用集積回路パターンを示す平面図、第３
図はこの発明の一実施例に係るCMOSインバー
タ用集積回路パターンの平面図、第４図は第３図
のＸ−X′線に沿つた断面図、第５図は第３図の
Ｙ−Y′線に沿つた断面図である。 ３１……ＰチヤンネルMOSトランジスタ領域、
３２……Ｎ形半導体基板、３３……Ｎチヤンネル
MOSトランジスタ領域、３４……Ｐ形ウエル領
域、３５，３６，３７……多結晶シリコン層、３
８，３９……Al電極（ドレイン用）、４０，４１
……Al電極（ソース用）、４２……分離領域、４
３，４４……Al配線層、４５，４７……P+拡散
領域、４６，４８……N+拡散領域、４９，５０，
５１，５２……コンタクトホール、Ａ……ダブル
コンタクト部。
Claims (1)
- 【特許請求の範囲】 １ Ｐチヤンネルトランジスタ領域と、Ｎチヤン
ネルトランジスタ領域と、前記両トランジスタ領
域を分離する分離領域と、前記両トランジスタの
ゲートを兼ねかつ多結晶シリコンまたは金属より
なる第１の配線層と、前記第１の配線層と同一材
料で形成され、前記両トランジスタのドレイン間
を電気的に接続する第２の配線層と、前記トラン
ジスタの各ドレインと前記第２の配線層との交差
位置にそれぞれ設けられた前記ドレイン及び第２
の配線層の電気的接続部とを具備し、前記電気的
接続部において、第２の配線層の下方の半導体領
域表面部に、前記ドレインに連続して該ドレイン
と同導電型の不純物領域が形成されたことを特徴
とする半導体装置。 ２ Ｐチヤンネルトランジスタ領域と、Ｎチヤン
ネルトランジスタ領域と、前記両トランジスタ領
域を分離する分離領域と、前記両トランジスタの
ゲートを兼ねかつ多結晶シリコンまたは金属より
なる第１の配線層と、前記第１の配線層と同一材
料で形成され前記両トランジスタのドレイン間を
電気的に接続する第２の配線層と、前記第１の配
線層及び第２の配線層上にこれらと交差する方向
に配置され絶縁膜を介して設けられかつ金属より
なる第３の配線層と、前記トランジスタの各ドレ
インと前記第２の配線層との交差位置にそれぞれ
設けられた前記ドレイン及び第２の配線層の電気
的接続部とを具備し、前記第３の配線層が前記分
離領域に設けられたことを特徴とする半導体装
置。 ３ Ｐチヤンネルトランジスタ領域と、Ｎチヤネ
ルトランジスタ領域と、前記両トランジスタ領域
を分離する分離領域と、前記両トランジスタのゲ
ートを兼ねかつ多結晶シリコンまたは金属よりな
る第１の配線層と、前記第１の配線層と同一材料
で形成され前記両トランジスタのドレイン間を電
気的に接続する第２の配線層と、前記第１の配線
層及び第２の配線層上にこれらと交差する方向に
配置され絶縁膜を介して設けられかつ金属よりな
る第３の配線層と、前記トランジスタの各ドレイ
ンと前記第２の配線層との交差位置にそれぞれ設
けられた前記ドレイン及び第２の配線層の電気的
接続部とを具備し、前記電気的接続部において、
第２の配線層の下方の半導体領域表面部に前記ド
レインに連続して該ドレインと同導電型の不純物
領域が形成されると共に、前記第３の配線層が前
記分離領域に設けられたことを特徴とする半導体
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56062229A JPS57177553A (en) | 1981-04-24 | 1981-04-24 | Semiconductor |
| US06/354,034 US4523216A (en) | 1981-04-24 | 1982-03-02 | CMOS device with high density wiring layout |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56062229A JPS57177553A (en) | 1981-04-24 | 1981-04-24 | Semiconductor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57177553A JPS57177553A (en) | 1982-11-01 |
| JPH02862B2 true JPH02862B2 (ja) | 1990-01-09 |
Family
ID=13194115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56062229A Granted JPS57177553A (en) | 1981-04-24 | 1981-04-24 | Semiconductor |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JPS57177553A (ja) |
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1981
- 1981-04-24 JP JP56062229A patent/JPS57177553A/ja active Granted
-
1982
- 1982-03-02 US US06/354,034 patent/US4523216A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57177553A (en) | 1982-11-01 |
| US4523216A (en) | 1985-06-11 |
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