JPH10135355A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH10135355A JPH10135355A JP8307292A JP30729296A JPH10135355A JP H10135355 A JPH10135355 A JP H10135355A JP 8307292 A JP8307292 A JP 8307292A JP 30729296 A JP30729296 A JP 30729296A JP H10135355 A JPH10135355 A JP H10135355A
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Abstract
(57)【要約】
【課題】 特性が安定しており且つ微細化が可能な半導
体記憶装置及びその製造方法を提供する。 【解決手段】 Ｎ型のゲート電極３４ｎ、３５ｎとＰ型
のゲート電極３４ｎ、３５ｎとを分断して形成したコン
タクト孔３８ａ、３８ｅを金属で埋める。このため、ゲ
ート電極３４ｎ、３５ｎとゲート電極３４ｐ、３５ｐと
の間におけるＮ型不純物とＰ型不純物との相互拡散を防
止することができ、コンタクト孔３８ａ、３８ｅが単一
であり、更に、コンタクト孔３８ａ、３８ｅがゲート電
極３４ｎ、３５ｎ、３４ｐ、３５ｐに対して自己整合的
に形成される。
体記憶装置及びその製造方法を提供する。 【解決手段】 Ｎ型のゲート電極３４ｎ、３５ｎとＰ型
のゲート電極３４ｎ、３５ｎとを分断して形成したコン
タクト孔３８ａ、３８ｅを金属で埋める。このため、ゲ
ート電極３４ｎ、３５ｎとゲート電極３４ｐ、３５ｐと
の間におけるＮ型不純物とＰ型不純物との相互拡散を防
止することができ、コンタクト孔３８ａ、３８ｅが単一
であり、更に、コンタクト孔３８ａ、３８ｅがゲート電
極３４ｎ、３５ｎ、３４ｐ、３５ｐに対して自己整合的
に形成される。
Description
【０００１】
【発明の属する技術分野】本願の発明は、完全ＣＭＯＳ
型ＳＲＡＭと称されている半導体記憶装置及びその製造
方法に関するものである。
型ＳＲＡＭと称されている半導体記憶装置及びその製造
方法に関するものである。
【０００２】
【従来の技術】図３は、完全ＣＭＯＳ型ＳＲＡＭのメモ
リセルの等価回路を示している。このメモリセルのフリ
ップフロップ１１は一対のインバータ１２、１３の入出
力が交差結合されて構成されており、これらのインバー
タ１２、１３は駆動用のＮＭＯＳトランジスタ１４、１
５と負荷用のＰＭＯＳトランジスタ１６、１７とから成
っている。そして、このフリップフロップ１１と転送用
のＮＭＯＳトランジスタ２１、２２とでメモリセルが構
成されている。
リセルの等価回路を示している。このメモリセルのフリ
ップフロップ１１は一対のインバータ１２、１３の入出
力が交差結合されて構成されており、これらのインバー
タ１２、１３は駆動用のＮＭＯＳトランジスタ１４、１
５と負荷用のＰＭＯＳトランジスタ１６、１７とから成
っている。そして、このフリップフロップ１１と転送用
のＮＭＯＳトランジスタ２１、２２とでメモリセルが構
成されている。
【０００３】ＮＭＯＳトランジスタ１４、１５のソース
には接地線２３が接続されており、ＰＭＯＳトランジス
タ１６、１７のソースには電源線２４が接続されてい
る。また、ワード線２５がＮＭＯＳトランジスタ２１、
２２のゲート電極になっており、これらのＮＭＯＳトラ
ンジスタ２１、２２の各々の一方のソース／ドレインに
一対の真補のビット線２６、２７が夫々接続されてい
る。
には接地線２３が接続されており、ＰＭＯＳトランジス
タ１６、１７のソースには電源線２４が接続されてい
る。また、ワード線２５がＮＭＯＳトランジスタ２１、
２２のゲート電極になっており、これらのＮＭＯＳトラ
ンジスタ２１、２２の各々の一方のソース／ドレインに
一対の真補のビット線２６、２７が夫々接続されてい
る。
【０００４】ところで、完全ＣＭＯＳ型ＳＲＡＭの高集
積化に伴ってＰＭＯＳトランジスタ１６、１７が微細化
されてもゲート電圧による制御性を高めて短チャネル効
果を抑制するために、ＮＭＯＳトランジスタ１４、１
５、２１、２２のみならずＰＭＯＳトランジスタ１６、
１７をも表面チャネル型にする所謂デュアルゲート構造
が考えられている。
積化に伴ってＰＭＯＳトランジスタ１６、１７が微細化
されてもゲート電圧による制御性を高めて短チャネル効
果を抑制するために、ＮＭＯＳトランジスタ１４、１
５、２１、２２のみならずＰＭＯＳトランジスタ１６、
１７をも表面チャネル型にする所謂デュアルゲート構造
が考えられている。
【０００５】図４は、この様なデュアルゲート構造を有
する完全ＣＭＯＳ型ＳＲＡＭの一従来例を示している。
この一従来例では、半導体基板３１に素子分離領域３２
と素子活性領域３３とが形成されており、ＮＭＯＳトラ
ンジスタ１４及びＰＭＯＳトランジスタ１６に共通のゲ
ート電極３４と、ＮＭＯＳトランジスタ１５及びＰＭＯ
Ｓトランジスタ１７に共通のゲート電極３５と、ワード
線２５とが、素子活性領域３３の表面のゲート絶縁膜上
及び素子分離領域３２上に形成されている。
する完全ＣＭＯＳ型ＳＲＡＭの一従来例を示している。
この一従来例では、半導体基板３１に素子分離領域３２
と素子活性領域３３とが形成されており、ＮＭＯＳトラ
ンジスタ１４及びＰＭＯＳトランジスタ１６に共通のゲ
ート電極３４と、ＮＭＯＳトランジスタ１５及びＰＭＯ
Ｓトランジスタ１７に共通のゲート電極３５と、ワード
線２５とが、素子活性領域３３の表面のゲート絶縁膜上
及び素子分離領域３２上に形成されている。
【０００６】ゲート電極３４、３５のうちで境界３６よ
りもＮＭＯＳトランジスタ１４、１５側の部分はＮ型の
ゲート電極３４ｎ、３５ｎになっており、境界３６より
もＰＭＯＳトランジスタ１６、１７側の部分はＰ型のゲ
ート電極３４ｐ、３５ｐになっていて、ＮＭＯＳトラン
ジスタ１４、１５とＰＭＯＳトランジスタ１６、１７と
がデュアルゲート構造になっている。
りもＮＭＯＳトランジスタ１４、１５側の部分はＮ型の
ゲート電極３４ｎ、３５ｎになっており、境界３６より
もＰＭＯＳトランジスタ１６、１７側の部分はＰ型のゲ
ート電極３４ｐ、３５ｐになっていて、ＮＭＯＳトラン
ジスタ１４、１５とＰＭＯＳトランジスタ１６、１７と
がデュアルゲート構造になっている。
【０００７】ゲート電極３４、３５及びワード線２５の
両側の素子活性領域３３に形成されているＮ型の不純物
拡散層領域３７ａ〜３７ｇがＮＭＯＳトランジスタ１
４、１５、２１、２２のソース／ドレインになってお
り、ゲート電極３４、３５の両側の素子活性領域３３に
形成されているＰ型の不純物拡散層領域３７ｈ〜３７ｋ
がＰＭＯＳトランジスタ１６、１７のソース／ドレイン
になっている。
両側の素子活性領域３３に形成されているＮ型の不純物
拡散層領域３７ａ〜３７ｇがＮＭＯＳトランジスタ１
４、１５、２１、２２のソース／ドレインになってお
り、ゲート電極３４、３５の両側の素子活性領域３３に
形成されているＰ型の不純物拡散層領域３７ｈ〜３７ｋ
がＰＭＯＳトランジスタ１６、１７のソース／ドレイン
になっている。
【０００８】ゲート電極３４、３５を覆っている層間絶
縁膜（図示せず）には、これらのゲート電極３４、３５
と不純物拡散層領域３７ｂ、３７ｄ、３７ｅ、３７ｉ、
３７ｋとの両方を露出させるコンタクト孔３８ａ〜３８
ｅが設けられており、これらのコンタクト孔３８ａ〜３
８ｅを埋めている導電体（図示せず）を介して、ゲート
電極３４、３５と不純物拡散層領域３７ｂ、３７ｄ、３
７ｅ、３７ｉ、３７ｋとが電気的に接続されている。
縁膜（図示せず）には、これらのゲート電極３４、３５
と不純物拡散層領域３７ｂ、３７ｄ、３７ｅ、３７ｉ、
３７ｋとの両方を露出させるコンタクト孔３８ａ〜３８
ｅが設けられており、これらのコンタクト孔３８ａ〜３
８ｅを埋めている導電体（図示せず）を介して、ゲート
電極３４、３５と不純物拡散層領域３７ｂ、３７ｄ、３
７ｅ、３７ｉ、３７ｋとが電気的に接続されている。
【０００９】なお、不純物拡散層領域３７ａ、３７ｃに
接地線２３が接続されており、不純物拡散層領域３７
ｈ、３７ｊに電源線２４が接続されている。また、不純
物拡散層領域３７ｆ、３７ｇにビット線２６、２７が夫
々接続されている。
接地線２３が接続されており、不純物拡散層領域３７
ｈ、３７ｊに電源線２４が接続されている。また、不純
物拡散層領域３７ｆ、３７ｇにビット線２６、２７が夫
々接続されている。
【００１０】
【発明が解決しようとする課題】ところが、上述の一従
来例では、図４からも明らかな様に、Ｎ型のゲート電極
３４ｎ、３５ｎとＰ型のゲート電極３４ｐ、３５ｐとが
連続しているので、これらのゲート電極３４ｎ、３５ｎ
とゲート電極３４ｐ、３５ｐとの間でＮ型不純物とＰ型
不純物とが相互拡散していた。このため、この一従来例
の完全ＣＭＯＳ型ＳＲＡＭでは、ＮＭＯＳトランジスタ
１４、１５及びＰＭＯＳトランジスタ１６、１７の閾値
電圧等が変動して、安定な特性を得ることが困難であっ
た。
来例では、図４からも明らかな様に、Ｎ型のゲート電極
３４ｎ、３５ｎとＰ型のゲート電極３４ｐ、３５ｐとが
連続しているので、これらのゲート電極３４ｎ、３５ｎ
とゲート電極３４ｐ、３５ｐとの間でＮ型不純物とＰ型
不純物とが相互拡散していた。このため、この一従来例
の完全ＣＭＯＳ型ＳＲＡＭでは、ＮＭＯＳトランジスタ
１４、１５及びＰＭＯＳトランジスタ１６、１７の閾値
電圧等が変動して、安定な特性を得ることが困難であっ
た。
【００１１】
【課題を解決するための手段】本願の発明による半導体
記憶装置は、チャネル領域及びゲート電極が共に第１導
電型である駆動用トランジスタとチャネル領域及びゲー
ト電極が共に第２導電型である負荷用トランジスタとで
一対のインバータが構成されており、一方の前記インバ
ータにおける前記駆動用トランジスタ及び前記負荷用ト
ランジスタの前記ゲート電極と他方の前記インバータに
おける前記駆動用トランジスタ及び前記負荷用トランジ
スタの不純物拡散層領域とが交互に電気的に接続されて
成るフリップフロップを用いてメモリセルが構成されて
いる半導体記憶装置において、前記不純物拡散層領域上
に単一のコンタクト孔が設けられており、各々の前記イ
ンバータにおける前記駆動用トランジスタの前記ゲート
電極と前記負荷用トランジスタの前記ゲート電極とが前
記コンタクト孔の両側に分離されており、前記コンタク
ト孔を埋めている金属を介して、前記駆動用トランジス
タの前記ゲート電極と前記負荷用トランジスタの前記ゲ
ート電極と前記不純物拡散層領域とが互いに電気的に接
続されていることを特徴としている。
記憶装置は、チャネル領域及びゲート電極が共に第１導
電型である駆動用トランジスタとチャネル領域及びゲー
ト電極が共に第２導電型である負荷用トランジスタとで
一対のインバータが構成されており、一方の前記インバ
ータにおける前記駆動用トランジスタ及び前記負荷用ト
ランジスタの前記ゲート電極と他方の前記インバータに
おける前記駆動用トランジスタ及び前記負荷用トランジ
スタの不純物拡散層領域とが交互に電気的に接続されて
成るフリップフロップを用いてメモリセルが構成されて
いる半導体記憶装置において、前記不純物拡散層領域上
に単一のコンタクト孔が設けられており、各々の前記イ
ンバータにおける前記駆動用トランジスタの前記ゲート
電極と前記負荷用トランジスタの前記ゲート電極とが前
記コンタクト孔の両側に分離されており、前記コンタク
ト孔を埋めている金属を介して、前記駆動用トランジス
タの前記ゲート電極と前記負荷用トランジスタの前記ゲ
ート電極と前記不純物拡散層領域とが互いに電気的に接
続されていることを特徴としている。
【００１２】本願の発明による半導体記憶装置の製造方
法は、チャネル領域及びゲート電極が共に第１導電型で
ある駆動用トランジスタとチャネル領域及びゲート電極
が共に第２導電型である負荷用トランジスタとで一対の
インバータが構成されており、一方の前記インバータに
おける前記駆動用トランジスタ及び前記負荷用トランジ
スタの前記ゲート電極と他方の前記インバータにおける
前記駆動用トランジスタ及び前記負荷用トランジスタの
不純物拡散層領域とが交互に電気的に接続されて成るフ
リップフロップを用いてメモリセルが構成されている半
導体記憶装置の製造方法において、前記不純物拡散層領
域上で連続している導電層を形成する工程と、前記導電
層のうちで前記不純物拡散層領域上の境界の前記駆動用
トランジスタ側の部分及び前記負荷用トランジスタ側の
部分に夫々第１導電型不純物及び第２導電型不純物を選
択的に導入する工程と、前記導入の後に、前記境界を含
む部分で前記導電層を分断すると共に前記不純物拡散層
領域を露出させることによって、前記駆動用トランジス
タ及び前記負荷用トランジスタの前記ゲート電極と前記
接続のためのコンタクト孔とを形成する工程とを具備す
ることを特徴としている。
法は、チャネル領域及びゲート電極が共に第１導電型で
ある駆動用トランジスタとチャネル領域及びゲート電極
が共に第２導電型である負荷用トランジスタとで一対の
インバータが構成されており、一方の前記インバータに
おける前記駆動用トランジスタ及び前記負荷用トランジ
スタの前記ゲート電極と他方の前記インバータにおける
前記駆動用トランジスタ及び前記負荷用トランジスタの
不純物拡散層領域とが交互に電気的に接続されて成るフ
リップフロップを用いてメモリセルが構成されている半
導体記憶装置の製造方法において、前記不純物拡散層領
域上で連続している導電層を形成する工程と、前記導電
層のうちで前記不純物拡散層領域上の境界の前記駆動用
トランジスタ側の部分及び前記負荷用トランジスタ側の
部分に夫々第１導電型不純物及び第２導電型不純物を選
択的に導入する工程と、前記導入の後に、前記境界を含
む部分で前記導電層を分断すると共に前記不純物拡散層
領域を露出させることによって、前記駆動用トランジス
タ及び前記負荷用トランジスタの前記ゲート電極と前記
接続のためのコンタクト孔とを形成する工程とを具備す
ることを特徴としている。
【００１３】本願の発明による半導体記憶装置の製造方
法は、前記コンタクト孔を金属で埋め、この金属を介し
て、前記駆動用トランジスタの前記ゲート電極と前記負
荷用トランジスタの前記ゲート電極と前記不純物拡散層
領域とを電気的に接続する工程を具備することが好まし
い。
法は、前記コンタクト孔を金属で埋め、この金属を介し
て、前記駆動用トランジスタの前記ゲート電極と前記負
荷用トランジスタの前記ゲート電極と前記不純物拡散層
領域とを電気的に接続する工程を具備することが好まし
い。
【００１４】本願の発明による半導体記憶装置の製造方
法は、前記導電層を覆う第１の絶縁膜に前記境界を含む
開口を形成する工程と、第２の絶縁膜から成る側壁を前
記開口の内側面に形成する工程と、前記第１及び第２の
絶縁膜をマスクにしたエッチングによって前記コンタク
ト孔を形成する工程とを具備することが好ましい。
法は、前記導電層を覆う第１の絶縁膜に前記境界を含む
開口を形成する工程と、第２の絶縁膜から成る側壁を前
記開口の内側面に形成する工程と、前記第１及び第２の
絶縁膜をマスクにしたエッチングによって前記コンタク
ト孔を形成する工程とを具備することが好ましい。
【００１５】本願の発明による半導体記憶装置では、駆
動用トランジスタのゲート電極と負荷用トランジスタの
ゲート電極とがコンタクト孔の両側に分離されているの
で、駆動用トランジスタのゲート電極と負荷用トランジ
スタのゲート電極との間で第１導電型不純物と第２導電
型不純物とが相互拡散しない。
動用トランジスタのゲート電極と負荷用トランジスタの
ゲート電極とがコンタクト孔の両側に分離されているの
で、駆動用トランジスタのゲート電極と負荷用トランジ
スタのゲート電極との間で第１導電型不純物と第２導電
型不純物とが相互拡散しない。
【００１６】しかも、コンタクト孔を埋めている金属で
駆動用トランジスタのゲート電極と負荷用トランジスタ
のゲート電極と不純物拡散層領域とが電気的に接続され
ているので、不純物拡散層領域が第１導電型及び第２導
電型の何れであっても、駆動用トランジスタのゲート電
極及び負荷用トランジスタのゲート電極と不純物拡散層
領域との間にＰＮ接合が形成されていなくて、これらの
間のコンタクト抵抗が増大していない。
駆動用トランジスタのゲート電極と負荷用トランジスタ
のゲート電極と不純物拡散層領域とが電気的に接続され
ているので、不純物拡散層領域が第１導電型及び第２導
電型の何れであっても、駆動用トランジスタのゲート電
極及び負荷用トランジスタのゲート電極と不純物拡散層
領域との間にＰＮ接合が形成されていなくて、これらの
間のコンタクト抵抗が増大していない。
【００１７】更に、コンタクト孔が単一であるので、駆
動用トランジスタのゲート電極及び負荷用トランジスタ
のゲート電極が同一の不純物拡散層領域に電気的に接続
されているための専有面積が小さくてよい。
動用トランジスタのゲート電極及び負荷用トランジスタ
のゲート電極が同一の不純物拡散層領域に電気的に接続
されているための専有面積が小さくてよい。
【００１８】本願の発明による半導体記憶装置の製造方
法では、当初は連続している導電層を形成しているが、
第１導電型不純物を導入した部分と第２導電型不純物を
導入した部分との境界を含むコンタクト孔の形成によっ
て、駆動用トランジスタのゲート電極と負荷用トランジ
スタのゲート電極とに導電層を分断しているので、駆動
用トランジスタのゲート電極と負荷用トランジスタのゲ
ート電極との間における第１導電型不純物と第２導電型
不純物との相互拡散を防止することができる。
法では、当初は連続している導電層を形成しているが、
第１導電型不純物を導入した部分と第２導電型不純物を
導入した部分との境界を含むコンタクト孔の形成によっ
て、駆動用トランジスタのゲート電極と負荷用トランジ
スタのゲート電極とに導電層を分断しているので、駆動
用トランジスタのゲート電極と負荷用トランジスタのゲ
ート電極との間における第１導電型不純物と第２導電型
不純物との相互拡散を防止することができる。
【００１９】しかも、コンタクト孔が単一であり、更
に、駆動用トランジスタのゲート電極及び負荷用トラン
ジスタのゲート電極に対して自己整合的にコンタクト孔
が形成されるので、駆動用トランジスタのゲート電極及
び負荷用トランジスタのゲート電極を同一の不純物拡散
層領域に電気的に接続するための専有面積を小さくする
ことができる。
に、駆動用トランジスタのゲート電極及び負荷用トラン
ジスタのゲート電極に対して自己整合的にコンタクト孔
が形成されるので、駆動用トランジスタのゲート電極及
び負荷用トランジスタのゲート電極を同一の不純物拡散
層領域に電気的に接続するための専有面積を小さくする
ことができる。
【００２０】また、コンタクト孔を埋める金属を介し
て、駆動用トランジスタのゲート電極と負荷用トランジ
スタのゲート電極と不純物拡散層領域とを電気的に接続
すれば、駆動用トランジスタのゲート電極及び負荷用ト
ランジスタのゲート電極と不純物拡散層領域との間にＰ
Ｎ接合が形成されなくて、これらの間のコンタクト抵抗
が増大しない。
て、駆動用トランジスタのゲート電極と負荷用トランジ
スタのゲート電極と不純物拡散層領域とを電気的に接続
すれば、駆動用トランジスタのゲート電極及び負荷用ト
ランジスタのゲート電極と不純物拡散層領域との間にＰ
Ｎ接合が形成されなくて、これらの間のコンタクト抵抗
が増大しない。
【００２１】また、内側面に側壁を形成した開口に対応
させてコンタクト孔を形成すれば、側壁は開口に対して
自己整合的に形成することができる。このため、リソグ
ラフィの解像限界の開口を形成すれば、リソグラフィの
解像限界よりも小さなコンタクト孔を形成することがで
きて、駆動用トランジスタのゲート電極及び負荷用トラ
ンジスタのゲート電極を同一の不純物拡散層領域に電気
的に接続するための専有面積を更に小さくすることがで
きる。
させてコンタクト孔を形成すれば、側壁は開口に対して
自己整合的に形成することができる。このため、リソグ
ラフィの解像限界の開口を形成すれば、リソグラフィの
解像限界よりも小さなコンタクト孔を形成することがで
きて、駆動用トランジスタのゲート電極及び負荷用トラ
ンジスタのゲート電極を同一の不純物拡散層領域に電気
的に接続するための専有面積を更に小さくすることがで
きる。
【００２２】
【発明の実施の形態】以下、本願の発明の一実施形態
を、図１、２を参照しながら説明する。本実施形態にお
けるメモリセルの等価回路は、既に図３に示した通りで
ある。本実施形態では、図１に示す様に、Ｎ型のゲート
電極３４ｎ、３５ｎとＰ型のゲート電極３４ｐ、３５ｐ
との境界３６が不純物拡散層領域３７ｂ、３７ｋ上を通
過しており、且つ、不純物拡散層領域３７ｂ上でゲート
電極３５ｎ、３５ｐが分離され、不純物拡散層領域３７
ｋ上でゲート電極３４ｎ、３４ｐが分離されている。
を、図１、２を参照しながら説明する。本実施形態にお
けるメモリセルの等価回路は、既に図３に示した通りで
ある。本実施形態では、図１に示す様に、Ｎ型のゲート
電極３４ｎ、３５ｎとＰ型のゲート電極３４ｐ、３５ｐ
との境界３６が不純物拡散層領域３７ｂ、３７ｋ上を通
過しており、且つ、不純物拡散層領域３７ｂ上でゲート
電極３５ｎ、３５ｐが分離され、不純物拡散層領域３７
ｋ上でゲート電極３４ｎ、３４ｐが分離されている。
【００２３】コンタクト孔３８ａはゲート電極３５ｎ、
３５ｐと不純物拡散層領域３７ｂとを露出させており、
コンタクト孔３８ａを埋めている金属を介して、ゲート
電極３５ｎとゲート電極３５ｐと不純物拡散層領域３７
ｂとが電気的に接続されている。
３５ｐと不純物拡散層領域３７ｂとを露出させており、
コンタクト孔３８ａを埋めている金属を介して、ゲート
電極３５ｎとゲート電極３５ｐと不純物拡散層領域３７
ｂとが電気的に接続されている。
【００２４】同様に、コンタクト孔３８ｅはゲート電極
３４ｎ、３４ｐと不純物拡散層領域３７ｋとを露出させ
ており、コンタクト孔３８ｅを埋めている金属を介し
て、ゲート電極３４ｎとゲート電極３４ｐと不純物拡散
層領域３７ｋとが電気的に接続されている。以上の点を
除いて、本実施形態の完全ＣＭＯＳ型ＳＲＡＭも、図４
に示した一従来例の完全ＣＭＯＳ型ＳＲＡＭと実質的に
同様の構成を有している。
３４ｎ、３４ｐと不純物拡散層領域３７ｋとを露出させ
ており、コンタクト孔３８ｅを埋めている金属を介し
て、ゲート電極３４ｎとゲート電極３４ｐと不純物拡散
層領域３７ｋとが電気的に接続されている。以上の点を
除いて、本実施形態の完全ＣＭＯＳ型ＳＲＡＭも、図４
に示した一従来例の完全ＣＭＯＳ型ＳＲＡＭと実質的に
同様の構成を有している。
【００２５】図２は、コンタクト孔３８ａ、３８ｅの近
傍における構造の形成工程を示している。この構造を形
成するためには、図２（ａ）に示す様に、Ｓｉ基板４１
等の半導体基板の表面に、ＳｉＯ2 膜４２等の素子分離
絶縁膜を選択的に形成し、ＳｉＯ2 膜４２に囲まれてい
る素子活性領域の表面に、ゲート絶縁膜としてのＳｉＯ
2 膜４３等を形成する。
傍における構造の形成工程を示している。この構造を形
成するためには、図２（ａ）に示す様に、Ｓｉ基板４１
等の半導体基板の表面に、ＳｉＯ2 膜４２等の素子分離
絶縁膜を選択的に形成し、ＳｉＯ2 膜４２に囲まれてい
る素子活性領域の表面に、ゲート絶縁膜としてのＳｉＯ
2 膜４３等を形成する。
【００２６】その後、素子活性領域に不純物拡散層領域
４４を形成し、ＳｉＯ2 膜４２、４３上の全面に多結晶
Ｓｉ膜４５を堆積させる。そして、多結晶Ｓｉ膜４５の
うちで不純物拡散層領域４４上の境界３６（図１）の一
方側及び他方側に夫々Ｐ型不純物及びＮ型不純物を選択
的に導入して、Ｐ型の多結晶Ｓｉ膜４５ｐ及びＮ型の多
結晶Ｓｉ膜４５ｎを形成する。
４４を形成し、ＳｉＯ2 膜４２、４３上の全面に多結晶
Ｓｉ膜４５を堆積させる。そして、多結晶Ｓｉ膜４５の
うちで不純物拡散層領域４４上の境界３６（図１）の一
方側及び他方側に夫々Ｐ型不純物及びＮ型不純物を選択
的に導入して、Ｐ型の多結晶Ｓｉ膜４５ｐ及びＮ型の多
結晶Ｓｉ膜４５ｎを形成する。
【００２７】その後、タングステンシリサイド膜４６を
堆積させ、このタングステンシリサイド膜４６と多結晶
Ｓｉ膜４５とを不純物拡散層領域４４上で連続している
ゲート電極のパターンに加工する。そして、ＳｉＯ2 膜
４７等の層間絶縁膜でタングステンシリサイド膜４６及
び多結晶Ｓｉ膜４５等を覆い、境界３６を含む開口５１
ａを有するパターンにＳｉＯ2 膜４７上でフォトレジス
ト５１を加工する。
堆積させ、このタングステンシリサイド膜４６と多結晶
Ｓｉ膜４５とを不純物拡散層領域４４上で連続している
ゲート電極のパターンに加工する。そして、ＳｉＯ2 膜
４７等の層間絶縁膜でタングステンシリサイド膜４６及
び多結晶Ｓｉ膜４５等を覆い、境界３６を含む開口５１
ａを有するパターンにＳｉＯ2 膜４７上でフォトレジス
ト５１を加工する。
【００２８】次に、図２（ｂ）に示す様に、フォトレジ
スト５１をマスクにした異方性エッチングでＳｉＯ2 膜
４７に開口４７ａを形成した後、フォトレジスト５１を
除去する。そして、ＳｉＯ2 膜５２等の絶縁膜を全面に
堆積させ、ＳｉＯ2 膜５２の全面を異方性エッチングし
て、このＳｉＯ2 膜５２から成る側壁を開口４７ａの内
側面に形成する。
スト５１をマスクにした異方性エッチングでＳｉＯ2 膜
４７に開口４７ａを形成した後、フォトレジスト５１を
除去する。そして、ＳｉＯ2 膜５２等の絶縁膜を全面に
堆積させ、ＳｉＯ2 膜５２の全面を異方性エッチングし
て、このＳｉＯ2 膜５２から成る側壁を開口４７ａの内
側面に形成する。
【００２９】次に、図２（ｃ）に示す様に、ＳｉＯ2 膜
４７、５２をマスクにした異方性エッチングで、タング
ステンシリサイド膜４６、多結晶Ｓｉ膜４５及びＳｉＯ
2 膜４３を順次に且つ選択的に除去する。
４７、５２をマスクにした異方性エッチングで、タング
ステンシリサイド膜４６、多結晶Ｓｉ膜４５及びＳｉＯ
2 膜４３を順次に且つ選択的に除去する。
【００３０】この結果、タングステンシリサイド膜４６
及び多結晶Ｓｉ膜４５が分断されると共に不純物拡散層
領域４４が露出して、多結晶Ｓｉ膜４５ｐ及びタングス
テンシリサイド膜４６から成るゲート電極と多結晶Ｓｉ
膜４５ｎ及びタングステンシリサイド膜４６から成るゲ
ート電極とコンタクト孔５３とが形成される。
及び多結晶Ｓｉ膜４５が分断されると共に不純物拡散層
領域４４が露出して、多結晶Ｓｉ膜４５ｐ及びタングス
テンシリサイド膜４６から成るゲート電極と多結晶Ｓｉ
膜４５ｎ及びタングステンシリサイド膜４６から成るゲ
ート電極とコンタクト孔５３とが形成される。
【００３１】次に、図２（ｄ）に示す様に、コンタクト
孔５３をタングステン５４等の高融点金属等で埋め、こ
のタングステン５４を介して、多結晶Ｓｉ膜４５ｐ及び
タングステンシリサイド膜４６から成るゲート電極と多
結晶Ｓｉ膜４５ｎ及びタングステンシリサイド膜４６か
ら成るゲート電極と不純物拡散層領域４４とを電気的に
接続する。
孔５３をタングステン５４等の高融点金属等で埋め、こ
のタングステン５４を介して、多結晶Ｓｉ膜４５ｐ及び
タングステンシリサイド膜４６から成るゲート電極と多
結晶Ｓｉ膜４５ｎ及びタングステンシリサイド膜４６か
ら成るゲート電極と不純物拡散層領域４４とを電気的に
接続する。
【００３２】なお、図２に示した形成工程では、多結晶
Ｓｉ膜４５ｐ、４５ｎとタングステンシリサイド膜４６
とから成るポリサイド構造のゲート電極を有する構造を
形成したが、多結晶Ｓｉ膜４５ｐ、４５ｎのみから成る
ゲート電極やＰ型不純物及びＮ型不純物が導入されてい
るタングステンシリサイド膜４６のみから成るゲート電
極等を有する完全ＣＭＯＳ型ＳＲＡＭの製造にも本願の
発明を適用することができる。
Ｓｉ膜４５ｐ、４５ｎとタングステンシリサイド膜４６
とから成るポリサイド構造のゲート電極を有する構造を
形成したが、多結晶Ｓｉ膜４５ｐ、４５ｎのみから成る
ゲート電極やＰ型不純物及びＮ型不純物が導入されてい
るタングステンシリサイド膜４６のみから成るゲート電
極等を有する完全ＣＭＯＳ型ＳＲＡＭの製造にも本願の
発明を適用することができる。
【００３３】また、上述の実施形態では、多結晶Ｓｉ膜
４５ｐ及びタングステンシリサイド膜４６から成るゲー
ト電極と多結晶Ｓｉ膜４５ｎ及びタングステンシリサイ
ド膜４６から成るゲート電極と不純物拡散層領域４４と
を電気的に接続するためにタングステン５４を用いた
が、タングステン５４以外の高融点金属や高融点金属以
外の金属を用いてもよい。
４５ｐ及びタングステンシリサイド膜４６から成るゲー
ト電極と多結晶Ｓｉ膜４５ｎ及びタングステンシリサイ
ド膜４６から成るゲート電極と不純物拡散層領域４４と
を電気的に接続するためにタングステン５４を用いた
が、タングステン５４以外の高融点金属や高融点金属以
外の金属を用いてもよい。
【００３４】
【発明の効果】本願の発明による半導体記憶装置では、
駆動用トランジスタのゲート電極と負荷用トランジスタ
のゲート電極との間で第１導電型不純物と第２導電型不
純物とが相互拡散せず、しかも、駆動用トランジスタの
ゲート電極及び負荷用トランジスタのゲート電極と不純
物拡散層領域との間のコンタクト抵抗が増大しておら
ず、更に、駆動用トランジスタのゲート電極及び負荷用
トランジスタのゲート電極が同一の不純物拡散層領域に
電気的に接続されているための専有面積が小さくてよ
い。このため、特性が安定しており且つ微細化が可能で
ある。
駆動用トランジスタのゲート電極と負荷用トランジスタ
のゲート電極との間で第１導電型不純物と第２導電型不
純物とが相互拡散せず、しかも、駆動用トランジスタの
ゲート電極及び負荷用トランジスタのゲート電極と不純
物拡散層領域との間のコンタクト抵抗が増大しておら
ず、更に、駆動用トランジスタのゲート電極及び負荷用
トランジスタのゲート電極が同一の不純物拡散層領域に
電気的に接続されているための専有面積が小さくてよ
い。このため、特性が安定しており且つ微細化が可能で
ある。
【００３５】本願の発明による半導体記憶装置の製造方
法では、駆動用トランジスタのゲート電極と負荷用トラ
ンジスタのゲート電極との間における第１導電型不純物
と第２導電型不純物との相互拡散を防止することがで
き、しかも、駆動用トランジスタのゲート電極及び負荷
用トランジスタのゲート電極を同一の不純物拡散層領域
に電気的に接続するための専有面積を小さくすることが
できる。このため、特性が安定しており且つ微細化が可
能な半導体記憶装置を製造することができる。
法では、駆動用トランジスタのゲート電極と負荷用トラ
ンジスタのゲート電極との間における第１導電型不純物
と第２導電型不純物との相互拡散を防止することがで
き、しかも、駆動用トランジスタのゲート電極及び負荷
用トランジスタのゲート電極を同一の不純物拡散層領域
に電気的に接続するための専有面積を小さくすることが
できる。このため、特性が安定しており且つ微細化が可
能な半導体記憶装置を製造することができる。
【００３６】また、コンタクト孔を埋める金属を介し
て、駆動用トランジスタのゲート電極と負荷用トランジ
スタのゲート電極と不純物拡散層領域とを電気的に接続
すれば、駆動用トランジスタのゲート電極及び負荷用ト
ランジスタのゲート電極と不純物拡散層領域との間のコ
ンタクト抵抗が増大しないので、特性が更に安定してい
る半導体記憶装置を製造することができる。
て、駆動用トランジスタのゲート電極と負荷用トランジ
スタのゲート電極と不純物拡散層領域とを電気的に接続
すれば、駆動用トランジスタのゲート電極及び負荷用ト
ランジスタのゲート電極と不純物拡散層領域との間のコ
ンタクト抵抗が増大しないので、特性が更に安定してい
る半導体記憶装置を製造することができる。
【００３７】また、内側面に側壁を形成した開口に対応
させてコンタクト孔を形成すれば、駆動用トランジスタ
のゲート電極及び負荷用トランジスタのゲート電極を同
一の不純物拡散層領域に電気的に接続するための専有面
積を更に小さくすることができるので、更に微細化が可
能な半導体記憶装置を製造することができる。
させてコンタクト孔を形成すれば、駆動用トランジスタ
のゲート電極及び負荷用トランジスタのゲート電極を同
一の不純物拡散層領域に電気的に接続するための専有面
積を更に小さくすることができるので、更に微細化が可
能な半導体記憶装置を製造することができる。
【図１】本願の発明の一実施形態の平面図である。
【図２】一実施形態の形成工程を順次に示しており、図
１のＩＩ−ＩＩ線に沿う位置における側断面図である。
１のＩＩ−ＩＩ線に沿う位置における側断面図である。
【図３】本願の発明を適用し得る完全ＣＭＯＳ型ＳＲＡ
Ｍにおけるメモリセルの等価回路図である。
Ｍにおけるメモリセルの等価回路図である。
【図４】本願の発明の一従来例の平面図である。
１１ フリップフロップ １２、１３ イ
ンバータ １４、１５ ＮＭＯＳトランジスタ（駆動用トランジス
タ） １６、１７ ＰＭＯＳトランジスタ（負荷用トランジス
タ） ３４ｎ、３４ｐ、３５ｎ、３５ｐ ゲート電極 ３６
境界 ３７ｂ、３７ｋ、４４ 不純物拡散層領域 ３８ａ、３８ｅ コンタクト孔 ４５ 多結晶Ｓ
ｉ膜（導電層） ４５ｎ、４５ｐ 多結晶Ｓｉ膜（ゲート電極） ４６ タングステンシリサイド膜（導電層、ゲート電
極） ４７ ＳｉＯ2 膜（第１の絶縁膜） ４７ａ 開口 ５２ ＳｉＯ2 膜（第２の絶縁膜） ５３ コンタク
ト孔 ５４ タングステン（金属）
ンバータ １４、１５ ＮＭＯＳトランジスタ（駆動用トランジス
タ） １６、１７ ＰＭＯＳトランジスタ（負荷用トランジス
タ） ３４ｎ、３４ｐ、３５ｎ、３５ｐ ゲート電極 ３６
境界 ３７ｂ、３７ｋ、４４ 不純物拡散層領域 ３８ａ、３８ｅ コンタクト孔 ４５ 多結晶Ｓ
ｉ膜（導電層） ４５ｎ、４５ｐ 多結晶Ｓｉ膜（ゲート電極） ４６ タングステンシリサイド膜（導電層、ゲート電
極） ４７ ＳｉＯ2 膜（第１の絶縁膜） ４７ａ 開口 ５２ ＳｉＯ2 膜（第２の絶縁膜） ５３ コンタク
ト孔 ５４ タングステン（金属）
Claims (4)
- 【請求項１】 チャネル領域及びゲート電極が共に第１
導電型である駆動用トランジスタとチャネル領域及びゲ
ート電極が共に第２導電型である負荷用トランジスタと
で一対のインバータが構成されており、一方の前記イン
バータにおける前記駆動用トランジスタ及び前記負荷用
トランジスタの前記ゲート電極と他方の前記インバータ
における前記駆動用トランジスタ及び前記負荷用トラン
ジスタの不純物拡散層領域とが交互に電気的に接続され
て成るフリップフロップを用いてメモリセルが構成され
ている半導体記憶装置において、 前記不純物拡散層領域上に単一のコンタクト孔が設けら
れており、 各々の前記インバータにおける前記駆動用トランジスタ
の前記ゲート電極と前記負荷用トランジスタの前記ゲー
ト電極とが前記コンタクト孔の両側に分離されており、 前記コンタクト孔を埋めている金属を介して、前記駆動
用トランジスタの前記ゲート電極と前記負荷用トランジ
スタの前記ゲート電極と前記不純物拡散層領域とが互い
に電気的に接続されていることを特徴とする半導体記憶
装置。 - 【請求項２】 チャネル領域及びゲート電極が共に第１
導電型である駆動用トランジスタとチャネル領域及びゲ
ート電極が共に第２導電型である負荷用トランジスタと
で一対のインバータが構成されており、一方の前記イン
バータにおける前記駆動用トランジスタ及び前記負荷用
トランジスタの前記ゲート電極と他方の前記インバータ
における前記駆動用トランジスタ及び前記負荷用トラン
ジスタの不純物拡散層領域とが交互に電気的に接続され
て成るフリップフロップを用いてメモリセルが構成され
ている半導体記憶装置の製造方法において、 前記不純物拡散層領域上で連続している導電層を形成す
る工程と、 前記導電層のうちで前記不純物拡散層領域上の境界の前
記駆動用トランジスタ側の部分及び前記負荷用トランジ
スタ側の部分に夫々第１導電型不純物及び第２導電型不
純物を選択的に導入する工程と、 前記導入の後に、前記境界を含む部分で前記導電層を分
断すると共に前記不純物拡散層領域を露出させることに
よって、前記駆動用トランジスタ及び前記負荷用トラン
ジスタの前記ゲート電極と前記接続のためのコンタクト
孔とを形成する工程とを具備することを特徴とする半導
体装置の製造方法。 - 【請求項３】 前記コンタクト孔を金属で埋め、この金
属を介して、前記駆動用トランジスタの前記ゲート電極
と前記負荷用トランジスタの前記ゲート電極と前記不純
物拡散層領域とを電気的に接続する工程を具備すること
を特徴とする請求項２記載の半導体記憶装置の製造方
法。 - 【請求項４】 前記導電層を覆う第１の絶縁膜に前記境
界を含む開口を形成する工程と、 第２の絶縁膜から成る側壁を前記開口の内側面に形成す
る工程と、 前記第１及び第２の絶縁膜をマスクにしたエッチングに
よって前記コンタクト孔を形成する工程とを具備するこ
とを特徴とする請求項２記載の半導体記憶装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8307292A JPH10135355A (ja) | 1996-11-01 | 1996-11-01 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8307292A JPH10135355A (ja) | 1996-11-01 | 1996-11-01 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10135355A true JPH10135355A (ja) | 1998-05-22 |
Family
ID=17967385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8307292A Pending JPH10135355A (ja) | 1996-11-01 | 1996-11-01 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10135355A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6417545B1 (en) | 1999-09-27 | 2002-07-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US8441076B2 (en) | 2010-05-17 | 2013-05-14 | Renesas Electronics Corporation | Sram |
| CN109977531A (zh) * | 2019-03-20 | 2019-07-05 | 天津工业大学 | 一种用于数字集成电路的标准单元的版图结构 |
-
1996
- 1996-11-01 JP JP8307292A patent/JPH10135355A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6417545B1 (en) | 1999-09-27 | 2002-07-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US8441076B2 (en) | 2010-05-17 | 2013-05-14 | Renesas Electronics Corporation | Sram |
| CN109977531A (zh) * | 2019-03-20 | 2019-07-05 | 天津工业大学 | 一种用于数字集成电路的标准单元的版图结构 |
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