JPS6370542A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置、特に、マスタスライス
方式を採用する半導体集積回路装置に適用して有効な技
術に関するものである。

〔従来の技術〕

マスタスライス方式を採用する半導体集積回路装置は、
マスタウェーハに施す配線パターン（配線形成工程のマ
スクパターン）の変更により、多くの論理機能、記憶機
能を形成することができる。

マスタウェーハは、一つ又は直列接続された複数のＭＩ
ＳＦＥＴによって形成された基本セルを。

列方向に複数配置して基本セル列を構成している。

基本セルは１例えば、ｐチャネルＭ　Ｉ　Ｓ　ＦＥＴと
ｎチャネルＭ　Ｉ　Ｓ　ＦＥＴとからなる相補型ＭＩＳ
ＦＥＴで構成される。基本セル列は、配線領域を介在さ
せ、行方向に所定の間隔で複数配置されている。

この種のマスタスライス方式を採用する半導体集積回路
装置は、ユーザからの依頼に対して短時間で製品を完成
させることができる特徴がある。

なお、マスタスライス方式を採用する半導体集積回路装
置については１例えば１日経マグロウヒル社発行１日経
エレクトロニクス、１９８５年６月３日号、ＰＰ１５１
〜１７７に記載されている。

〔発明が解決しようとする問題点〕

前記基本セルは、直列接続された複数のｐチャネルＭ　
Ｉ　Ｓ　ＦＥＴと、直列接続された複数のｎチャネルＭ
　Ｉ　Ｓ　ＦＥＴとからなる相補型ＭＩＳＦＥＴで構成
されている。この基本セルは、消費電力が小さい、素子
分離面積が小さくて高集積化に適している、さらに、イ
ンバータ、ＮＡＮＤゲート回路等の論理回路を形成し易
い等の特徴がある。

しかしながら、本発明者の検討によれば、基本セル内の
ＭＩＳＦＥＴ間隔（チャネル長方向の間隔）の縮小には
限界があることが明らかになった。

ＭＩＳＦＥＴ間隔は、ゲート電極寸法、ソース領域及び
ドレイン領域と配線との接続寸法、ゲート電極と配線と
の製造工程におけるマスク合せ余裕寸法により決定され
る。このため、前記ＭＩＳＦＥＴ間隔の縮小は、光学的
解像度の向上に頼らなければならず、半導体集積回路装
置の高集積化を図ることが非常に難しいという問題が生
じる。

また、前記ゲート電極と配線との製造工程におけるマス
ク合せ余裕寸法を考慮せずに１両者を接続することが考
えられる。しかしながら１両者を接続する位置合せが非
常に難しいばかりか、配線に断線等を生じ易いので、電
気的信頼性を低下させるという問題を生じる。

本発明の目的は、マスタスライス方式を採用する半導体
集積回路装置において、集積度を向上することが可能な
技術を提供することにある。

本発明の他の目的は、基本セルを構成する半導体素子間
隔を縮小することが可能な技術を提供することにある。

本発明の他の目的は、基本セルを構成する半導体素子と
配線との接続を簡単にしかも信頼性良く行うことが可能
な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を説明すれば、下記のとおりである。

マスタスライス方式を採用する半導体集積回路装置にお
いて、基本セルを構成するＭＩＳＦＥＴのソース領域、
ドレイン領域の夫々に、ゲート電極と電気的に分離され
、かつゲート電極に対して自己整合的に形成される引出
用電極を設ける。

〔作　用〕

上記した手段によれば、前記引出用電極を介して、Ｍ　
Ｉ　Ｓ　ＦＥＴと配線とを接続し、ゲート電極と配線と
の製造工程におけるマスク合せ余裕寸法をなくすことが
できるので、ＭＩＳＦＥＴ間隔を縮小し、集積度を向上
することができる。

以下、本発明の構成について、一実施例とともに説明す
る。

なお、全図において、同一の機能を有するものは同一の
符号を付け、その繰り返しの説明は省略する。

〔実施例Ｉ〕

本発明の実施例！であるマスタスライス方式を採用する
半導体集積回路装置の概略構成を第１図（概略平面図）
で示す。

第１図において、１はマスタスライス方式を採用する半
導体集積回路装置である。半導体集積回路袋ｆｌｆｌの
周辺部には、外部端子（ボンディングパット）２１人出
力バッファ回路３の夫々が複数配置されている。

半導体集積回路装置１の中央部には、基本セル４が設け
られている。基本セル４は、列方向に複数配置されて基
本セル列５を構成している。この基本セル列５は、配線
領域（配線チャネル領域）６を介在させて１行方向に所
定間隔で複数配置されている６配線領域６は、主に、基
本セル４間若しくは基本セル４で形成した論理回路、記
憶回路間を接続する配線を形成する領域として使用され
る。

前記基本セル４は、第２図（要部平面図）及び第３図（
第２図の■−■線で切った断面図）で示すように構成さ
れている。つまり、基本セル４は、３つのｐチャネルＭ
　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　Ｐ　ｓ〜Ｑ　ｐ　ｓと３つ
のｎチャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎ　ｓ　〜
Ｑ　ｎ　ｓとからなる相補型Ｍ　Ｉ　Ｓ　ＦＥＴで構成
されている。

ＭＩＳＦＥＴＱｎは、ｎ−型の半導体基板７の主面部に
設けられたＰ−型のウェル領域８の主面に。

フィールド絶縁膜９及びＰ型のチャネルストッパ領域１
０に囲まれて構成されている。つまり、ＭＩ　５ＦＥＴ
Ｑｎは、ウェル領域８、ゲート絶縁膜１１、ゲート電極
１２、ソース領域又はドレイン領域である一対のｎ型半
導体領域１４及び一対のｎ゛型半導体領域１７で構成さ
れている。半導体領域１４は、ドレイン領域のチャネル
形成領域側を低不純物濃度で構成するようになっており
、ＬＤＤ　（Ｌ　ｉｇｈｔｌｙ旦ｏｐｅｄ旦ｒａｊｎ）
構造を構成する。半導体領域１７は、ゲート電極１２の
側壁に自己整合的に形成されたマスク（サイドウオール
スペーサ）１５を用いて、ゲート電極１２に対して自己
整合的に構成される。ＭＩＳＦＥＴＱｎの一方の半導体
領域１７は、基本セル４内においてチャネル長方向に隣
接する他のＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎの一方の半
導体領域１７と一体に形成されている。すなわち、基本
セル４内のＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎは、直列に
接続されている。

前記ゲート電極１２は、ゲート電極材料で構成されてい
る。ゲート電極材料は１例えば、単層の多結晶シリコン
膜、高融点金属（Ｍ　ｏ　、　Ｔ　ａ　、　Ｔ　ｉ　、
　Ｗ　）膜或は高融点金属シリサイド（ＭｏＳｉ２．Ｔ
ａＳｉ２゜Ｔｉ５ｉ２ｚＷｓｉ２）膜又はそれらの複合
膜で構成する。

ＭＩＳＦＥＴＱＰは、ｉ型の半導体基板７の主面に、フ
ィールド絶縁膜９に囲まれて構成されている。つまり、
ＭＩＳＦＥＴＱｐは、半導体基板７、ゲート絶縁膜１１
、ゲート電極１２．ソース領域又はドレイン領域である
一対のＰ０型型半体領域１８で構成されている。半導体
領域１８は、半導体領域１７と同様に、マスク１５を用
いて、ゲート電ｉ１２に対して自己整合的に構成される
。

ＭＩＳＦＥＴＱｐの一方の半導体領域１Ｂは、基本セル
４内におい′Ｃチャネル長方向に隣接する他のＭＩＳＦ
ＥＴＱｐの一方の半導体領域１８と一体に形成されてい
る。すなわち、基本セル４内のＭＩＳＦＥＴＱＰは、直
列に接続されている。

このように、基本セル４は、３人力ＮＡＮＤゲート回路
を形成できるように構成されている。なお、本発明は、
基本セル４を、インバータ回路、２人力ＮＡＮＤゲート
回路、４人力ＮＡＮＤゲート回路等を形成できるように
構成してもよい。

基本セル４のＭＩＳＦＥＴＱＰ、Ｑｎのソース領域又は
ドレイン領域である半導体領域１７．１８の夫々には、
引出用電極１９が設けられている。

引出用電極１９は、接続孔１６を通して半導体領域１７
若しくは１８に接続されている。接続孔１６は、ゲート
電極１２の側壁に自己整合的に形成された前記マスク１
５により形成される。マスク１５は、例えば、ＣＶＤ、
スパッタ等で積層した絶縁膜（例えば、酸化シリコンり
にＲＩＥ等の異方性エツチングを施して形成される。つ
まり、接続孔１６は、ゲート電極１２の側壁に自己整合
的に形成されるのや、引出用電極１９は、ゲート電極１
２に対して自己整合的に形成される。引出用電極１９と
ゲート電極１２とは、ゲート電極１２上に設けた絶縁膜
１３によって電気的に分離される。したがって、引出用
電極１９は、ゲート電極１２上若しくはフィールド絶縁
膜９上まで引き出。

せるように構成されている。引出用電極１９は、ゲート
電極１９と同−導電性材料又は前述したゲート電極材料
のいずれかで構成する。

このように、マスタスライス方式を採用する半導体集積
回路装置において、基本セル４を構成するＭＩＳＦＥＴ
Ｑｎ、Ｑｐのソース領域、ドレイン領域である半導体領
域１７若しくは１Ｂの夫々に、ゲートｆｌ！橿１２に対
して自己整合的に形成される引出用電極１９を設けるこ
とにより、第４図（配線形成工程後の要部断面図）に示
すように、引出用電極１９を介して、ＭＩＳＦＥＴＱｎ
、Ｑｐの半導体領域１７．１８と配線２２とを接続する
ことができる。この配線２２の接続は、ゲート電１４１
２との製造工程におけるマスク合せ余裕寸法を必要とせ
ずに行うことができる。すなわち５両者のマスク合せず
れは、引出用電極１９により吸収することができるので
、実質的に、配線２２はゲート電極１２に対して自己整
合的に接続される。

つまり、前記両者のマスク合せ余裕寸法をなくシ。

ＭＩ　５ＦＥＴＱｎ間、Ｑｐ間の夫々のチャネル長方向
の寸法を縮小することができるので、集積度を向上する
ことができる。

また、引出用電極１９は、ゲート電極１２上。

フィールド絶縁膜９上の夫々に引き出されているので、
上層の配線２２との接続位置合わせを簡単に行え、かつ
確実に信頼性良く接続することができる。特に、マスタ
スライス方式では、ＭＩＳＦＥ　Ｔ　Ｑ　ｎ　ｔ　Ｑ　
ｐと配線２２との接続位置が一定せずに１回路設計によ
り種々変化するので、いずれの接続位置においても両者
を接続し易い特徴がある。

また、引出用電極１９は、半導体領域１７．１８の夫々
の略全面に設けられており、電流経路におけるソース領
域若しくはドレイン領域の断面々積を増加しその抵抗値
を低減しているので、信号伝達速度を速め、動作速度の
高速化を図ることができる。特に、マスタスライス方式
では、ＭＩＳＦＥＴＱｎ、Ｑｐの一対の半導体領域１７
．１８のうち、どちらがソース領域、ドレイン領域とと
して使用されるかは回路設計段階では明らかでないため
、予じめ抵抗値を低減しておくことは回路を設計し易く
することができる６ 前記配線２２は、層間絶縁膜２ｏに設けらオｔた接続孔
２１を通して引出用電極１９と接続される。

配線２２は、第１層目の配線形成工程（第２層目の配線
は図示していない）で形成され、例えば、アルミニウム
膜で構成されている。２３は第１層目配線と第２層目配
線との層間絶縁膜である。第１層目の配線２２は、基本
セル４内配線及び基本セル列Ｓ上を延在する電源配線（
Ｖｃｃ及びＶｓＳ）として使用される。第２層目の配線
は、図示していないが、基本セル４間若しくは基本セル
４で形成される論理回路（又は記憶回路）間を接続し、
配線領域６に形成される配線として使用される。

〔実施例■〕

本実施例■は、前記実施例■の引出用電極を基本セル内
配線として構成した１本発明の他の実施例である。

本発明の実施例■であるマスタスライス方式を採用する
半導体集積回路装置を第５図（要部平面図）で示し、第
５Ｕ！ｉのＶｌ−Ｖｌ線で切った断面を第６図で示す。

本実施例Ｈの半導体集積回路装置ｌは、第５図及び第６
図に示すように、引出用電極１９をそのままゲート電極
１２上に延在させ、基本セル４内の配線として構成され
ている。引出用電極１９を形成しない領域（配ｌｌＡ２
２と接続しない領域）には、絶縁膜２４が形成される。

絶縁膜２４は１例えば、マスク１５を形成した後、引出
用電極１９を形成する前の工程において、窒化シリコン
膜等の耐酸化性マスクを用い、半導体領域１７又は１８
の主面を酸化して形成する。

引出用電極１９は、ゲート電極材料であればよいが、比
較的、比抵抗値が小さい、高融点金属シリサイド膜や高
融点金属膜で形成することが有利である。つまり、信号
伝達速度を速くすることができるからである。この基本
セル４内配線は、配線長が非常に短いので、配線２２よ
りも比抵抗値が高いゲート電極材料で形成しても、信号
伝達速度を許容範囲内の遅延として押えることができる
。

引出用電極１９は、第７図（配線形成工程後の要部断面
図）で示すように、配線２２と接続されている。配線２
２は、主に、基本セル４間、若しくは基本セル４で形成
される論理回路間を接続するように形成されている。

このように構成される半導体集積回路装置１は、前記実
施例Ｉと略同様の効果を得ることができると共に、引出
用電極１９を基本セル４内配線として構成することによ
り、基本セル４上を配線領域として使用し、配線２２（
又は第２層目の配線）を延在させることができる。つま
り、配線領域６の面積を縮小することができるので、さ
らに、半導体集積回路装ｃＬ１の集積度を向上すること
ができる。

以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定さ九るものではなく、その要旨を逸脱しない範囲にお
いて１種々変形し得ることは勿論である。

例えば１本発明は、半導体集積回路装置１の全面に基本
セル４を敷き詰め、必要に応じて基本セル４を配線領域
として使用する敷詰方式の半導体集積回路装置に適用し
てもよい。

また、本発明は、トランジスタ及び配線パターンの設計
を行う所謂スタンダードセル方式の半導体集積回路装置
に適用することができる。

〔発明の効果〕

本願において開示される発明のうち１代表的なものによ
って得ることができる効果を簡単に説明すれば１次のと
おりである。

マスタスライス方式を採用する半導体集積回路装置にお
いて、基本セルを構成するＭ　Ｉ　Ｓ　ＦＥＴのソース
領域、ドレイン領域の夫々に、ゲート電極と電気的に分
離され、かつゲートｆｌｔｔ！に対して自己整合的に形
成される引出用電極を設けることにより、前記引出用電
極を介して、ＭＩＳＦＥＴと配線とを接続し、ゲート電
極と配線との製造工程におけるマスク合せ余裕寸法をな
くすことができるので、Ｍ　Ｉ　Ｓ　ＦＥＴ間隔を縮小
し、集積度を向上することができる。

【図面の簡単な説明】

第１図は、本発明の実施例Ｉであるマスタスライス方式
を採用する半導体集積回路装置の概略構成を示す概略平
面図。 第２図は、第１図に示す半導体集積回路装置の要部平面
図、 第３図は、第２図の■−■線で切った断面図、第４図は
、第３図に示す半導体集積回路装置の配線形成工程後の
要部断面図。 第５図は、本発明の実施例■であるマスタスライス方式
を採用する半導体集積回路装置の要部平面図、 第６図は、第５図のＶＴ−ＶＴ線で切った断面図、第７
図は、第６図に示す半導体集積回路装置の配線形成工程
後の要部断面図である。 図中、１・・・半導体集積回路装置、４・・・基本セル
、５・・・基本セル列、６・・・配線領域、１１・・・
ゲート絶縁膜、１２・・・ゲートｆ！！極、１４，１７
，１８・・・半導体領域、１５・・・マスク、１６，２
１・・・接続孔。 １９・・・引出用電極、２２・・・配線、Ｑ　ｐ　ｒ　
Ｑ　ｎ・・・ＭＩＳＦＥＴである。 第　　１　　図 ／−ず帽オキ縛回診萎１ ４−　基市とル ５−蔓下ゼルジｌＩ Ｃ−ぎｌ糸緋べ

Claims (1)

1. 【特許請求の範囲】 １、一つのＭＩＳＦＥＴ若しくは直列接続される複数の
   ＭＩＳＦＥＴで基本セルを構成するマスタスライス方式
   を採用する半導体集積回路装置において、前記基本セル
   を構成するＭＩＳＦＥＴのソース領域、ドレイン領域の
   夫々に、ゲート電極と電気的に分離され、かつゲート電
   極に対して自己整合的に形成される引出用電極を設けた
   ことを特徴とする半導体集積回路装置。 ２、前記引出用電極は、ソース領域若しくはドレイン領
   域から、ゲート電極上又はＭＩＳＦＥＴの形状を規定す
   るフィールド絶縁膜上に引き出して構成されていること
   を特徴とする特許請求の範囲第１項に記載の半導体集積
   回路装置。 ３、前記引出用電極は、ゲート電極材料で構成されてい
   ることを特徴とする特許請求の範囲第１項に記載の半導
   体集積回路装置。 ４、前記引出用電極は、基本セル内を延在し、基本セル
   内配線を構成することを特徴とする特許請求の範囲第１
   項に記載の半導体集積回路装置。 ５、前記引出用電極には、配線形成工程で形成される配
   線が接続されることを特徴とする特許請求の範囲第１項
   乃至第４項に記載の夫々の半導体集積回路装置。