JP2677272B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP2677272B2 JP2677272B2 JP63216387A JP21638788A JP2677272B2 JP 2677272 B2 JP2677272 B2 JP 2677272B2 JP 63216387 A JP63216387 A JP 63216387A JP 21638788 A JP21638788 A JP 21638788A JP 2677272 B2 JP2677272 B2 JP 2677272B2
- Authority
- JP
- Japan
- Prior art keywords
- source
- channel transistor
- regions
- channel
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Pulse Circuits (AREA)
Description
【発明の詳細な説明】 〔概 要〕 少くとも１個のインバータ回路を含む半導体集積回路
装置に関し、 該インバータ回路のパターンを微細化してそのレイア
ウト面積を可能な限り縮少することを目的とし、 ＰチャネルトランジスタおよびＮチャネルトランジス
タの各ソース・ドレイン領域を、該各ソース・ドレイン
領域を結ぶ線の延長線が交差するような方向に配置し、
かつこれらのソース・ドレイン領域に直交するような各
ゲート電極を有する導電層（ポリシリコン層）を設けた
インバータ回路を複数段備えており、 相隣接する段のＰチャネルトランジスタの各ソース領域
およびＮチャネルトランジスタの各ソース領域の間に、
該各ソース領域とはそれぞれ反対導電型でかつ基板より
不純物濃度の高い基板コンタクト層が設けられ、該基板
コンタクト拡散層が、該各ソース領域を有するトランジ
スタのチャネル形成領域に近接するように張り出してい
るように構成される。
装置に関し、 該インバータ回路のパターンを微細化してそのレイア
ウト面積を可能な限り縮少することを目的とし、 ＰチャネルトランジスタおよびＮチャネルトランジス
タの各ソース・ドレイン領域を、該各ソース・ドレイン
領域を結ぶ線の延長線が交差するような方向に配置し、
かつこれらのソース・ドレイン領域に直交するような各
ゲート電極を有する導電層（ポリシリコン層）を設けた
インバータ回路を複数段備えており、 相隣接する段のＰチャネルトランジスタの各ソース領域
およびＮチャネルトランジスタの各ソース領域の間に、
該各ソース領域とはそれぞれ反対導電型でかつ基板より
不純物濃度の高い基板コンタクト層が設けられ、該基板
コンタクト拡散層が、該各ソース領域を有するトランジ
スタのチャネル形成領域に近接するように張り出してい
るように構成される。
本発明は少くとも１個のインバータ回路を含む半導体
集積装置に関し、更には例えば遅延線などを構成するた
めに互に縦続接続された多段のインバータ回路を有する
半導体集積回路装置に関する。
集積装置に関し、更には例えば遅延線などを構成するた
めに互に縦続接続された多段のインバータ回路を有する
半導体集積回路装置に関する。
第10図は従来技術による半導体集積回路装置における
単一のインバータ部分のレイアウトを例示する図であっ
て、ＮチャネルトランジスタQn′とＰチャネルトランジ
スタQp′とにより該インバータ回路が構成される。第11
図は、上記第10図に示されるＮチャネルトランジスタQ
n′に沿って切断した断面図を示すもので、P-型の半導
体基板11′内に該ＮチャネルトランジスタQn′を構成す
るN+拡散層としてのソース拡散領域21′およびドレイン
拡散領域22′が設けられ、更に該ソース拡散領域21′に
隣接してP+拡散層としての基板コンタクト拡散領域31′
が設けられている。４′はポリシリコン層などにより構
成されており、該ＮチャネルトランジスタQn′と該Ｐチ
ャネルトランジスタＱP′に対する共通のゲート電極と
して機能する。41′は該ポリシリコン層４に接続された
入力信号用のアルミ配線である。５′は該ソース拡散領
域21′と基板コンタクト拡散領域31′とに、それぞれそ
のコンタクト部分51′および52′において接続されるア
ルミ配線で、該アルミ配線５′にはVSS電源が接続され
る。６′は該ＮチャネルトランジスタQn′のドレイン拡
散領域22′と該ＰチャネルトランジスタＱP′のドレイ
ン拡散領域（P+層）23′とをそれぞれそのコンタクト部
分61′および62′を介して接続するアルミ配線で、該ア
ルミ配線６′を介して該インバータ回路の出力信号がと
り出される。一方、該ＰチャネルトランジスタＱP′の
ソース拡散領域（P+層）24′と該領域24′に隣接して設
けられる基板コンタクト拡散領域（N+層）32′とには、
それぞれそのコンタクト部分71′および72′を介して接
続されるアルミ配線７′が設けられ、該アルミ配線７′
にはVCC電源が接続される。なお、８′はシリコン酸化
膜などの絶縁膜を示す。なお第12図は上述のようなレイ
アウトにより構成されるインバータの等価回路が示され
る。
単一のインバータ部分のレイアウトを例示する図であっ
て、ＮチャネルトランジスタQn′とＰチャネルトランジ
スタQp′とにより該インバータ回路が構成される。第11
図は、上記第10図に示されるＮチャネルトランジスタQ
n′に沿って切断した断面図を示すもので、P-型の半導
体基板11′内に該ＮチャネルトランジスタQn′を構成す
るN+拡散層としてのソース拡散領域21′およびドレイン
拡散領域22′が設けられ、更に該ソース拡散領域21′に
隣接してP+拡散層としての基板コンタクト拡散領域31′
が設けられている。４′はポリシリコン層などにより構
成されており、該ＮチャネルトランジスタQn′と該Ｐチ
ャネルトランジスタＱP′に対する共通のゲート電極と
して機能する。41′は該ポリシリコン層４に接続された
入力信号用のアルミ配線である。５′は該ソース拡散領
域21′と基板コンタクト拡散領域31′とに、それぞれそ
のコンタクト部分51′および52′において接続されるア
ルミ配線で、該アルミ配線５′にはVSS電源が接続され
る。６′は該ＮチャネルトランジスタQn′のドレイン拡
散領域22′と該ＰチャネルトランジスタＱP′のドレイ
ン拡散領域（P+層）23′とをそれぞれそのコンタクト部
分61′および62′を介して接続するアルミ配線で、該ア
ルミ配線６′を介して該インバータ回路の出力信号がと
り出される。一方、該ＰチャネルトランジスタＱP′の
ソース拡散領域（P+層）24′と該領域24′に隣接して設
けられる基板コンタクト拡散領域（N+層）32′とには、
それぞれそのコンタクト部分71′および72′を介して接
続されるアルミ配線７′が設けられ、該アルミ配線７′
にはVCC電源が接続される。なお、８′はシリコン酸化
膜などの絶縁膜を示す。なお第12図は上述のようなレイ
アウトにより構成されるインバータの等価回路が示され
る。
しかしながら上述したようなレイアウトによると、該
ＰチャネルトランジスタおよびＮチャネルトランジスタ
の各ソースドレイン領域を結ぶ線が互に平行に形成され
るとともに、各トランジスタのゲート電極をそなえるポ
リシリコン層や、該各トランジスタのドレイン領域を接
続するアルミ配線などが直線部分の結合により構成され
ており、それに伴って単一のインバータ回路を構成する
パターン（換言すれば該インバータ回路のレイアウトに
要する面積）に無駄な部分が多くなり、全体としてかな
り大型なパターンとなる。
ＰチャネルトランジスタおよびＮチャネルトランジスタ
の各ソースドレイン領域を結ぶ線が互に平行に形成され
るとともに、各トランジスタのゲート電極をそなえるポ
リシリコン層や、該各トランジスタのドレイン領域を接
続するアルミ配線などが直線部分の結合により構成され
ており、それに伴って単一のインバータ回路を構成する
パターン（換言すれば該インバータ回路のレイアウトに
要する面積）に無駄な部分が多くなり、全体としてかな
り大型なパターンとなる。
したがって特に多数の（例えば多段に接続された）イ
ンバータ回路を設けるような場合には、それだけ全体の
レイアウトに要する面積が増大する（換言すれば単位面
積当りに設けられるインバータ回路の数がかなり制限さ
れる）という問題点を生ずる。
ンバータ回路を設けるような場合には、それだけ全体の
レイアウトに要する面積が増大する（換言すれば単位面
積当りに設けられるインバータ回路の数がかなり制限さ
れる）という問題点を生ずる。
本発明はかかる課題を解決するためになされたもの
で、該インバータ回路を構成するパターンを微細化して
そのレイアウトに要する面積を可能な限り縮少する（し
たがって単位面積当りに設けられるインバータ回路の数
を出来るだけ増大させうる）ように、そのパターンを改
良したものである。
で、該インバータ回路を構成するパターンを微細化して
そのレイアウトに要する面積を可能な限り縮少する（し
たがって単位面積当りに設けられるインバータ回路の数
を出来るだけ増大させうる）ように、そのパターンを改
良したものである。
かかる課題を解決するために本発明においては、Ｐチ
ャネルトランジスタおよびＮチャネルトランジスタの各
ソース・ドレイン領域を、該各ソース・ドレイン領域を
結ぶ線の延長線が交差するような方向に配置し、かつこ
れらのソース・ドレイン領域に直交するような各ゲート
電極を有する導電層を設けたインバータ回路を複数段備
えており、 相隣接する段のＰチャネルトランジスタの各ソース領
域およびＮチャネルトランジスタの各ソース領域の間
に、該各ソース領域とはそれぞれ反対導電型でかつ基板
より不純物濃度の高い基板コンタクト層が設けられ、該
基板コンタクト拡散層が、該各ソース領域を有するトラ
ンジスタのチャネル形成領域に近接するように張り出し
ていることを特徴とする半導体集積回路装置が提供され
る。
ャネルトランジスタおよびＮチャネルトランジスタの各
ソース・ドレイン領域を、該各ソース・ドレイン領域を
結ぶ線の延長線が交差するような方向に配置し、かつこ
れらのソース・ドレイン領域に直交するような各ゲート
電極を有する導電層を設けたインバータ回路を複数段備
えており、 相隣接する段のＰチャネルトランジスタの各ソース領
域およびＮチャネルトランジスタの各ソース領域の間
に、該各ソース領域とはそれぞれ反対導電型でかつ基板
より不純物濃度の高い基板コンタクト層が設けられ、該
基板コンタクト拡散層が、該各ソース領域を有するトラ
ンジスタのチャネル形成領域に近接するように張り出し
ていることを特徴とする半導体集積回路装置が提供され
る。
なお上記インバータ回路を複数段縦続接続する場合に
は、上記各トランジスタのドレイン領域を接続する配線
が、次段のインバータ回路の各ゲート電極を有する導電
層に接続される。
は、上記各トランジスタのドレイン領域を接続する配線
が、次段のインバータ回路の各ゲート電極を有する導電
層に接続される。
上記構成によれば、該インバータ回路を構成するパタ
ーン（該各トランジスタのソース・ドレイン領域、各ゲ
ート電極を有するポリシリコンなどの導電層、各ドレイ
ン領域を接続するアルミ配線などからなる）を縦横両方
向からみて最大限に短縮することができ、その結果とし
て限られたチップ面積内に設けられるインバータの数を
大巾に増大させることができる。
ーン（該各トランジスタのソース・ドレイン領域、各ゲ
ート電極を有するポリシリコンなどの導電層、各ドレイ
ン領域を接続するアルミ配線などからなる）を縦横両方
向からみて最大限に短縮することができ、その結果とし
て限られたチップ面積内に設けられるインバータの数を
大巾に増大させることができる。
第１図乃至第３図は本発明の１実施例としての半導体
集積回路装置のレイアウトを示すもので、該半導体集積
回路装置には多段のインバータ回路（Ｐチャネルトラン
ジスタとＮチャネルトランジスタとからなる）が縦続接
続されている。すなわち所定のインバータ回路の各ドレ
イン領域を接続する配線（アルミ配線）が次段のインバ
ータ回路の各ゲート電極を有する導電層（例えばポリシ
リコン層）に接続され、このようにして順次多段接続さ
れた多数の（例えば2400段の）インバータが多段多列に
縦続接続されて遅延回路などが構成される。
集積回路装置のレイアウトを示すもので、該半導体集積
回路装置には多段のインバータ回路（Ｐチャネルトラン
ジスタとＮチャネルトランジスタとからなる）が縦続接
続されている。すなわち所定のインバータ回路の各ドレ
イン領域を接続する配線（アルミ配線）が次段のインバ
ータ回路の各ゲート電極を有する導電層（例えばポリシ
リコン層）に接続され、このようにして順次多段接続さ
れた多数の（例えば2400段の）インバータが多段多列に
縦続接続されて遅延回路などが構成される。
ここで先ず第１図には、上記各インバータ回路を構成
するＰチャネルトランジスタおよびＮチャネルトランジ
スタのソース・ドレイン拡散領域、該各トランジスタの
ゲート電極を有するポリシリコン層、および互に隣接す
るインバータを構成するＰチャネルトランジスタの各ソ
ース領域間および、同様にして互に隣接するインバータ
を構成するＮチャネルトランジスタの各ソース領域間に
設けられる基板（電源）コンタクト拡散層のレイアウト
パターンが示されている。
するＰチャネルトランジスタおよびＮチャネルトランジ
スタのソース・ドレイン拡散領域、該各トランジスタの
ゲート電極を有するポリシリコン層、および互に隣接す
るインバータを構成するＰチャネルトランジスタの各ソ
ース領域間および、同様にして互に隣接するインバータ
を構成するＮチャネルトランジスタの各ソース領域間に
設けられる基板（電源）コンタクト拡散層のレイアウト
パターンが示されている。
すなわち該第１図中、21および22は、それぞれ所定の
インバータを構成するＰチャネルトランジスタのソース
およびドレイン領域（何れもP+拡散層）、23および24
は、それぞれ該インバータを構成するＮチャネルトラン
ジスタのソースおよびドレイン領域（何れもN+拡散
層）、51はポリシリコン層でその両端部51′および52″
がそれぞれ該ＰチャネルトランジスタおよびＮチャネル
トランジスタのゲート電極として機能する。また52は次
段のインバータを構成する各トランジスタのゲート電極
を有するポリシリコン層で、該ポリシリコン層52に、上
記各トランジスタのドレイン領域22および24を接続する
アルミ配線（第２図、第３図、および第６図などに第１
層目のアルミ配線62として示される）が接続される。な
お62′,62″、および62はそれぞれ該アルミ配線62
を、該ドレイン領域22,24、および該ポリシリコン層52
に接続するためのアルミコンタクトである（例えば第６
図参照）。
インバータを構成するＰチャネルトランジスタのソース
およびドレイン領域（何れもP+拡散層）、23および24
は、それぞれ該インバータを構成するＮチャネルトラン
ジスタのソースおよびドレイン領域（何れもN+拡散
層）、51はポリシリコン層でその両端部51′および52″
がそれぞれ該ＰチャネルトランジスタおよびＮチャネル
トランジスタのゲート電極として機能する。また52は次
段のインバータを構成する各トランジスタのゲート電極
を有するポリシリコン層で、該ポリシリコン層52に、上
記各トランジスタのドレイン領域22および24を接続する
アルミ配線（第２図、第３図、および第６図などに第１
層目のアルミ配線62として示される）が接続される。な
お62′,62″、および62はそれぞれ該アルミ配線62
を、該ドレイン領域22,24、および該ポリシリコン層52
に接続するためのアルミコンタクトである（例えば第６
図参照）。
更に31および32は互に隣接するインバータを構成する
Ｐチャネルトランジスタの各ソース領域間に設けられる
基板（電源）コンタクト拡散領域（N+拡散層）であっ
て、そのうち該基板コンタクト拡散領域31は、互に長さ
方向において対向するＰチャネルトランジスタ（すなわ
ち互に隣接列のインバータを構成するＰチャネルトラン
ジスタ）の各ソース領域21および21′の間に介在するよ
うに設けられており、該領域31の幅（すなわち該ソース
領域21および21′の対向距離）を、例えば該インバータ
を構成する該トランジスタのうちの最小チャネル長（こ
の実施例では上記Ｐチャネルトランジスタのチャネル
長）より狭くすることもできる。なお22′および53″は
該隣接列のインバータを構成するＰチャネルトランジス
タのドレイン領域およびゲート電極を示す。一方、該基
板（電源）コンタクト拡散領域32は互に連接する段のイ
ンバータを構成するＰチャネルトランジスタの各ソース
領域の間に介在するように設けられており、その両端部
は、対応するソース領域を有するトランジスタ（例えば
ソース領域21を有するＰチャネルトランジスタ）のチャ
ネル形成領域（ゲート電極51′の直下部分）に近接する
ように張り出されている。なお61′,61″、および32′
はそれぞれ該ソース領域21,21′、および該基板コンタ
クト拡散領域31,32を、アルミ配線（例えば第２図、第
３図、および第６図に第１層目のアルミ配線61として示
される）に接続するためのアルミコンタクトである。
Ｐチャネルトランジスタの各ソース領域間に設けられる
基板（電源）コンタクト拡散領域（N+拡散層）であっ
て、そのうち該基板コンタクト拡散領域31は、互に長さ
方向において対向するＰチャネルトランジスタ（すなわ
ち互に隣接列のインバータを構成するＰチャネルトラン
ジスタ）の各ソース領域21および21′の間に介在するよ
うに設けられており、該領域31の幅（すなわち該ソース
領域21および21′の対向距離）を、例えば該インバータ
を構成する該トランジスタのうちの最小チャネル長（こ
の実施例では上記Ｐチャネルトランジスタのチャネル
長）より狭くすることもできる。なお22′および53″は
該隣接列のインバータを構成するＰチャネルトランジス
タのドレイン領域およびゲート電極を示す。一方、該基
板（電源）コンタクト拡散領域32は互に連接する段のイ
ンバータを構成するＰチャネルトランジスタの各ソース
領域の間に介在するように設けられており、その両端部
は、対応するソース領域を有するトランジスタ（例えば
ソース領域21を有するＰチャネルトランジスタ）のチャ
ネル形成領域（ゲート電極51′の直下部分）に近接する
ように張り出されている。なお61′,61″、および32′
はそれぞれ該ソース領域21,21′、および該基板コンタ
クト拡散領域31,32を、アルミ配線（例えば第２図、第
３図、および第６図に第１層目のアルミ配線61として示
される）に接続するためのアルミコンタクトである。
同様にして41および42は互に隣接するインバータを構
成するＮチャネルトランジスタの各ソース領域間に設け
られる基板（電源）コンタクト拡散領域（P+拡散層）で
あって、そのうち該領域41は、互に長さ方向において対
向するＮチャネルトランジスタ（すなわち互に隣接する
列のインバータを構成するＮチャネルトランジスタ）の
各ソース領域23および23′の間に介在するように設けら
れており、該領域41の幅（すなわち該ソース領域23およ
び23′の対向距離）も、例えば該インバータを構成する
各トランジスタのうちの最小チャネル長（この実施例で
は上記Ｐチャネルトランジスタのチャネル長）より狭く
することもできる。なお24′および54″は該隣接列のイ
ンバータを構成するＮチャネルトランジスタのドレイン
領域およびゲート電極を示す。一方、該領域42は互に隣
接する段のインバータを構成するＮチャネルトランジス
タの各ソース領域の間に介在するように設けられてお
り、その両端部は、対応するソース領域を有するトラン
ジスタ（例えばソース領域23を有するＮチャネルトラン
ジスタ）のチャネル形成領域（ゲート電極51″の直下部
分）に近接するように張り出されている。なお、63′,6
3″、および42′はそれぞれ該ソース領域23,23′、およ
び該基板コンタクト拡散領域41,42を、アルミ配線（例
えば第２図、第３図、および第６図に第１層目のアルミ
配線63として示される）に接続するためのアルミコンタ
クトである。
成するＮチャネルトランジスタの各ソース領域間に設け
られる基板（電源）コンタクト拡散領域（P+拡散層）で
あって、そのうち該領域41は、互に長さ方向において対
向するＮチャネルトランジスタ（すなわち互に隣接する
列のインバータを構成するＮチャネルトランジスタ）の
各ソース領域23および23′の間に介在するように設けら
れており、該領域41の幅（すなわち該ソース領域23およ
び23′の対向距離）も、例えば該インバータを構成する
各トランジスタのうちの最小チャネル長（この実施例で
は上記Ｐチャネルトランジスタのチャネル長）より狭く
することもできる。なお24′および54″は該隣接列のイ
ンバータを構成するＮチャネルトランジスタのドレイン
領域およびゲート電極を示す。一方、該領域42は互に隣
接する段のインバータを構成するＮチャネルトランジス
タの各ソース領域の間に介在するように設けられてお
り、その両端部は、対応するソース領域を有するトラン
ジスタ（例えばソース領域23を有するＮチャネルトラン
ジスタ）のチャネル形成領域（ゲート電極51″の直下部
分）に近接するように張り出されている。なお、63′,6
3″、および42′はそれぞれ該ソース領域23,23′、およ
び該基板コンタクト拡散領域41,42を、アルミ配線（例
えば第２図、第３図、および第６図に第１層目のアルミ
配線63として示される）に接続するためのアルミコンタ
クトである。
また第２図には、上記第１図に示される各レイアウト
パターンに加えて上記第１層目のアルミ配線（所定のイ
ンバータを構成する各トランジスタのドレイン領域と次
段のインバータを構成するゲート電極用のポリシリコン
層とを接続するアルミ配線62、各インバータを構成する
Ｐチャネルトランジスタ側の各ソース領域と該各ソース
領域間に設けられる基板コンタクト拡散領域（N+領域）
とを接続するアルミ配線61、および各インバータを構成
するＮチャネルトランジスタ側の各ソース領域と該各ソ
ース領域間に設けられる基板コンタクト拡散領域（P+領
域）とを接続するアルミ配線63）のレイアウトパターン
が示されている。更に第３図には、上記第２図に示され
る各レイアウトパターンに加えて、上記第１層目のアル
ミ配線61と第２層目のアルミ配線71（例えば第４図およ
び第６図参照）とを接続するアルミコンタクト71′、お
よび上記第１層目のアルミ配線63と第２層目のアルミ配
線72（例えば第４図および第６図参照）とを接続するア
ルミコンタクト72′のレイアウトパターンが示されてい
る。また第４図には、該第１層目のアルミ配線61,62,63
および、該第２層目のアルミ配線71,72のレイアウトパ
ターンが示されている。
パターンに加えて上記第１層目のアルミ配線（所定のイ
ンバータを構成する各トランジスタのドレイン領域と次
段のインバータを構成するゲート電極用のポリシリコン
層とを接続するアルミ配線62、各インバータを構成する
Ｐチャネルトランジスタ側の各ソース領域と該各ソース
領域間に設けられる基板コンタクト拡散領域（N+領域）
とを接続するアルミ配線61、および各インバータを構成
するＮチャネルトランジスタ側の各ソース領域と該各ソ
ース領域間に設けられる基板コンタクト拡散領域（P+領
域）とを接続するアルミ配線63）のレイアウトパターン
が示されている。更に第３図には、上記第２図に示され
る各レイアウトパターンに加えて、上記第１層目のアル
ミ配線61と第２層目のアルミ配線71（例えば第４図およ
び第６図参照）とを接続するアルミコンタクト71′、お
よび上記第１層目のアルミ配線63と第２層目のアルミ配
線72（例えば第４図および第６図参照）とを接続するア
ルミコンタクト72′のレイアウトパターンが示されてい
る。また第４図には、該第１層目のアルミ配線61,62,63
および、該第２層目のアルミ配線71,72のレイアウトパ
ターンが示されている。
また第５図は第３図に示されるレイアウトパターンに
おける単一のインバータ部分の等価回路を示しており、
ＱPがＰチャネルトランジスタ、QnがＮチャネルトラン
ジスタを示す。また第６図および第７図は、それぞれ該
第３図におけるＡ−Ａ線およびＢ−Ｂ線に沿って切断し
た半導体集積装置の断面図を示すもので、第６図および
第７図中、11はP-型の半導体基板、12はN-型のウェル、
８はフィールド酸化膜、９は各層間絶縁膜を示す。
おける単一のインバータ部分の等価回路を示しており、
ＱPがＰチャネルトランジスタ、QnがＮチャネルトラン
ジスタを示す。また第６図および第７図は、それぞれ該
第３図におけるＡ−Ａ線およびＢ−Ｂ線に沿って切断し
た半導体集積装置の断面図を示すもので、第６図および
第７図中、11はP-型の半導体基板、12はN-型のウェル、
８はフィールド酸化膜、９は各層間絶縁膜を示す。
また第８図は、本発明が適用される半導体集積回路装
置の等価回路図であってI1乃至I7は各インバータを示
し、ＣはICチップを示す。更に第９図は、第８図に示さ
れるインバータ列間の接続部を詳細に示すもので、隣接
列のインバータ間の接続部が符号64によって示される。
なお他の符号は、他の図と共通する部分に共通の符号が
用いられている。
置の等価回路図であってI1乃至I7は各インバータを示
し、ＣはICチップを示す。更に第９図は、第８図に示さ
れるインバータ列間の接続部を詳細に示すもので、隣接
列のインバータ間の接続部が符号64によって示される。
なお他の符号は、他の図と共通する部分に共通の符号が
用いられている。
上述したように本発明においては、単一のインバータ
回路を構成するＰチャネルトランジスタとＮチャネルト
ランジスタの各ソース・ドレイン領域21,22および23,24
を配置するにあたり、各ソース・ドレイン領域21,22を
結ぶ線と該領域23,24を結ぶ線の延長線が交差するよう
な方向に傾斜されて（例えば第１図における水平方向か
ら所定の方向に45゜だけ傾斜させて）該各領域がそれぞ
れ配置される。またこれらのトランジスタの各ゲート電
極を有する導電層（ポリシリコン層）51は、該各ゲート
電極51′,52″がそれぞれ該各ソース・ドレイン領域21,
22を結ぶ線および該領域23,24を結ぶ線と直交するよう
にその両面が曲げられてた形状を有しており、一方該各
トランジスタのドレイン領域22,24を接続するアルミ配
線62は該ポリシリコン層51と反対方向に曲げられてい
る。すなわち本発明においては単一のCMOSインバータ回
路を構成する各構成要素のレイアウトパターンを上述し
たように構成することによって、そのレイアウトに要す
る面積を縦横両方向からみて最大限に短縮することがで
き、その結果として限られたチップ面積内に設けうるイ
ンバータの数を大巾に増大させることができる。
回路を構成するＰチャネルトランジスタとＮチャネルト
ランジスタの各ソース・ドレイン領域21,22および23,24
を配置するにあたり、各ソース・ドレイン領域21,22を
結ぶ線と該領域23,24を結ぶ線の延長線が交差するよう
な方向に傾斜されて（例えば第１図における水平方向か
ら所定の方向に45゜だけ傾斜させて）該各領域がそれぞ
れ配置される。またこれらのトランジスタの各ゲート電
極を有する導電層（ポリシリコン層）51は、該各ゲート
電極51′,52″がそれぞれ該各ソース・ドレイン領域21,
22を結ぶ線および該領域23,24を結ぶ線と直交するよう
にその両面が曲げられてた形状を有しており、一方該各
トランジスタのドレイン領域22,24を接続するアルミ配
線62は該ポリシリコン層51と反対方向に曲げられてい
る。すなわち本発明においては単一のCMOSインバータ回
路を構成する各構成要素のレイアウトパターンを上述し
たように構成することによって、そのレイアウトに要す
る面積を縦横両方向からみて最大限に短縮することがで
き、その結果として限られたチップ面積内に設けうるイ
ンバータの数を大巾に増大させることができる。
また上述した各構成要素のレイアウトパターンと併せ
て、各ソース領域に設けられる各アルミ配線61,63に対
するアルミコンタクト（例えば61′および63′など）お
よび各ドレイン領域および各ポリシリコン層に設けられ
る該アルミ配線62に対するアルミコンタクト（例えば6
2′,62″,62など）を六角形の形状とすることによ
り、同一のコンタクト面積を有する四角形の形状を有す
るアルミコンタクトに比し、隣接するアルミコンタクト
間の距離を短縮することができ（かかるコンタクト間の
距離についての設計基準は主としてその突出部間の距離
で決められる）、上記レイアウトパターンに該六角形の
形状のアルミコンタクト（コンタクトの面積自体は従来
の四角形のコンタクト面積と同じとする）を組合せるこ
とにより、全体のレイアウト面積の微細化をより効果的
に行うことができる。
て、各ソース領域に設けられる各アルミ配線61,63に対
するアルミコンタクト（例えば61′および63′など）お
よび各ドレイン領域および各ポリシリコン層に設けられ
る該アルミ配線62に対するアルミコンタクト（例えば6
2′,62″,62など）を六角形の形状とすることによ
り、同一のコンタクト面積を有する四角形の形状を有す
るアルミコンタクトに比し、隣接するアルミコンタクト
間の距離を短縮することができ（かかるコンタクト間の
距離についての設計基準は主としてその突出部間の距離
で決められる）、上記レイアウトパターンに該六角形の
形状のアルミコンタクト（コンタクトの面積自体は従来
の四角形のコンタクト面積と同じとする）を組合せるこ
とにより、全体のレイアウト面積の微細化をより効果的
に行うことができる。
次に本発明において上述したような基板コンタクト拡
散層31,32および41,42を設けた理由について説明する。
散層31,32および41,42を設けた理由について説明する。
先ず、互に隣接する段のインバータを構成するＰチャ
ネルトランジスタの各ソース領域間に設けられた基板コ
ンタクト拡散層32（N+層）およびＮチャネルトランジス
タの各ソース領域間に設けられた基板コンタクト拡散層
42（P+層）は、それぞれ上述したように対応するソース
領域を有するトランジスタのチャネル形成領域、例えば
ソース領域21を有するＰチャネルトランジスタのチャネ
ル形成領域（ゲート電極51′の直下部分）およびソース
領域23を有するＮチャネルトランジスタのチャネル形成
領域（ゲート電極51″の直下部分）に近接するように張
り出して形成される。このように対応する基板（又はウ
ェル）と同一導電型で不純物濃度の高いN+層又はP+層と
された低抵抗の基板コンタクト32,42を対応する各トラ
ンジスタのチャネル形成領域にできるだけ近接させるこ
とにより、該対応するトランジスタがオンとなった際に
も、該チャネル形成領域近辺の基板の電位の変動を確実
におさえることができる。したがって上述したようなレ
イアウトパターンの微細化に伴って、限られた面積内に
多数のインバータ（多段に接続されたインバータ）が設
けられている場合にも、該拡散層32,42によって該オン
とされたトランジスタ近辺の基板の電位（バックゲート
の電位）の変動を確実に制御することによって、隣接す
る段（次段）のインバータを構成するトランジスタの特
性（例えばしきい値電圧）に影響が及ぶことを確実に阻
止することができる。しかも上述したような形状の拡散
層32,42を該各ソース領域間に設けることは、上述した
ようなレイアウトパターンの微細化に何等の支障を及ぼ
すことがない。
ネルトランジスタの各ソース領域間に設けられた基板コ
ンタクト拡散層32（N+層）およびＮチャネルトランジス
タの各ソース領域間に設けられた基板コンタクト拡散層
42（P+層）は、それぞれ上述したように対応するソース
領域を有するトランジスタのチャネル形成領域、例えば
ソース領域21を有するＰチャネルトランジスタのチャネ
ル形成領域（ゲート電極51′の直下部分）およびソース
領域23を有するＮチャネルトランジスタのチャネル形成
領域（ゲート電極51″の直下部分）に近接するように張
り出して形成される。このように対応する基板（又はウ
ェル）と同一導電型で不純物濃度の高いN+層又はP+層と
された低抵抗の基板コンタクト32,42を対応する各トラ
ンジスタのチャネル形成領域にできるだけ近接させるこ
とにより、該対応するトランジスタがオンとなった際に
も、該チャネル形成領域近辺の基板の電位の変動を確実
におさえることができる。したがって上述したようなレ
イアウトパターンの微細化に伴って、限られた面積内に
多数のインバータ（多段に接続されたインバータ）が設
けられている場合にも、該拡散層32,42によって該オン
とされたトランジスタ近辺の基板の電位（バックゲート
の電位）の変動を確実に制御することによって、隣接す
る段（次段）のインバータを構成するトランジスタの特
性（例えばしきい値電圧）に影響が及ぶことを確実に阻
止することができる。しかも上述したような形状の拡散
層32,42を該各ソース領域間に設けることは、上述した
ようなレイアウトパターンの微細化に何等の支障を及ぼ
すことがない。
次に上述したような各インバータのレイアウトパター
ンの微細化に伴って、各インバータを構成するトランジ
スタ同志が一層接近するようになり、したがって上述し
たようにして多段に（図面の縦方向に）順次接続された
トランジスタ列が所定の位置で折り返されて更に隣接す
るトランジスタ列を構成する場合には、互に隣接する列
に属し、その長さ方向（横方向）において互に対向する
Ｐチャネルトランジスタの各ソース領域同志（例えば21
と21′）およびＮチャネルトランジスタの各ソース領域
同志（例えば23と23′）も互に著しく近接するようにな
る。このような場合、これらの各ソース領域（例えば21
と21′あるいは23と23′）を一体に形成しても理論上は
何等問題ないが、現実にはそのように構成した場合に
は、一方のトランジスタ（例えばソース領域21を有する
トランジスタ）が動作しているときに、その動作電流が
該共通のソース領域を介してアルミ配線側に流れること
によって、該ソース領域とアルミ配線間のコンタクト抵
抗などに起因して該他方のトランジスタのソース電位
（すなわちソース領域21′の電位）に変動を生じさせ、
該ソース領域21′を有する隣接列のトランジスタの特性
（例えばしきい値電圧）に影響を及ぼすことになる。
ンの微細化に伴って、各インバータを構成するトランジ
スタ同志が一層接近するようになり、したがって上述し
たようにして多段に（図面の縦方向に）順次接続された
トランジスタ列が所定の位置で折り返されて更に隣接す
るトランジスタ列を構成する場合には、互に隣接する列
に属し、その長さ方向（横方向）において互に対向する
Ｐチャネルトランジスタの各ソース領域同志（例えば21
と21′）およびＮチャネルトランジスタの各ソース領域
同志（例えば23と23′）も互に著しく近接するようにな
る。このような場合、これらの各ソース領域（例えば21
と21′あるいは23と23′）を一体に形成しても理論上は
何等問題ないが、現実にはそのように構成した場合に
は、一方のトランジスタ（例えばソース領域21を有する
トランジスタ）が動作しているときに、その動作電流が
該共通のソース領域を介してアルミ配線側に流れること
によって、該ソース領域とアルミ配線間のコンタクト抵
抗などに起因して該他方のトランジスタのソース電位
（すなわちソース領域21′の電位）に変動を生じさせ、
該ソース領域21′を有する隣接列のトランジスタの特性
（例えばしきい値電圧）に影響を及ぼすことになる。
この点本発明においては、かかる隣接列のトランジス
タの各ソース領域が上述のように互に長さ方向に近接し
て対向配置されているにも拘らず、該各Ｐチャネルトラ
ンジスタのソース領域（例えば21と21′）間および各Ｎ
チャネルトランジスタのソース領域（例えば23と23′）
間にも、それぞれ挾い幅のN+拡散層31およびP+拡散層41
を設けることによって、隣接するトランジスタの各ソー
ス領域をすべて個別に分離し、各自のトランジスタに流
れる電流はすべてそのソース側から該トランジスタ自身
のソースコンタクトのみを通って電源配線（アルミ配
線）側に流れるようにして、各自のトランジスタに流れ
た動作電流の影響が他方のトランジスタ（すなわちその
特性）に何等及ばないようにすることができる。
タの各ソース領域が上述のように互に長さ方向に近接し
て対向配置されているにも拘らず、該各Ｐチャネルトラ
ンジスタのソース領域（例えば21と21′）間および各Ｎ
チャネルトランジスタのソース領域（例えば23と23′）
間にも、それぞれ挾い幅のN+拡散層31およびP+拡散層41
を設けることによって、隣接するトランジスタの各ソー
ス領域をすべて個別に分離し、各自のトランジスタに流
れる電流はすべてそのソース側から該トランジスタ自身
のソースコンタクトのみを通って電源配線（アルミ配
線）側に流れるようにして、各自のトランジスタに流れ
た動作電流の影響が他方のトランジスタ（すなわちその
特性）に何等及ばないようにすることができる。
すなわち上述したように隣接する各ソース領域を接近
させた場合にも、該ソース領域同志を、該ソース領域と
は反対導電型で基板より不純物濃度の高い、N+層又はP+
層からなる基板コンタクト拡散層によって分離すること
が上記コンタクト拡散層を設ける趣旨であり、この場
合、該コンタクト拡散層の幅（すなわち該各ソース領域
間の対向距離）を上述したように、該Ｐチャネルトラン
ジスタ又はＮチャネルトランジスタに形成される最小チ
ャネル長より狭くすることもできる。
させた場合にも、該ソース領域同志を、該ソース領域と
は反対導電型で基板より不純物濃度の高い、N+層又はP+
層からなる基板コンタクト拡散層によって分離すること
が上記コンタクト拡散層を設ける趣旨であり、この場
合、該コンタクト拡散層の幅（すなわち該各ソース領域
間の対向距離）を上述したように、該Ｐチャネルトラン
ジスタ又はＮチャネルトランジスタに形成される最小チ
ャネル長より狭くすることもできる。
本発明によれば、単一のインバータ回路を構成するレ
イアウトパターンの微細化を実現することができ、その
結果として限られたチップ面積内に設けられるインバー
タの数を大巾に増大することができる。
イアウトパターンの微細化を実現することができ、その
結果として限られたチップ面積内に設けられるインバー
タの数を大巾に増大することができる。
第１図は、本発明にかかる半導体集積回路装置のレイア
ウト（アルミ配線を除く）を例示する平面図、 第２図は、本発明にかかる半導体集積回路装置のレイア
ウト（第１層目のアルミ配線層を含む）を例示する平面
図、 第３図は、本発明にかかる半導体集積回路装置のレイア
ウト（第１層目と第２層目のアルミ配線層との間のコン
タクトを含む）を例示する平面図、 第４図は本発明にかかる半導体集積回路装置のレイアウ
ト（第１層目と第２層目のアルミ配線層を含む）を例示
する平面図、 第５図は、第３図に示されるレイアウトにおける１個の
インバータ部分の等価回路を示す図、 第６図は、第３図のＡ−Ａ線に沿って切断した半導体集
積回路装置の断面図、 第７図は、第３図のＢ−Ｂ線に沿って切断した半導体集
積回路装置の断面図、 第８図は、本発明が適用される半導体集積回路装置の等
価回路図、 第９図は、第８図に示されるインバータ列間の接続部を
詳細に示す図、 第10図は従来技術における半導体集積回路装置のレイア
ウト（単一のインバータ部分）を例示する平面図、 第11図は第10図に示されるＮチャネルトランジスタに沿
って切断した半導体集積回路装置の断面図、 第12図は、第10図に示されるレイアウトに対応する等価
回路を示す図である。 （符号の説明） 21,22……Ｐチャネルトランジスタのソース領域および
ドレイン領域 23,24……Ｎチャネルトランジスタのソース領域および
ドレイン領域 31,32……Ｐチャネルトランジスタのソース領域間に設
けられる基板コンタクト拡散領域 41,42……Ｎチャネルトランジスタのソース領域間に設
けられる基板コンタクト拡散領域 51,52……ゲート電極を有するポリシリコン層 61,62,63……第１層目のアルミ配線 71,72……第２層目のアルミ配線 61′,61″,32′……Ｐチャネルトランジスタのソース側
各拡散領域と第１層目のアルミ配線61とのコンタクト 63′,63″,42′……Ｎチャネルトランジスタのソース側
各拡散領域と第１層目のアルミ配線63とのコンタクト 62′,63″,62……各ドレイン領域およびポリシリコン
層と第１層目のアルミ配線62とのコンタクト 71′,72′……第１層目のアルミ配線61,63と第２層目の
アルミ配線71,72とのコンタクト
ウト（アルミ配線を除く）を例示する平面図、 第２図は、本発明にかかる半導体集積回路装置のレイア
ウト（第１層目のアルミ配線層を含む）を例示する平面
図、 第３図は、本発明にかかる半導体集積回路装置のレイア
ウト（第１層目と第２層目のアルミ配線層との間のコン
タクトを含む）を例示する平面図、 第４図は本発明にかかる半導体集積回路装置のレイアウ
ト（第１層目と第２層目のアルミ配線層を含む）を例示
する平面図、 第５図は、第３図に示されるレイアウトにおける１個の
インバータ部分の等価回路を示す図、 第６図は、第３図のＡ−Ａ線に沿って切断した半導体集
積回路装置の断面図、 第７図は、第３図のＢ−Ｂ線に沿って切断した半導体集
積回路装置の断面図、 第８図は、本発明が適用される半導体集積回路装置の等
価回路図、 第９図は、第８図に示されるインバータ列間の接続部を
詳細に示す図、 第10図は従来技術における半導体集積回路装置のレイア
ウト（単一のインバータ部分）を例示する平面図、 第11図は第10図に示されるＮチャネルトランジスタに沿
って切断した半導体集積回路装置の断面図、 第12図は、第10図に示されるレイアウトに対応する等価
回路を示す図である。 （符号の説明） 21,22……Ｐチャネルトランジスタのソース領域および
ドレイン領域 23,24……Ｎチャネルトランジスタのソース領域および
ドレイン領域 31,32……Ｐチャネルトランジスタのソース領域間に設
けられる基板コンタクト拡散領域 41,42……Ｎチャネルトランジスタのソース領域間に設
けられる基板コンタクト拡散領域 51,52……ゲート電極を有するポリシリコン層 61,62,63……第１層目のアルミ配線 71,72……第２層目のアルミ配線 61′,61″,32′……Ｐチャネルトランジスタのソース側
各拡散領域と第１層目のアルミ配線61とのコンタクト 63′,63″,42′……Ｎチャネルトランジスタのソース側
各拡散領域と第１層目のアルミ配線63とのコンタクト 62′,63″,62……各ドレイン領域およびポリシリコン
層と第１層目のアルミ配線62とのコンタクト 71′,72′……第１層目のアルミ配線61,63と第２層目の
アルミ配線71,72とのコンタクト
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−6157（ＪＰ，Ａ) 特開 昭63−119244（ＪＰ，Ａ) 特開 昭59−23556（ＪＰ，Ａ)
Claims (6)
- 【請求項１】ＰチャネルトランジスタおよびＮチャネル
トランジスタの各ソース・ドレイン領域を、該各ソース
・ドレイン領域を結ぶ線の延長線が交差するような方向
に配置し、かつこれらのソース・ドレイン領域に直交す
るような各ゲート電極を有する導電層を設けたインバー
タ回路を複数段備えており、 相隣接する段のＰチャネルトランジスタの各ソース領域
およびＮチャネルトランジスタの各ソース領域の間に、
該各ソース領域とはそれぞれ反対導電型でかつ基板より
不純物濃度の高い基板コンタクト層が設けられ、該基板
コンタクト拡散層が、該各ソース領域を有するトランジ
スタのチャネル形成領域に近接するように張り出してい
ることを特徴とする半導体集積回路装置。 - 【請求項２】該ＰチャネルトランジスタとＮチャネルト
ランジスタの各ソース領域および各ドレイン領域に設け
られる配線用コンタクトの平面形状が六角形である、請
求項１記載の半導体集積回路装置。 - 【請求項３】該ＰチャネルトランジスタおよびＮチャネ
ルトランジスタの各ドレイン領域を接続する配線と、該
各ゲート電極を有する導電層とが互に反対方向に曲げら
れている、請求項１記載の半導体集積回路装置。 - 【請求項４】前記ＰチャネルトランジスタおよびＮチャ
ネルトランジスタの各ドレイン領域を接続する配線が、
次段のインバータ回路の各ゲート電極を有する導電層に
接続されている、請求項１記載の半導体集積回路装置。 - 【請求項５】上記ＰチャネルトランジスタおよびＮチャ
ネルトランジスタの各ドレイン領域を接続する配線を、
該次段のインバータ回路の各ゲート電極を有する導電層
に接続する配線コンタクトの平面形状が六角形である、
請求項４記載の半導体集積回路装置。 - 【請求項６】請求項１記載のインバータ回路を複数列そ
なえ、対応する列のインバータ回路を構成する各Ｐチャ
ネルトランジスタ又は各Ｎチャネルトランジスタの各ソ
ース領域をその長さ方向において対向近接させるととも
に、該各ソース領域が該各ソース領域とはそれぞれ反対
導電型でかつ基板より不純物濃度の高い基板コンタクト
拡散層を介して連結されている、半導体集積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63216387A JP2677272B2 (ja) | 1988-09-01 | 1988-09-01 | 半導体集積回路装置 |
| DE89308798T DE68910445T2 (de) | 1988-09-01 | 1989-08-31 | Integrierter Halbleiterschaltkreis. |
| EP89308798A EP0357410B1 (en) | 1988-09-01 | 1989-08-31 | Semiconductor integrated circuit device |
| KR1019890012672A KR930008521B1 (ko) | 1988-09-01 | 1989-09-01 | 반도체 집적 회로장치 |
| US08/080,651 US5391904A (en) | 1988-09-01 | 1993-06-22 | Semiconductor delay circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63216387A JP2677272B2 (ja) | 1988-09-01 | 1988-09-01 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0266968A JPH0266968A (ja) | 1990-03-07 |
| JP2677272B2 true JP2677272B2 (ja) | 1997-11-17 |
Family
ID=16687772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63216387A Expired - Fee Related JP2677272B2 (ja) | 1988-09-01 | 1988-09-01 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2677272B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4444808B4 (de) * | 1993-12-17 | 2005-12-15 | Denso Corp., Kariya | Halbleitervorrichtung |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS586157A (ja) * | 1981-07-03 | 1983-01-13 | Nippon Telegr & Teleph Corp <Ntt> | Ｃｍｏｓマスタ・スライスｌｓｉ |
| JPS5923556A (ja) * | 1982-07-29 | 1984-02-07 | Matsushita Electronics Corp | 半導体集積回路 |
| JPS63119244A (ja) * | 1986-11-06 | 1988-05-23 | Nec Corp | Ｉｃレイアウト設計システム |
-
1988
- 1988-09-01 JP JP63216387A patent/JP2677272B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0266968A (ja) | 1990-03-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0098163B1 (en) | Gate-array chip | |
| KR900008648B1 (ko) | 반도체집적회로장치 | |
| KR920008396B1 (ko) | 반도체 집적회로 장치 | |
| JP3179800B2 (ja) | 半導体集積回路装置 | |
| US4811073A (en) | Gate array arrangement | |
| US4771327A (en) | Master-slice integrated circuit having an improved arrangement of transistor elements for simplified wirings | |
| JPH0369141A (ja) | セミカスタム半導体集積回路 | |
| US4524377A (en) | Integrated circuit | |
| JPH058585B2 (ja) | ||
| JPH0828480B2 (ja) | 半導体集積回路装置 | |
| US20060157856A1 (en) | Semiconductor device including multiple rows of peripheral circuit units | |
| US5539246A (en) | Microelectronic integrated circuit including hexagonal semiconductor "gate " device | |
| US4951111A (en) | Integrated circuit device | |
| EP0712164B1 (en) | Semiconductor device | |
| JP2677272B2 (ja) | 半導体集積回路装置 | |
| KR940004455B1 (ko) | Cmos 반도체 집적 회로 장치 | |
| US6355960B1 (en) | ESD protection for open drain I/O pad in integrated circuit with parasitic field FET devices | |
| JPH0266958A (ja) | 半導体集積回路装置 | |
| JPS6074647A (ja) | 半導体集積回路装置 | |
| US5250823A (en) | Integrated CMOS gate-array circuit | |
| JPH0122736B2 (ja) | ||
| JPH08222640A (ja) | 半導体集積回路装置 | |
| JP3060311B2 (ja) | 半導体集積回路 | |
| JP3980122B2 (ja) | 半導体装置 | |
| JPH0255953B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |