JPH08222640A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

Info

Publication number
JPH08222640A
JPH08222640A JP7050339A JP5033995A JPH08222640A JP H08222640 A JPH08222640 A JP H08222640A JP 7050339 A JP7050339 A JP 7050339A JP 5033995 A JP5033995 A JP 5033995A JP H08222640 A JPH08222640 A JP H08222640A
Authority
JP
Japan
Prior art keywords
cell
concentration region
well
substrate
standard
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7050339A
Other languages
English (en)
Inventor
Shinichi Akita
晋一 秋田
Kenichi Ogasawara
健一 小笠原
Tetsuo Iri
哲郎 伊理
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
New Japan Radio Co Ltd
Original Assignee
New Japan Radio Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by New Japan Radio Co Ltd filed Critical New Japan Radio Co Ltd
Priority to JP7050339A priority Critical patent/JPH08222640A/ja
Publication of JPH08222640A publication Critical patent/JPH08222640A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Design And Manufacture Of Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 ラッチアップを防止する。 【構成】 スタンダードセルS1の上辺においてN形
基板1に電源用導体6とコンタクトをとるためのN形高
濃度領域21を設け、下辺においてP形ウエル2にグラ
ンド用導体7とのコンタクトをとるためのP形高濃度領
域22を設けて、セル列内の複数のスタンダードセルS
1において、これら高濃度領域21相互間、高濃度領域
22相互間を連続させる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、高さが共通で幅長が任
意のスタンダードセルを複数組み合せてセル列とし、こ
れを複数列設けて配置配線し回路を構成するスタンダー
ドセル方式による半導体集積回路装置に係り、特にラッ
チアップを効果的に防止できるようにした半導体集積回
路装置に関するものである。
【0002】
【従来の技術】従来のスタンダードセル方式による素子
設計で使用するセル(NANDゲートセル)Sの1例を
図6に示す。1はN形基板、2はP形ウエル、3はN形
基板1内に形成されたPチャンネルMOSトランジスタ
群、4はP形ウエル2内に形成されたNチャンネルMO
Sトランジスタ群、5はゲート電極として機能するポリ
シリコン導体、6はN形基板1の上層に絶縁膜(図示せ
ず)を介して配置される第1層メタル(ポリシリコン導
体より上層)からなる電源導体、7はP形ウエル2の上
層に絶縁膜を介して配置される第1層メタルからなるグ
ランド導体、8は第2層メタル(第1層メタルより上
層)からなる入力導体、9は同じ第2層メタルからなる
出力導体、10も同じ第2層メタルからなる配線導体で
ある。11は基板やウエルと配線との間、あるいは上下
層の配線間を接続するコンタクトである。
【0003】ところが、このようなスタンダードセル方
式による素子設計手法では、高さが同じ複数(数百以上
の場合もある。)のセルを横方向に接続するため、電源
およびグランド用の導体6、7の幅は、セルの消費電流
に対してかなり余裕をもった幅となっているものの、N
形基板1に電源電位を与えるための基板バイアス用の高
濃度の拡散領域や、P形ウエル2にグランド電位の他方
を与えるためのウエルバイアス用の高濃度の拡散領域を
配置するには、デザインルール上狭すぎる場合が多い。
【0004】そこで、セルを配置した後に電源やグラン
ド用の導体の幅を広げて基板バイアス用やウエルバイア
ス用の高濃度領域を作成する方法、あるいはセルの配置
および配線の終了後に、図7に示すように、配線の無い
部分にのみ基板バイアス用の高濃度領域12やウエルバ
イアスの高濃度領域13を設ける方法等が採用されてい
る。図7において、14は第1層メタルからなる配線導
体、15は第2層メタルからなる配線導体である。
【0005】
【発明が解決しようとする課題】しかしながら、上記の
ようにセルの配置の後に電源やグランド用の導体の幅を
広げて基板やウエルのバイアス用の高濃度領域を作成す
る方法では、非常に時間や手間がかかり、セルの面積も
増大して集積度が低下し、LSIチップ面積の増大を招
く。
【0006】また、セルの配置および配線後に配線の無
い部分に基板やウエル用のバイアス用の高濃度領域を設
ける方法では、セル近傍にその高濃度領域を設けること
ができない場合が発生し、また配線によって高濃度領域
の面積が異なり、基板やウエルの電位を一定に保つこと
ができなくなって、ラッチアップに弱くなるという問題
が発生する。このラッチアップとは、寄生バイポーラの
PNP、NPNトランジスタにより形成される寄生サイ
リスタがオン状態になることにより、電源−グランド間
がほぼショート状態となる現象であり、正常動作しない
ことはもちろん、素子破壊にいたる場合がある。
【0007】本発明は以上のような点に着目したもの
で、その目的は、セル面積を増大させることなくラッチ
アップに強くなったセルを有する半導体集積回路装置を
提供することである。
【0008】
【課題を解決するための手段】第1の発明は、スタンダ
ードセル方式により設計される半導体集積回路装置であ
って、スタンダードセルの高さ方向の一方の辺におい
て、基板内に該基板と同一導電形の第1の高濃度領域を
形成し、該高濃度領域を上層の第1の電源用導体とコン
タクトで接続し、上記スタンダードセルの高さ方向の他
方の辺において、ウエル内に該ウエルと同一導電形の第
2の高濃度領域を形成し、該第2の高濃度領域を上層の
第2の電源用導体とコンタクトで接続し、上記第1およ
び第2の高濃度領域をセル列方向に隣接するスタンダー
ドセル間で連続させるように構成した。
【0009】第2の発明は、上記第1の発明において、
セル列方向に複数個が並べられる上記スタンダードセル
の間に挿入され高さ方向の配線を通過させるフィードス
ルーセルを具備し、該フィードスルーセルの高さ方向の
一方の辺において、基板内に該基板と同一導電形の第3
の高濃度領域を形成し、該第3の高濃度領域を上層の上
記第1の電源用導体とコンタクトで接続し、上記フィー
ドスルーセルの高さ方向の他方の辺において、ウエル内
に該ウエルと同一導電形の第4の高濃度領域を形成し、
該第4の高濃度領域を上層の上記第2の電源用導体とコ
ンタクトで接続し、上記第3の高濃度領域をセル列方向
に隣接する上記スタンダードセルの上記第1の高濃度領
域との間で連続させ、上記第4の高濃度領域をセル列方
向に隣接する上記スタンダードセルの上記第2の高濃度
領域との間で連続させるように構成した。
【0010】第3の発明は、上記第1又は第2の発明に
おいて、上記スタンダードセル内、複数の上記スタンダ
ードセル相互間、又は上記スンダードセルと上記フィー
ドスルーセル相互間において、上記第1乃至上記第4の
高濃度領域を、少数キャリアがライフタイム以内で移動
できる距離以内の離間距離で切り離し、該離間部分の上
層を第1、第2の電源用導体の以外の配線領域とするよ
う構成した。
【0011】
【作用】本発明では、セルの上下辺の一方において基板
に該基板と同一導電形の第1の高濃度領域を形成してこ
れを第1の電源用導体に接続し、他方においてウエルに
該ウエルと同一導電形の第2の高濃度領域を形成してこ
れを第2の電源用導体に接続しているので、基板は第1
の電源用導体から供給される電圧でバイアスされ、ウエ
ルは第2の電源用導体から供給される電圧でバイアスさ
れる。
【0012】
【実施例】以下、本発明の実施例を説明する。図1はそ
の第1の実施例のスタンダードセルS1を示す図であ
る。前述の図6で説明したセルSと同一のものには同一
の符号を付している。前述の図6に示したように、電源
用の導体6およびグランド用の導体7は、セルSの高さ
方向に張り出た形状となり、この張り出た部分の領域は
ポリシリコンでの配線は可能であるものの、電源やグラ
ンドと同一の層での配線(前述の例では第1層メタル)
は不可能であり、配線に使用されない領域である。
【0013】そこで、本実施例のスタンダードセルS1
では、この張り出た領域の下層部分に、図1に示すよう
に、N形基板1においては、そこにN形の高濃度の拡散
領域を21を形成し、この高濃度領域21と電源用の導
体6とをコンタクト11Aで接続する。また、P形ウエ
ル2においては、そこにP形の高濃度の拡散領域22を
形成し、この高濃度領域22とグランド用の導体7とを
コンタクト11Bで接続する。
【0014】以上によって、実使用時には、N形基板1
は電源電圧でバイアスされ、P形ウエル2にはグランド
電圧でバイアスされることになるので、それらN形基板
1、P形ウエル2の電位が安定化し、ラッチアップ現象
を防止することができる。
【0015】上記したスタンダードセルS1は幅方向に
複数個が連続的に配置されるので、すべてのスタンダー
ドセルに上記した高濃度領域21、22を形成すること
で、それらも連続的に接続され、非常にラッチアップに
強い回路となる。
【0016】図2は本発明の第2の実施例を示す図で、
フィードスルーセルS2についてのものである。このよ
うなフィードスルーセルS2は前述したスンダードセル
S1が2個隣接する場合、その間に縦配線を通過させる
必要があるとき、そのスタンダードセルS1相互間に配
置されるものであるが、このようなフィードスルーセル
S2でも、隣接するスタンダードセルS1との近傍にお
いてラッチアップが発生する恐れがある。
【0017】そこで、この第2の実施例では、そのN形
基板1にN形の高濃度の拡散領域を23を形成し、この
高濃度領域23と電源用の導体6とをコンタクト11C
により接続する。また、P形ウエル2においても、そこ
にP形の高濃度の拡散領域24を形成し、この高濃度領
域24とグランド用の導体7とをコンタクト11Dによ
り接続する。
【0018】そして、このフィードスルーセルS2をス
タンダードセルS1と高さを合わせて幅方向に並べ、一
方の高濃度領域23をスタンダンードセルS1の高濃度
領域21と連続させ、他方の高濃度領域24もスタンダ
ードセルS1の高濃度領域24と連続させる。
【0019】以上により、フィードスルーセルS2もス
タンダードセルS1と同様に、そのN形基板1が電源電
圧にバイアスされ、P形ウエル2がグランド電位にバイ
アスされるようになり、耐ラッチアップ特性が向上す
る。
【0020】図3は幅広のフィードスルーセルS3に本
発明を適用した変形例を示す図である。このような幅広
のフィードスルーセルS3では、他のセルでは素子形成
領域となる内側までも延長してT字形の高濃度領域2
3、24を形成し、電源用導体6およびグランド用導体
7もそれに対応した形状に設定して、それらをコンタク
ト11C、11Dで接続することにより、基板1やウエ
ル2の電位をより安定させることができるようなにな
る。
【0021】図4は上記したスタンダードセルS1、フ
ィードスルセルS2、S3を有する半導体集積回路装置
の一部を示す図である。ここでは、フィードスルーセル
S2、S3の高さ方向に第2層メタルによる縦導体25
が配線されている。また、スタンダードセルS1および
フィードスルーセルS2を幅方向に並べたセル列では、
その上辺が高濃度領域21、23により連続的に接続さ
れ、下辺が高濃度領域22、24により連続的に接続さ
れている。
【0022】図5は第3の実施例のスタンダードセルS
4を示す図である。この図5に示すように、スタンダー
ドセルS4内でゲート電極として機能しているポリシリ
コン導体5を当該スタンダードセルS4の上辺(N基板
1側)でポリシリコン導体26で接続する必要のある場
合がある。このような場合には、そのポリシリコン導体
26の下層に高濃度領域21を設けても、上層の第1層
メタルによる電源用の導体6とのコンタクトをとること
ができない場合が発生する。
【0023】そこで、この第3の実施例ではこのポリシ
リン導体26の配線される部分においては高濃度領域2
1を形成しないようにする。ただし、このとき、列方向
の高濃度領域21の離間距離Lは、少数キャリアがN形
基板1内を移動し再結合するライフタイム以内でその少
数キャリアが移動できる距離よりも短い距離とする必要
がある。このように設定すれば、N形基板1の電位を一
定に保つことができる。これは、これは下辺(P形ウエ
ル2の側)においても配線の必要に応じて同様に行なう
ことができる。よって、セル面積をほとんど増加させる
ことなくラッチアップし難い信頼性の高いスタンダード
セルを得ることができる。
【0024】上記したように高濃度領域を切断して離間
部分を設け、そこを電源やグランド用以外の配線領域と
する方法は、上記スタンダードセル内ばかりでなく、複
数の上記スタンダードセル相互間、又は上記スンダード
セルと上記フィードスルーセル相互間においても採用で
きる。
【0025】
【発明の効果】以上説明したように、本発明によれば、
基板やウエルに高濃度領域を形成しこれと電源やグラン
ド用導体とを接続させるので、その基板やウエルの電位
を所定の値に保持することができ、ラッチアップを完全
に防止することができる。
【0026】また、スタンダードセルの面積はほとんど
増大しないので、集積度が低下することもない。
【0027】また、セルの配置の後、あるいはセル配置
および配線の後に高濃度用領域を追加する場合に比べ
て、非常に短時間にセルレイアウトを行なうことができ
る。
【0028】また、電源およびグランドの導体幅がすべ
てのスタンダードセルあるいはフィードスルーセルにお
いて広くなるため、電源ラインの最大許容電流値を向上
させることができる。
【0029】また、高濃度領域を離間させる場合に、そ
の離間距離を少数キャリアがライフタイム以下で移動可
能な距離としたので、耐ラッチアップ特性を低下させる
ことなく、その離間領域内に自由にポリシリコン導体に
よる配線を行なうことができる。
【図面の簡単な説明】
【図1】 本発明の第1の実施例のスタンダードセルの
平面図である。
【図2】 本発明の第2の実施例のフィードスルーセル
の平面図である。
【図3】 本発明の第2の実施例の変形例を示すフィー
ドスルーセルの平面図である。
【図4】 上記したスタンダードセルおよびフィードス
ルーセルを使用したセル列の平面図である。
【図5】 本発明の第3の実施例のスタンダードセルの
平面図である。
【図6】 従来のスタンダードセルの平面図である。
【図7】 従来のスタンダードセルのセル列の平面図で
ある。
【符号の説明】
1:N形基板、2:P形ウエル、3:PチャンネルMO
Sトランジスタ群、4:NチャンネルMOSトランジス
タ群、5:ゲート電極(ポリシリコン導体)、6:電源
用の導体(第1層メタル)、7:グランド用の導体(第
1層メタル)、8:入力用導体(第2層メタル)、9:
出力用導体(第2層メタル)、10:配線導体(第2層
メタル)、11、11A〜11D:コンタクト、12:
従来のN形の高濃度領域、13:従来のP形の高濃度領
域、14:第1層メタルによる配線、15:第2層メタ
ルによる配線、21:N形の高濃度領域、22:P形の
高濃度領域、23:N形の高濃度領域、24:P形の高
濃度領域、25:縦配線(第2層メタル)、26:ポリ
シリンコン導体。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊理 哲郎 東京都豊島区西池袋1丁目17番10号 株式 会社エヌ・ジェイ・アールセミコンダクタ 内

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】スタンダードセル方式により設計される半
    導体集積回路装置であって、スタンダードセルの高さ方
    向の一方の辺において、基板内に該基板と同一導電形の
    第1の高濃度領域を形成し、該高濃度領域を上層の第1
    の電源用導体とコンタクトで接続し、上記スタンダード
    セルの高さ方向の他方の辺において、ウエル内に該ウエ
    ルと同一導電形の第2の高濃度領域を形成し、該第2の
    高濃度領域を上層の第2の電源用導体とコンタクトで接
    続し、上記第1および第2の高濃度領域をセル列方向に
    隣接するスタンダードセル間で連続させたことを特徴と
    する半導体集積回路装置。
  2. 【請求項2】セル列方向に複数個が並べられる上記スタ
    ンダードセルの間に挿入され高さ方向の配線を通過させ
    るフィードスルーセルを具備し、該フィードスルーセル
    の高さ方向の一方の辺において、基板内に該基板と同一
    導電形の第3の高濃度領域を形成し、該第3の高濃度領
    域を上層の上記第1の電源用導体とコンタクトで接続
    し、上記フィードスルーセルの高さ方向の他方の辺にお
    いて、ウエル内に該ウエルと同一導電形の第4の高濃度
    領域を形成し、該第4の高濃度領域を上層の上記第2の
    電源用導体とコンタクトで接続し、上記第3の高濃度領
    域をセル列方向に隣接する上記スタンダードセルの上記
    第1の高濃度領域との間で連続させ、上記第4の高濃度
    領域をセル列方向に隣接する上記スタンダードセルの上
    記第2の高濃度領域との間で連続させたことを特徴とす
    る請求項1に記載の半導体集積回路装置。
  3. 【請求項3】上記スタンダードセル内、複数の上記スタ
    ンダードセル相互間、又は上記スンダードセルと上記フ
    ィードスルーセル相互間において、上記第1乃至上記第
    4の高濃度領域を、少数キャリアがライフタイム以内で
    移動できる距離以内の離間距離で切り離し、該離間部分
    の上層を上記第1、第2の電源用導体以外の配線領域と
    したことを特徴とする請求項1又は2に記載の半導体集
    積回路装置。
JP7050339A 1995-02-16 1995-02-16 半導体集積回路装置 Pending JPH08222640A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP7050339A JPH08222640A (ja) 1995-02-16 1995-02-16 半導体集積回路装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7050339A JPH08222640A (ja) 1995-02-16 1995-02-16 半導体集積回路装置

Publications (1)

Publication Number Publication Date
JPH08222640A true JPH08222640A (ja) 1996-08-30

Family

ID=12856171

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7050339A Pending JPH08222640A (ja) 1995-02-16 1995-02-16 半導体集積回路装置

Country Status (1)

Country Link
JP (1) JPH08222640A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6355948B2 (en) 1999-06-11 2002-03-12 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit device
JP2003309178A (ja) * 2003-04-11 2003-10-31 Matsushita Electric Ind Co Ltd 半導体装置のレイアウト構造およびレイアウト設計方法
JP2006196872A (ja) * 2004-12-17 2006-07-27 Matsushita Electric Ind Co Ltd 標準セル、標準セルライブラリ、半導体装置、及びその配置方法
US8258553B2 (en) 2010-05-07 2012-09-04 Renesas Electronics Corporation Standard cell, semiconductor device having standard cells, and method for laying out and wiring the standard cell

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6355948B2 (en) 1999-06-11 2002-03-12 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit device
JP2003309178A (ja) * 2003-04-11 2003-10-31 Matsushita Electric Ind Co Ltd 半導体装置のレイアウト構造およびレイアウト設計方法
JP2006196872A (ja) * 2004-12-17 2006-07-27 Matsushita Electric Ind Co Ltd 標準セル、標準セルライブラリ、半導体装置、及びその配置方法
US8258553B2 (en) 2010-05-07 2012-09-04 Renesas Electronics Corporation Standard cell, semiconductor device having standard cells, and method for laying out and wiring the standard cell
US8344427B2 (en) 2010-05-07 2013-01-01 Renesas Electronics Corporation Standard cell, semiconductor device having standard cells, and method for laying out and wiring the standard cell

Similar Documents

Publication Publication Date Title
KR890004472B1 (ko) Cmos 집적회호
US5656834A (en) IC standard cell designed with embedded capacitors
US6767784B2 (en) Latch-up prevention for memory cells
US7777294B2 (en) Semiconductor device including a high-breakdown voltage MOS transistor
US4035826A (en) Reduction of parasitic bipolar effects in integrated circuits employing insulated gate field effect transistors via the use of low resistance substrate contacts extending through source region
US4799101A (en) Substrate bias through polysilicon line
JPH0828480B2 (ja) 半導体集積回路装置
US6847059B2 (en) Semiconductor input protection circuit
KR100325190B1 (ko) 반도체집적회로
JP2954854B2 (ja) 集積回路チップ
KR860000159B1 (ko) 반도체 메모리
KR100449874B1 (ko) 반도체집적회로장치
JPH08222640A (ja) 半導体集積回路装置
KR940004455B1 (ko) Cmos 반도체 집적 회로 장치
US5969391A (en) Complementary insulated-gate field-effect transistors having improved anti-latchup characteristic
JPS6074647A (ja) 半導体集積回路装置
JP2911345B2 (ja) 半導体集積回路装置
JPH0412627B2 (ja)
KR910021032A (ko) 바이씨모스 로직 어레이
JPH0787240B2 (ja) 半導体集積回路
JPS6036110B2 (ja) 半導体装置
JPH0636596Y2 (ja) Cmos半導体装置
JPH0314232B2 (ja)
JP2001015719A (ja) ゲートアレイ
JPS63179544A (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20030819