KR910021032A - 바이씨모스 로직 어레이 - Google Patents

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KR910021032A
KR910021032A KR1019910007693A KR910007693A KR910021032A KR 910021032 A KR910021032 A KR 910021032A KR 1019910007693 A KR1019910007693 A KR 1019910007693A KR 910007693 A KR910007693 A KR 910007693A KR 910021032 A KR910021032 A KR 910021032A
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KR1019910007693A
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와이. 웡 안소니
탐 안나
윙 다니엘
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원본미기재
엘에스아이 로직 코포레이션
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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Abstract

내용 없음

Description

바이씨모스 로직 어레이
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 바이씨모스 기본 셀의 평면배치도, 제4도는 제3도에 도시한 본 발명에 따른 바이씨모스 셀이 다수 배치된 상태를 보인 배치도, 제5A도는 2입력 노아 로직 게이트의 바이씨모스 회로선도, 제5B도, 제5C도, 제5D도는 각각 기본 매트로셀의 배치를 달리함으로써 제5A도의 로직회로를 실현하는 방식을 보인 도면, 제6A도는 J-K 플립플롭의 바이씨모스 회로선도, 제6B도 및 제6C도는 매크로셀의 배치를 달리하여 제6A도의 플립플롭을 실현하는 방식을 보인 도면.

Claims (9)

  1. 주기적으로 반복되고 서로 인접하며, 연속하는 컬럼영역에서 서로 고정관계에 놓이는 소자의 배열을 구비하는 제1, 제2 및 제3컬럼영역으로 구성되는, 반도체기판내의 집적회로 로직 게이트 어레이구조로서, 상기 제1컬럼 영역은 제1도전율 형태로 이루어지고, 상기 제2컬럼영역은 제2도전형으로 이루어지며, 상기 제1 및 제2컬럼영역 내의 상기 소자는 상기 컬럼영역내에서 횡으로 정렬되도록 상기 컬럼영역내에 형성되며, 제1소오스/드레인영역, 제2소오스/드레인영역, 제3소오스/드레인영역, 상기 제1 및 제2소오스/드레인영역 사이의 제1채널영역, 상기 제1채널영역위에 형성되어 상기 제1채널영역의 도전율을 제어하는 게이트, 상기 제2 및 제3소오스/드레인영역 사이의 제2채널영역, 및 상기 제2영역위에 형성되어 상기 제2채널영역의 도전율을 제어하는 게이트를 각각 구비하는 작용면적과, 상기 컬럼영역내에서 횡으로 정렬되도록 상기 컬럼영역내에 형성되며, 형성위치인 컬럼영역과 동일한 도전율 형태로 이루어지는 탭영역으로 구성되고, 상기 작용면적과 상기 탭영역은 각각의 컬럼영역에서 상기 컬럼영역 각각의 길이에 따른 중심선을 중심으로 대칭으로 배치되고, 각각의 상기 제1 및 제2컬럼 영역내에서 하나의 탭영역은 두개의 활성영역을 분리시키며, 상기 제3컬럼 영역은 상기 제1도전율 형태로 이루어지고, 상기 제3컬럼 영역은 상기 제1도전율 형태로 이루어지고, 상기 제3컬럼 영역은 상기 제1도전율 형태로 이루어지고, 상기 제3컬럼 영역은 상기 제1도전율 형태로 이루어지고, 상기 제3컬럼 영역은 쌍으로된 제1 및 제2양극 트랜지스터를 구비하며, 제3컬럼 영역내에 수직으로 정렬하는 상기 요소는 상기 제1양극 트랜지스터의 콜렉터, 베이스 및 에미터영역과, 상기 제2양극 트랜지스터의 콜렉터, 에미터 및 베이스영역과, 상기 제3컬럼 영역과 동일한 도전율 형태로 이루어지고, 그중 하나는 상기 쌍으로된 양극 트랜지스터의 상기 콜렉터, 베이스 및 에미터영역을 분리시키는 탭영역으로 구성됨을 특징으로 하는 로직 게이트 어레이구조.
  2. 제1항에 있어서, 상기 제3컬럼영역내의 상기 소자는 상기 제2양극 트랜지스터의 상기 베이스영역에서 연장되고 상기 베이스영역과 동일한 도전율형태로 이루어진 확산저항영역으로 또한 구성됨을 특징으로 하는 로직 게이트 어레이구조.
  3. 제2항에 있어서, 상기 제1양극 트랜지스터의 상기 콜렉터영역과 상기 확산저항영역을 상기 제1 및 제2컬럼영역내의 상기 탭영역으로 인해 횡으로 배열됨을 특징으로 하는 로직 게이트 어레이구조.
  4. 제3항에 있어서, 상기 제1 및 제2양극 트랜지스터는 NPN 트랜지스터이며, 상기 제1도전율은 P형이고 상기 제2도전율은 N형임을 특징으로 하는 로직 게이트 어레이구조.
  5. 바이씨모스 로직 게이트 어레이에 쓰이는, 반도체기판내의 반복셀 구조로서, 상기 셀구조는 제1도전율 형태로 이루어지고, 제1컬럼영역내에서 서로 수직으로 정렬되도록 상기 컬럼영역내에 형성되며, 제1소오스/드레인영역, 제2소오스/드레인영역, 제3소오스/드레인영역, 상기 제1 및 제2소오스/드레인영역 사이의 제1채널영역, 상기 제1채널영역위에 형성되어 상기 제1채널영역의 도전율을 제어하는 게이트, 상기 제2 및 제3소오스/레인영역 사이의 제2채널영역 및 상기 제2영역위에 형성되어 상기 제2채널 영역의 도전율을 제어하는 게이트를 각각 구비하는 4개의 작용면적과, 상기 컬럼영역내에 형성되고 제1컬럼영역과 동일한 도전율 형태로 이루어지며, 제1탭영역은 최고활성영역과 상기 최고활성영역 바로밑의 활성영역사이에 위치하고 제2탭영역은 최저활성영역과 상기 최저활성영역의 바로위의 활성영역 사이에 위치하는 제1 및 제2 탭영역을 구비하며, 상기 작용면적과 상기 탭영역은 각각의 컬럼영역에서 상기 컬럼영역 각각의 길이에 따른 중심선을 중심으로 대칭으로 배치되고, 각각의 상기 제1 및 제2컬럼영역내에서 하나의 탭영역은 두개의 활성영역을 분리시키는 제1컬럼영역과, 제2도전율 형태로 이루어지고, 제2컬럼영역내에서 서로 수직으로 정렬되도록 상기 제2컬럼영역내에서 형성되고, 상기 제1컬럼영역의 상기 작용면적중 하나와 수평으로 각각 정렬되며, 제1소오스/드레인영역, 제2소오스/드레인영역, 제3소오스/드레인영역, 상기 제1 및 제2소오스/드레인영역 사이의 제1채널영역, 상기 제1채널영역위에 형성되어 상기 제1채널영역의 도전율을 제어하는 게이트, 상기 제2 및 제3소오스/드레인영역간의 제2채널영역, 및 상기 제2영역위에 형성되어 상기 제2채널영역의 도전율을 제어하는 게이트를 각각 구비하는 4개의 작용면적과, 상기 제2컬럼영역내에 형성되고 제2컬럼영역과 동일한 도전율 형태로 이루어지며, 제1탭영역은 최고활성영역과 상기 최고활성영역 바로밑의 활성영역 사이에 위치하고 제2탭영역은 최저활성영역과 상기 최저활성영역 바로위의 활성영역 사이에 위치하며, 상기 제1탭영역은 상기 제1컬럼영역의 상기 제1탭영역과 수평으로 정렬하고 상기 제2탭영역은 상기 제1컬럼영역의 상기 제2탭영역과 수평으로 정렬하는 제1 및 제2탭영역을 구비하며, 상기 작용면적과 상기 탭영역은 각각의 컬럼영역에서 상기 컬럼영역 각각의 길이에 따른 중심선을 중심으로 대칭으로 배열되는 제2컬럼 영역과, 상기 제1도전율 형태로 이루어지고, 콜렉터, 베이스 및 에미터영역으로 이루어지는 제1양극 트랜지스터 및 콜렉터, 에미터 및 베이스영역으로 이루어지는 제2양극 트랜지스터와, 제3컬럼영역과 동일한 도전율 형태로 이루어지고 상기 제1 및 제2양극 트랜지스터의 상기 콜렉터, 베이스 및 에미터영역 밑에 위하는 탭영역을 구비하는 제3컬럼영역으로 구성됨을 특징으로 하는 반복셀 구조.
  6. 제5항에 있어서, 상기 제1양극 트랜지스터의 상기 콜렉터, 베이스 및 에미터영역과 상기 제2양극 트랜지스터의 상기 콜렉터, 에미터 및 베이스영역은 상기 제3컬럼영역에서 상기 순서대로 수직정렬됨을 특징으로 하는 반복셀 구조.
  7. 제6항에 있어서, 상기 제2양극 트랜지스터의 상기 베이스영역에서 연장되고 상기 베이스영역과 동일한 도전율 형태로 이루어진 확산저항영역으로 또한 구성됨을 특징으로 하는 반복셀 구조.
  8. 제5항에 있어서, 상기 제1양극 트랜지스터의 상기 콜렉터영역과 상기 확산저항영역은 상기 제1 및 제2컬럼영역내의 상기 탭영역으로 인해 횡으로 배열됨을 특징으로 하는 반복셀 구조.
  9. 제8항에 있어서, 상기 제1 및 제2양극 트랜지스터는 NPN 트랜지스터이며, 상기 제1도전율은 P형이고 상기 제2도전율은 N형임을 특징으로 하는 반복셀 구조.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910007693A 1990-05-14 1991-05-13 바이씨모스 로직 어레이 KR910021032A (ko)

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