TWI462099B

TWI462099B - 非揮發性記憶體單元、整體三維記憶體陣列及用於程式化所述記憶體陣列之方法

Info

Publication number: TWI462099B
Application number: TW099141295A
Authority: TW
Inventors: Brad Herner S; Kumar Tanmay; J Petti Christopher
Original assignee: Sandisk 3D Llc
Priority date: 2006-03-31
Filing date: 2007-03-30
Publication date: 2014-11-21
Also published as: TW201142844A; TW200805376A; TWI345783B

Description

非揮發性記憶體單元、整體三維記憶體陣列及用於程式化所述記憶體陣列之方法

本發明係關於一種可重寫非揮發性記憶體陣列，其中每一單元包含串聯之二極體及阻抗物切換元件。

吾人已知可在高阻抗狀態與低阻抗狀態之間可逆轉換的阻抗物切換材料。此等兩個穩定阻抗狀態使得此等材料成為供在可重寫非揮發性記憶體陣列中使用之具吸引力選項。然而，歸因於單元間之干擾危險、高洩漏電流及無數製造挑戰，使得非常難以形成此等單元之大型、高密度陣列。

因此，需要一種使用可不難製造並經可靠程式化之阻抗物切換元件的大型可重寫非揮發性記憶體陣列。

本發明藉由以下申請專利範圍來界定，且不應將此部分中之內容看作對彼等申請專利範圍之限制。一般而言，本發明係針對一種包含二極體及阻抗物切換材料之非揮發性記憶體單元。

本發明之一第一態樣提供一非揮發性記憶體單元，其包含：一個二極體；及一阻抗物切換元件，其包含一層電阻率切換金屬氧化物或氮化物化合物，該金屬氧化物或氮化物化合物僅包括一種金屬，其中該二極體及該阻抗物切換元件為該記憶體單元之部分。

本發明之另一態樣提供複數個非揮發性記憶體單元，其包含：在第一方向上延伸之第一複數個大體上平行、大體上共面之導體；第一複數個二極體；第一複數個阻抗物切換元件；及在一不同於第一方向之第二方向上延伸之第二複數個大體上平行、大體上共面之導體，其中在每一記憶體單元中，該等第一二極體中之一者及該等第一阻抗物切換元件中之一者經串聯配置而安置於該等第一導體中之一者與該等第二導體中之一者之間，且其中該第一複數個阻抗物切換元件包含一層選自由以下組成之群的材料：Ni_x O_y 、Nb_x O_y 、Ti_x O_y 、Hf_x O_y 、Al_x O_y 、Mg_x O_y 、Co_x O_y 、Cr_x O_y 、V_x O_y 、Zn_x O_y 、Zr_x O_y 、B_x N_y 及Al_x N_y 。

本發明之一較佳實施例提供一整體三維記憶體陣列，其包含：a)一形成於基板上之第一記憶體層，該第一記憶體層包含：第一複數個記憶體單元，其中該第一記憶體層中之每一記憶體單元包含一阻抗物切換元件，該元件包含一層電阻率切換金屬氧化物或氮化物化合物，該金屬氧化物或氮化物化合物僅具有一種金屬；及b)整體形成於該第一記憶體層上之至少一第二記憶體層。

本發明之另一態樣提供一種用於形成複數個非揮發性記憶體單元之方法，該方法包含以下步驟：形成第一複數個大體上平行、大體上共面之導體；在該等第一複數個導體上形成第一複數個二極體；形成第一複數個阻抗物切換元件；及在該等第一二極體上形成第二複數個大體上平行、大體上共面之導體，其中該等第一阻抗物切換元件包含一種選自由以下組成之群的材料：Ni_x O_y 、Nb_x O_y 、Ti_x O_y 、Hf_x O_y 、Al_x O_y 、Mg_x O_y 、Co_x O_y 、Cr_x O_y 、V_x O_y 、Zn_x O_y 、Zr_x O_y 、B_x N_y 及Al_x N_y 。

本發明之另一較佳實施例提供一種用於形成整體三維記憶體陣列之方法，該方法包含以下步驟：a)在一基板上形成一第一記憶體層，該第一記憶體層藉由包含以下步驟之方法而形成：i)形成第一複數個二極體；及ii)形成第一複數個阻抗物切換元件，該等元件包含選自由以下組成之群的材料：Ni_x O_y 、Nb_x O_y 、Ti_x O_y 、Hf_x O_y 、Al_x O_y 、Mg_x O_y 、Co_x O_y 、Cr_x O_y 、V_x O_y 、Zn_x O_y 、Zr_x O_y 、B_x N_y 及Al_x N_y ，其中該等第一二極體中之每一者與該等阻抗物切換元件中之一者串聯配置；及b)在該第一記憶體層上及在該基板上整體形成至少一第二記憶體層。

一相關實施例提供一種用於形成整體三維記憶體陣列之方法，該方法包含以下步驟：形成第一複數個大體上平行、大體上共面之導體，其在基板上之第一高度處且在第一方向上延伸；形成第二複數個大體上平行、大體上共面之導體，其在第一高度上之第二高度處且在一不同於第一方向之第二方向上延伸；形成第一複數個阻抗物切換元件，該等元件包含選自由以下組成之群的材料：Ni_x O_y 、Nb_x O_y 、Ti_x O_y 、Hf_x O_y 、Al_x O_y 、Mg_x O_y 、Co_x O_y 、Cr_x O_y 、V_x O_y 、Zn_x O_y 、Zr_x O_y 、B_x N_y 及Al_x N_y ；形成第一複數個二極體，其中該等第一二極體及該等第一阻抗物切換元件係在第一高度上及在第二高度下；在該等第二導體上形成第二二極體；及在該等第二導體上形成第三導體。

又一實施例提供一種用於形成非揮發性記憶體單元之方法，該方法包含：形成一第一導體；形成一第二導體；形成一阻抗物切換元件；及形成一個二極體，其中該二極體及該阻抗物切換元件電性串聯安置於第一導體與第二導體之間，且其中在第一導體及第二導體、二極體及切換元件之形成以及二極體之結晶期間，溫度不超過約500℃。

本發明之又一較佳實施例提供一種用於形成整體三維記憶體陣列之方法，該方法包含：i)在基板上形成一第一記憶體層，該第一記憶體層包含複數個第一記憶體單元，每一第一記憶體單元包含：a)一阻抗物切換元件；及b)一個二極體，其中在第一記憶體層之形成期間的溫度不超過約475℃；及ii)在該第一記憶體層上整體形成至少一第二記憶體層。

本發明之一態樣提供一非揮發性記憶體單元，其包含：一包含半導體材料之二極體，其中該半導體材料二極體為鍺或鍺合金；及一阻抗物切換元件。一相關實施例提供一整體三維記憶體陣列，其包含：i)一形成於基板上之第一記憶體層，該第一記憶體層包含複數個第一記憶體單元，每一第一記憶體單元包含：a)一阻抗物切換元件；及b)一個二極體，該二極體包含半導體材料，其中該半導體材料為鍺或鍺合金；及ii)整體形成於該第一記憶體層上之至少一第二記憶體層。

又一實施例提供一整體三維記憶體陣列，其包含：i)一形成於基板上之第一記憶體層，該第一記憶體層包含複數個第一記憶體單元，每一第一記憶體單元包含：一形成於基板上之第一底部導體，該第一底部導體包含一層鋁、鋁合金或銅；一阻抗物切換元件；及一形成於該第一底部導體上之二極體；及ii)整體形成於該第一記憶體層上之至少一第二記憶體層。

本發明之另一態樣提供一種用於程式化記憶體陣列中之記憶體單元的方法，其中該記憶體單元包含金屬氧化物或氮化物化合物之一電阻率切換層，該金屬氧化物或氮化物化合物包括恰好一種金屬，該方法包含：藉由將電阻率切換層自第一電阻率狀態改變至第二程式化電阻率狀態來程式化記憶體單元，其中該第二程式化電阻率狀態儲存記憶體單元之資料狀態。

本發明之一相關態樣提供一種用於程式化及感測記憶體陣列中之記憶體單元的方法，其中該記憶體單元包含：金屬氧化物或氮化物化合物之一電阻率切換層，該金屬氧化物或氮化物化合物包括恰好一種金屬；及一包含多晶半導體材料之二極體，該電阻率切換層及該二極體電性串聯配置，該方法包含：i)將第一程式化脈衝施加至記憶體單元，其中該第一程式化脈衝：a)可偵測地改變電阻率切換層之第一電阻率狀態；或b)可偵測地改變多晶半導體材料之第二電阻率狀態；或c)可偵測地改變電阻率切換層之第一電阻率狀態且可偵測地改變多晶半導體材料之第二電阻率狀態；及ii)讀取記憶體單元，其中該電阻率切換層之第一電阻率狀態用以儲存資料且該多晶半導體材料之第二電阻率狀態用以儲存資料。

可單獨或彼此組合而使用本文中所描述之本發明之態樣及實施例中之每一者。

現將參看隨附圖式來描述較佳態樣及實施例。

多種材料展示可逆電阻率切換性能。此等材料包括硫族化物、碳聚合物、鈣鈦礦及某些金屬氧化物及氮化物。具體言之，存在僅包括一種金屬並展現可靠電阻率切換性能之金屬氧化物及氮化物，如Pagnia及Sotnick在"Bistable Switching in Electroformed Metal-Insulator-Metal Device"(Phys. Stat. Sol. (A) 108，11-65(1988))中所述。此群包括(例如)Ni_x O_y 、Nb_x O_y 、Ti_x O_y 、Hf_x O_y 、Al_x O_y 、Mg_x O_y 、Co_x O_y 、Cr_x O_y 、V_x O_y 、Zn_x O_y 、Zr_x O_y 、B_x N_y 及Al_x N_y ，其中x及y在0與1之間。實例係化學計量化合物NiO、Nb₂ O₅ 、TiO₂ 、HfO₂ 、Al₂ O₃ 、MgO、CoO、CrO₂ 、VO、ZnO、ZrO、BN及AlN，但亦可使用非化學計量化合物。可以一初態(例如，相對較低之電阻率狀態)形成此等材料中之一者之層。在施加足夠電壓之後，該材料便切換至穩定之高電阻率狀態。此電阻率切換為可逆的；適當電流或電壓之隨後施加可用於使電阻率切換材料返回至穩定之低電阻率狀態。可將此轉換重複許多次。對於某些材料而言，初態為高電阻率而非低阻抗。當此論述係關於"電阻率切換材料"、"電阻率切換金屬氧化物或氮化物"、"阻抗物切換記憶體元件"或類似術語時，將理解意謂一可逆電阻率切換材料。

此等電阻率切換材料因此有關於供在非揮發性記憶體陣列中使用。舉例而言，一電阻率狀態可對應於資料"0"，而另一電阻率狀態對應於資料"1"。此等材料中之某些材料可具有兩種以上之穩定電阻率狀態；實際上，某些材料可能能夠達成複數個資料狀態中之任何資料狀態。

為使用此等材料來製成記憶體單元，高電阻率狀態與低電阻率狀態之間的電阻率差異必須足夠大以可不難偵測。舉例而言，處於高電阻率狀態之材料的電阻率應為處於低電阻率狀態之材料的電阻率的至少三倍。當此論述係關於"電阻率切換材料"、"電阻率切換金屬氧化物或氮化物"、"阻抗物切換記憶體元件"或類似術語時，將理解，低阻抗與高阻抗或者低電阻率狀態或高電阻率狀態之間的差異為至少三倍。

然而，對在大型非揮發性記憶體陣列中使用此等電阻率切換材料存在許多障礙。在一可能配置中，形成複數個記憶體單元(每一記憶體單元為如圖1中所示)，其包含：一阻抗物切換記憶體元件2(包含指定電阻率切換材料中之一者)，其安置於呈一交叉點陣列之導體之間(例如，頂部導體4與底部導體6之間)。藉由在頂部導體4與底部導體6之間施加電壓來程式化阻抗物切換記憶體元件2。

在以交叉點陣列配置而成的此等單元之一大型陣列中，將藉由相同頂部導體或底部導體來定址許多單元。當需要相對較大電壓或電流時，存在危險：與待被定址之單元共用一頂部或底部導體的記憶體單元將被暴露至足夠電壓或電流而在彼等半選單元中產生非所要之阻抗物切換。視所使用之偏壓機制而定，跨過未選單元之過多洩漏電流亦可為關切之事。

在本發明中，使二極體與電阻率切換材料成對以形成一可重寫非揮發性記憶體單元，該記憶體單元可在一大型、高密度陣列中經形成及經程式化。使用本文中所描述之方法，此陣列可得以可靠地製造及程式化。

儘管許多實施例係可能的且將描述一說明性選擇，但圖2中展示了根據本發明而形成的記憶體單元之一簡單型式。該單元包括底部導體200，該底部導體200包含導電材料，例如重摻雜半導體材料、導電矽化物或較佳為金屬(例如，鎢、鋁或銅)。一頂部導體400形成於此上，該頂部導體400可具有與底部導體相同之材料。橫桿狀頂部導體及底部導體較佳在不同方向上延伸；例如，其可垂直。該等導體可根據需要而包括導電障壁層或黏著層。串聯配置而成之二極體30及阻抗物切換元件118安置於頂部導體400與底部導體200之間。其他層(例如，障壁層)亦可被包括於導體200與400之間。在跨過阻抗物切換元件118施加電壓或穿過阻抗物切換元件118施加電流之後，阻抗物切換元件118便自低阻抗狀態轉換至高阻抗狀態，或者自高阻抗狀態轉換至低阻抗狀態。自低阻抗至高阻抗之轉換係可逆的。

二極體30充當一單向閥，其在一方向上比在另一方向上更容易地傳導電流。在前向方向上之臨界"接通"電壓以下，二極體30傳導很少電流或不傳導電流。藉由使用適當偏壓機制，當選擇個別單元來進行程式化時，鄰近單元之二極體可用於電性隔離彼等單元之阻抗物切換元件且因此防止非故意程式化，只要跨過未選或半選單元之電壓不超過二極體之接通電壓(當在正向方向上施加時)或反向崩潰電壓(當在反向方向上施加時)。

可製造具有介入二極體及阻抗物切換元件之複數個此等頂部導體及底部導體，從而形成第一記憶體層，該第一記憶體層之一部分展示於圖3中。在較佳實施例中，可在此第一記憶體層上堆疊形成額外記憶體層，從而形成非常密集之整體三維記憶體陣列。該記憶體陣列由在一基板(例如，單晶矽基板)上之沈積及生長層形成。支撐電路有利地形成於在記憶體陣列之下的基板中。

一種用於製造可可靠製造之密集型非揮發性一次可程式化記憶體陣列的有利方法被教示於Herner等人之美國申請案第10/326,470號(下文中為'470申請案，自廢棄以來)中，且該申請案以引用的方式併入本文中。相關記憶體陣列及其使用及製造方法被教示於Herner等人之美國專利申請案第10/955,549號"Nonvolatile Memory Cell Without a Dielectric Antifuse Having High-and Low-Impedance States"(於2004年9月29日申請且下文中為'549申請案)中；Herner等人之美國專利申請案第11/015,824號"Nonvolatile Memory Cell Comprising a Reduced Height Vertical Diode"(於2004年12月17日申請且下文中為'824申請案)中；及Herner等人之美國專利申請案第10/954,577號"Junction Diode Comprising Varying Semiconductor Compositions"(於2004年9月29日申請且下文中為'577申請案)中，所有申請案為本申請案之受讓人所擁有且以引用的方式併入本文中。在此等被併入之申請案中所教示之方法將用於製造根據本發明之記憶體陣列。

製造選項

較佳實施例包括若干重要變化。一般而言，所選之電阻率切換材料之特性及意欲使用記憶體單元之方式將判定哪些實施例為最有利之實施例。

無方向性對方向性切換： 一般而言，較早指定之阻抗物切換金屬氧化物及氮化物展現兩個一般種類之切換性能中之一者。參看圖4之I-V曲線圖，在圖表上之區域A中，此等材料中之某些材料最初處於低電阻率狀態。不難針對所施加之電壓而使電流流動直至達到第一電壓V₁ 。在電壓V₁ 處，電阻率切換材料轉換至區域B中所示之高電阻率狀態，且減小電流。在某一臨界較高電壓V₂ 處，該材料切換回至初始低電阻率狀態，且增加電流。箭頭指示狀態改變之次序。此轉換係可重複的。對於此等材料而言，電流及偏壓之方向並不重要；因此，此等材料將被稱作無方向性。電壓V₁ 可稱為重設電壓，而電壓V₂ 可稱為設定電壓。

另一方面，其他電阻率切換材料如圖5a及5b中所示而表現且將被稱為方向性。方向性電阻率切換材料亦可以圖5a之區域A中所示之低阻抗狀態而形成。不難針對所施加之電壓而使電流流動直至達到第一電壓V₁ (重設電壓)。在電壓V₁ 處，方向性電阻率切換材料轉換至圖5a中之區域B中所示之高電阻率狀態。然而，為將方向性電阻率切換材料轉換回至低電阻率狀態，必須施加一反向電壓。如圖5b中所示，方向性電阻率切換材料在區域B中為負電壓下之高阻抗物直至臨界反向電壓V₂ (設定電壓)。在此電壓下，方向性電阻率切換材料恢復至低電阻率狀態。箭頭指示狀態改變之次序。(某些材料最初以高電阻率狀態而形成。切換性能係相同的；為簡單起見，僅描述一種初態)。

在較佳實施例中，可使無方向性電阻率切換材料與大體上單向二極體成對。一個此二極體為圖6中所示之p-i-n二極體。較佳p-i-n二極體由半導體材料(例如，矽)形成，且包括：一底部重摻雜區域12，其具有第一電導率類型；一中間本質區域14，其未被有意摻雜；及一頂部重摻雜區域16，其具有一與第一電導率類型相反之第二電導率類型。在圖6之p-i-n二極體中，底部區域12為n型，而頂部區域16為p型；若需要，則可將極性反向。一具有本質半導體材料之區域(如區域14)雖然未被有意摻雜，但將決不會為完全電中性的。在許多製造過程中，本質沈積矽中之缺陷導致此材料表現得仿佛為輕n型。在某些實施例中，可較佳輕摻雜此區域。在施加電壓之後，此二極體便如由圖8之I-V曲線所示而表現。在非常低之電壓下，很少或無電流流動。在臨界電壓V₃ (二極體之接通電壓)下，該二極體開始傳導且顯著正向電流流動。當將二極體置於低及適度反向電壓(如圖8之區域D中)下時，很少或無電流流動；二極體充當單向閥。

然而，在施加非常高之反向電壓V₄ 之後，二極體便將經受突崩潰且一反向電流將開始流動。此事件可對二極體具有破壞性(雖然理想上其不會)。回想起無方向性阻抗物切換材料之設定電壓及重設電壓需要僅一個方向上之電流。因此，可成功地使圖6之p-i-n二極體與無方向性阻抗物切換材料成對。

然而，如圖5a及5b之I-V曲線圖中所說明，對於成功切換而言，必須將方向性電阻率切換材料暴露至正向及反向電流兩者。圖5b中所示之低電阻率-高電阻率轉換需要反向電流(在電壓V₂ 處)。反向電流僅在反向崩潰電壓(圖8之電壓V₄ )下之單向二極體中達成，該反向崩潰電壓通常相對較高，例如至少為9伏特。

方向性電阻率切換材料因此可能無法有利地與單向二極體成對。實情為，可使此等材料與可逆非歐姆設備(亦即，允許任一方向上之電流的設備)成對。一個此設備為齊納二極體。圖7中展示了一例示性齊納二極體。將看見，此二極體具有為第一電導率類型之第一重摻雜區域12及為相反電導率類型之第二重摻雜區域16。可將極性反向。在圖7之齊納二極體中不存在本質區域；在某些實施例中，可存在非常薄之本質區域。圖9展示了齊納二極體之I-V曲線圖。該齊納二極體在正向偏壓下如p-i-n二極體而表現，其具有接通電壓V₃ 。然而，在反向偏壓下，一旦達到臨界電壓V₄ ，齊納二極體便將允許一反向電流流動。在齊納二極體中，臨界反向電壓V₄ 之量值大體上低於單向二極體之量值。需要適度電壓下之此可控反向電流以將方向性電阻率切換材料自高電阻率轉換至低電阻率狀態，如較早所描述及圖5b中所展示(在電壓V₂ 處)。因此在使用方向性電阻率切換材料的本發明之實施例中，齊納二極體為較佳的。(實際上，具有非常小之本質區域的p-i-n二極體與齊納二極體之間的差別係假的，但可由熟習此項技術者常規產生)。

無方向性材料並不需要正向及反向方向兩者上之電流，但如所描述，可在任一方向上達成電阻率切換。對於某些電路配置而言，則可有利地使無方向性電阻率切換材料與齊納二極體成對。

本文中使用術語"接面二極體"以指代具有非歐姆傳導之特性的半導體設備，其具有兩個終端電極，且由半導體材料製成，其在一電極處為p型且在另一電極處為n型。實例包括具有接觸之p型半導體材料及n型半導體材料的p-n二極體及n-p二極體(諸如齊納二極體)以及p-i-n二極體，在該等p-i-n二極體中本質(未摻雜)半導體材料插入於p型半導體材料與n型半導體材料之間。

高電流需求：為重設電阻率切換材料而在無方向性電阻率切換材料中產生自高電阻率至低電阻率狀態的轉變，對於某些材料而言，可需要一相對較高之電流。對於此等材料而言，可較佳地使二極體為鍺或鍺合金，其與矽相比在一給定電壓下提供較高之電流。

稀有金屬接點及低溫度製造 ：已觀測到，當電阻率切換材料被夾於可由(例如)Ir、Pt、Pd或Au形成之稀有金屬接點之間時，較早所提及之某些金屬氧化物及氮化物的電阻率切換會更容易及可靠地達成。圖10中展示了根據本發明之單元之一實例(其中使用稀有金屬接點)。電阻率切換元件118係在稀有金屬層117與119之間。

然而，使用稀有金屬提出了挑戰。當被暴露至高溫下時，稀有金屬傾向於快速擴散，且可損害設備之其他部分。舉例而言，在圖10中，稀有金屬層117鄰近於半導體二極體30。稀有金屬廣泛擴散於二極體30之半導體材料中將損害設備效能。當電阻率切換元件形成於稀有金屬接點之間時，則可有利地最小化處理溫度。該二極體可為矽、鍺或矽-鍺合金。較矽而言，鍺可在較低溫度下結晶，且隨著矽-鍺合金之鍺含量增加，結晶溫度降低。當使用稀有金屬接點時，由鍺或鍺合金形成之二極體可為較佳的。

多晶矽(在此論述中，多晶矽(polycrystalline silicon)將被稱為多晶矽(polysilicon )，而多晶鍺(polycrystalline germanium)將被稱為多晶鍺(polygermanium ))之習知沈積及結晶溫度相對較高，從而再現按照慣例形成之與具有相對較低熔點之某些金屬不相容的多晶矽二極體之使用。舉例而言，當被暴露至約475℃以上之溫度下時，鋁導線開始軟化並擠壓出。為此原因，在'470、'549及'824申請案之許多實施例中，較佳在導體中使用鎢，因為鎢配線可承受較高溫度。然而，若使用鍺或鍺合金，則鍺之較低沈積溫度及結晶溫度可允許在導體中(例如，在圖10之導體200及400中)使用鋁或甚至是銅。此等金屬具有低薄層電阻，且因此通常為較佳的(若熱衡算允許其使用)，但是可替代使用鎢或某一其他導電材料。當低溫受到青睞時，Herner等人之任何教示、美國專利申請案第11/125,606號"High-Density Nonvolatile Memory Array Fabricated at Low Temperature Comprising Semiconductor Diodes"(其以引用的方式併入本文中且係關於低溫製造)可為適用的。

電導率及隔離： 已描述，為在大型陣列中使程式化成為可能，將二極體包括於每一記憶體單元中以提供鄰近單元之間的電隔離。某些電阻率切換材料以高電阻率狀態沈積，而其他電阻率切換材料以低電阻率狀態沈積。一般而言，對於以高電阻率狀態沈積之電阻率切換材料而言，轉換至低電阻率狀態為局部化現象。舉例而言，參看圖11a，假定一記憶體單元(以截面圖展示)包括：一橫桿狀底部導體200，其在該頁上自左延伸至右；二極體30；以高電阻率狀態形成之電阻率切換材料層118；及一延伸出該頁之橫桿狀頂部導體400。在此情況下，電阻率切換材料層118已形成為毯覆層。只要電阻率切換材料層118之高電阻率狀態足夠高，層118便將不提供將導體400短接至鄰近導體或將二極體30短接至鄰近二極體之非所要導電路徑。當電阻率切換材料層118被暴露至高電壓且被轉換至低電阻率狀態時，期待僅層118之直接鄰近於二極體之區域將被轉換；舉例而言，在程式化之後，層118之劃陰影區域將為低電阻率，而未劃陰影區域將保持高電阻率。該等劃陰影區域為安置於電阻率切換材料之連續層118內的電阻率切換元件。

然而，視某些電阻率切換材料之讀取電壓、設定電壓及重設電壓而定，電阻率切換材料之高電阻率狀態對於可靠隔離而言太具有導電性，且當形成於一連續層中(如圖11a中)時將傾向於短接鄰近導體或二極體。對於不同電阻率切換材料而言，則其可提供所要之物以：a)使電阻率切換材料118未經圖案化，如在圖11a之設備中；或b)圖案化電阻率切換材料118及頂部導體或底部導體，如在圖11b之設備中(以透視圖展示)；或c)圖案化電阻率切換材料118及二極體30，如在圖2及圖10之設備中。

當記憶體元件由以低電阻率狀態形成之電阻率切換材料形成時，其必須自鄰近單元之電阻率切換記憶體元件隔離以避免在其間形成非所要導電路徑。

如在'549申請案中及在Herner等人之美國專利申請案第11/148,530號"Nonvolatile Memory Cell Operating by Increasing Order in Polycrystalline Semiconductor Material"(於2005年6月8日申請，下文中為'530申請案且以引用的方式併入本文)中詳細描述，對於根據其中所詳述之方法而形成的多晶半導體二極體而言，可期待在某些實施例中，該二極體之多晶將以初始高電阻率狀態形成，且在施加充分高之電壓之後便將被永久轉換至低電阻率狀態。因此，參看圖2之單元，當最初形成此單元時，二極體30之多晶矽及可逆阻抗物切換元件118兩者以高電阻率狀態而形成。

在首先施加一程式化電壓之後，二極體30之多晶矽及電阻率切換元件118兩者便將被轉換至其低電阻率狀態。一般而言，二極體30之轉換係永久的，而電阻率切換元件118之轉換係可逆的。可能需要在工廠條件中執行該等二極體之多晶矽自高電阻率至低電阻率之初始轉換，而有效地"預處理"二極體。

或者，Herner之美國專利申請案第10/954,510號"Memory Cell Comprising a Semiconductor Junction Diode Crystallized Adjacent to a Silicide"(於2004年9月29日申請，下文中為'510申請案，其被讓渡給本發明之受讓人且以引用的方式併入本文中)描述一種用以形成一在形成時處於低電阻率狀態之多晶半導體二極體的方法。在'510申請案之較佳實施例中，二極體之半導體材料(通常為矽)鄰近於一矽化物層(例如，TiSi₂ )而結晶。該矽化物層在矽結晶時為其提供一有序結晶模板，從而產生如所形成之具有較少結晶缺陷的高結晶二極體。可將此技術用於本發明中。若二極體為鍺，則鍺二極體鄰近於一鍺化物層(諸如TiGe₂ )而結晶，該鍺化物層將為鍺提供一類似結晶模板。此二極體之鍺將為如所形成之低電阻率，其無需一用以產生通過其之低阻抗路徑的"程式化"步驟。

一次可程式化記憶體單元：雙態

已在本發明之實施例(當用作可重寫記憶體單元時)中描述了與阻抗物切換元件成對之二極體。亦可在替代性實施例中使用此等元件以形成一次可程式化記憶體單元。

對於可在較低電阻率狀態與較高電阻率狀態之間切換的氧化鎳或是指定電阻率切換二元金屬氧化物或氮化物中之任一者而言，自較低電阻率至較高電阻率狀態之重設切換可證明為更困難之切換。(將理解，在此論述中，"氧化鎳"可指代化學計量NiO或非化學計量化合物)。儘管實際切換機制不清楚，但似乎必須跨過電阻率切換層施加某一電壓以導致其切換。若材料之設定狀態為非常低之電阻率，且該材料具有高導電性，則可難以建置足夠電壓來致使發生切換。藉由將本發明之記憶體單元用作一次可程式化單元，可避免更困難之切換。此通常簡化程式化電路。

一種較佳電阻率切換材料(氧化鎳)為無方向性的，此意謂該材料藉由所施加之正電壓或負電壓而單獨切換。但是在某些實施例中，已發現，當與二極體成對時，氧化鎳層之重設最不難藉由反向偏壓下之二極體達成。在基板中可能需要額外電晶體來提供負電壓以反向偏壓二極體。此等電晶體耗費基板空間從而使設備更昂貴，且形成此等電晶體可添加過程複雜性。因此在需要反向偏壓來用於重設的實施例中，將單元用作一次寫入單元且避免重設可避免產生負電壓之困難。

在將根據本發明之包含二極體及電阻率切換層的記憶體單元用作一次可程式化記憶體單元的最簡單方式中，該單元具有兩個值(未程式化及程式化)，其對應於穿過該單元之兩個不同讀取電流。

設定電壓將視用於阻抗物切換元件之材料、層厚度、材料特徵及其他因素而變化。增加脈衝時間可降低將材料自高阻抗設定至低阻抗所需的電壓。設定電壓可自(例如)4伏特變化至10伏特。

如較早所描述，若二極體由多晶矽形成，則結晶鄰近於一在一定向上具有晶格結構之矽化物(其提供一用於矽之良好結晶模板)的多晶矽將產生較低缺陷、較低電阻率多晶矽；而僅鄰近於具有拙劣晶格匹配之材料(諸如氮化鈦)的結晶將產生較高缺陷、較高電阻率多晶矽。若二極體由更多具有高阻抗性之多晶矽形成，則需要跨過二極體施加一合適之可程式化電壓以將多晶矽轉換至低電阻率狀態，從而留下具有良好整流性能之二極體。

此外，已發現，在某些實施例中，對於以初始高電阻率狀態形成之某些電阻率切換金屬氧化物或氮化物而言，可能需要一成形脈衝來達成自高電阻率至低電阻率之首次切換。此成形脈衝可能需要比隨後之低-高或高-低電阻率切換高的電壓。舉例而言，在一試驗中，成形脈衝為約8.5-9伏特，而隨後之設定脈衝為約6.5-7伏特。

如在Herner等人之美國專利申請案第11/287,452號"Reversible Resistivity-Switching Metal Oxide or Nitride Layer with added Metal"(於2005年11月23日申請，下文中為'452申請案且以引用的方式併入本文中)中所描述，將一金屬添加至二元金屬氧化物或氮化物可降低設定電壓及重設電壓，且可降低成形脈衝之振幅或消除對整個成形脈衝之需求。一般而言，金屬添加物在金屬氧化物或氮化物化合物層中之金屬原子的約0.01%與約5%之間。用於金屬添加物之較佳金屬選自由以下組成之群：鈷、鋁、鎵、銦、錳、鎳、鈮、鋯、鈦、鉿、鉭、鎂、鉻、釩、硼、釔及鑭。

因此，許多選項可能用於一包括二元金屬氧化物或氮化物阻抗物切換元件及二極體的一次可程式化記憶體單元。應考慮使阻抗物切換元件與高電阻率或低電阻率多晶矽之二極體成對之效應。

若以高電阻率狀態形成二元金屬氧化物或氮化物且二極體由低缺陷、低電阻率多晶矽形成，則可藉由將二元金屬氧化物或氮化物轉換至設定狀態來達成記憶體單元至一程式化狀態(其中高電流在讀取電壓下流動)之轉換。然而，若二極體由高缺陷、高電阻率多晶矽形成，則二極體之多晶矽必須亦經歷記憶體單元之程式化電壓以表現得仿佛被程式化，從而允許所施加之讀取電壓下的高電流。

視產生多晶矽之無序-有序轉換及二元金屬氧化物或氮化物之高-低電阻率轉換所需的相對電壓而定，使用低缺陷多晶矽二極體(鄰近於適當矽化物而結晶之多晶矽)可為較佳的。

若需要一較大成形脈衝來用於以高電阻率狀態形成之二元金屬氧化物或氮化物，則另一替代例為在工廠中在一預處理步驟中施加該成形脈衝。成形脈衝所需之高電壓可自晶粒外部供應，且因此無需可在晶粒上獲得。若需要反向偏壓來用於重設，則亦可在另一預處理步驟中施加重設脈衝，因此當記憶體陣列準備用於最終使用者時，單元處於重設狀態，且可藉由較低、後形成設定電壓來程式化。以此方式，晶粒上之電路無需提供高電壓成形脈衝或負電壓，從而簡化電路需求。

此外，若在工廠中施加預處理成形脈衝及重設脈衝，則成形脈衝所需之較大電壓可足以將二極體之高缺陷多晶矽自高電阻率轉換至低電阻率。在此情況下，不存在使用非矽化、高缺陷二極體之劣勢，且提供矽化物模板層之額外過程複雜性可得以避免。

藉由一種方法來程式化記憶體陣列中之此記憶體單元(其中該記憶體單元包含金屬氧化物或氮化物化合物之電阻率切換層，該金屬氧化物或氮化物化合物包含恰好一種金屬)，該方法包含：藉由將電阻率切換層自第一電阻率狀態改變至第二程式化電阻率狀態來程式化記憶體單元，其中該第二程式化電阻率狀態儲存記憶體單元之資料狀態。該記憶體陣列包含用以程式化及讀取記憶體單元之電路，且該電路經調適以程式化該記憶體單元僅一次。該記憶體陣列為一次可程式化陣列。

一次可程式化，多個狀態

在另一實施例中，可實際上較佳使二元金屬氧化物或氮化物與一由高缺陷多晶矽形成之二極體成對。可使用構成二極體之多晶矽之兩個狀態(初始高電阻率狀態及經程式化之低電阻率狀態)來儲存資料，從而增加記憶體單元之密度。

舉例而言，假定使一由高缺陷多晶矽(未鄰近於適當矽化物而結晶)形成之二極體與氧化鎳層成對，該兩者電性串聯配置於頂部導體與底部導體之間。以高電阻率狀態形成氧化鎳，從而需要一成形脈衝來實現自高電阻率至低電阻率之首次轉換。假定二極體需要8伏特之程式化電壓來產生'530申請案中所描述之無序-有序轉換，從而將多晶矽轉換至較高電阻率狀態。進一步假定由氧化鎳用於成形脈衝所需之電壓為10伏特。(將理解，此處給定之電壓僅為實例。電壓將隨著設備特徵及其他因素變化而改變)。

如所形成之記憶體單元具有高電阻率氧化鎳及一具有高電阻率多晶矽之二極體。下表1概述了可藉由此記憶體單元達成之三個資料狀態。對於此實例而言，其亦包括達到每一狀態所需之程式化及期待在所施加之+2伏特之讀取電壓下用於每一資料狀態的實例性讀取電流：

在無施加之程式化電壓的情況下，如所形成之記憶體單元處於第一資料狀態，為方便起見，將該第一資料狀態稱為'00'狀態。+8伏特之施加足以將二極體之多晶矽自高電阻率轉換至低電阻率，但其低於成形脈衝所需之電壓，從而使氧化鎳處於其初始、高電阻率狀態；此資料狀態將被稱為'10'。將+11伏特施加至處於初始'00'狀態之單元足以實現多晶矽之無序-有序轉換及將氧化鎳設定至低電阻率狀態兩者。此資料狀態將被稱為'11'狀態。

在另一實施例中，可不需要成形脈衝或僅需要一較小成形脈衝，且設定電壓可小於切換多晶矽所需之電壓。在此情況下，將可達成之資料狀態概述於表2中：

如所形成，記憶體單元處於'00'狀態，其中多晶矽及氧化鎳兩者為高電阻率的。施加+6伏特來設定氧化鎳，但其不足以切換多晶矽，從而使單元處於'01'狀態。施加8伏特切換多晶矽及氧化鎳兩者，從而使該兩者處於對應於'11'資料狀態之低電阻率狀態。

在此等實施例中之任一者中，一旦單元處於'11'狀態，便可藉由重設氧化鎳來達成第四資料狀態，其中二極體之多晶矽處於低電阻率狀態且氧化鎳處於重設狀態。此狀態將被稱為'10'狀態，且在需要反向偏壓來用於重設之實施例中，此狀態藉由將一負重設脈衝(比如-4伏特)施加至處於'11'狀態之單元而達成。

概言之，可藉由一種方法來程式化剛才所描述之記憶體單元，該方法包含：i)將一第一程式化脈衝施加至記憶體單元，其中該第一程式化脈衝：a)可偵測地改變電阻率切換層之第一電阻率狀態；或b)可偵測地改變多晶半導體材料之第二電阻率狀態；或c)可偵側地改變電阻率切換層之第一電阻率狀態且可偵測地改變多晶半導體材料之第二電阻率狀態；及ii)讀取記憶體單元，其中電阻率切換層之第一電阻率狀態用於儲存資料且多晶半導體材料之第二電阻率狀態用於儲存資料。記憶體單元經調適以儲存三個或四個資料狀態中之一者。

多個阻抗位準

本文中所提及之電阻率切換二元氧化物或氮化物僅能夠達到兩個以上之穩定電阻率狀態。在某些實施例中，根據本發明而形成之陣列之記憶體單元則能夠藉由將金屬氧化物或氮化物置於三個、四個或四個以上可偵測不同電阻率狀態中之一者中來儲存兩個以上之資料狀態，例如，三個、四個或四個以上之資料狀態。可藉由感應並解碼陣列中之電路來可靠地偵測可偵測之不同資料狀態。此等實施例為可重寫的或一次可程式化的。

舉例而言，假定電阻率切換金屬氧化物或氮化物為氧化鎳(將理解，可使用其他指定材料中之任一者)，其已以高電阻率狀態而形成。轉至圖12，如所形成，氧化鎳處於最低電阻率狀態，其展示於標記為00之曲線上。

可將氧化鎳置於兩個以上之可偵測不同電阻率狀態。舉例而言，一記憶體單元(如圖2中所示之記憶體單元)可具有四個不同狀態，每一狀態藉由在一所施加之讀取電壓(例如，約2伏特)下之一電流範圍來區別。

在此實例中，在最高電阻率狀態中，當跨過記憶體單元施加2伏特時，小於約30毫微安培之電流流動；此將被稱為'00'狀態。在'01'狀態中，在2伏特下，電流將在約100毫微安培與300毫微安培之間。在'10'狀態中，在2伏特下，電流將在約1微安培與3微安培之間。在最低電阻率狀態('11'狀態)中，2伏特下之電流將大於9微安培。將理解，僅為清晰起見而供應此等電流範圍及讀取電壓；視所使用之實際材料及設備特徵而定，其他值可為適當的。

在此實例中，設定脈衝具有一在約8伏特與約10伏特之間的電壓，而重設電壓係在約3伏特與約6伏特之間。在包括與p-i-n二極體成對之氧化鎳的實施例中，在反向偏壓中施加重設電壓。但是視所使用之材料及記憶體單元之組態與特徵而定，可不需要反向偏壓來重設該單元。

參看圖12，以'00'狀態形成單元。為將單元程式化至01狀態，可施加(例如)8伏特之設定電壓。對於所有設定脈衝而言，較佳將一限流器包括於電路中。在施加設定脈衝之後，在2伏特下讀取單元。若2伏特下之電流在'01'狀態之期待範圍中(在約100毫微安培與約300毫微安培之間)，則認為該單元被程式化。若電流過低(例如，80毫微安培)，則施加一額外設定脈衝(視情況在較高設定電壓下)，且再次在2伏特下讀取該單元。重複該過程直至穿過記憶體單元之電流在2伏特下之正確範圍內。

在施加一程式化脈衝之後，電流可替代地在'01'狀態之可接受範圍之上；舉例而言，其可為400毫微安培。在此情況下存在兩個選項；可施加一足以將氧化鎳返回至'00'狀態之重設脈衝，接著施加另一可能較小之設定脈衝；或可施加一重設脈衝以稍微增加氧化鎳層之電阻率，而將其遞增地移至'01'範圍中。重複該過程直至穿過記憶體單元之電流係在2伏特下之正確範圍內。

採用一類似方法來將記憶體單元置於'10'狀態或'11'狀態。舉例而言，9.5伏特之設定電壓可足以將記憶體單元置於'10'狀態，而10伏特之設定電壓可將記憶體單元程式化至'11'資料狀態。

較佳將記憶體單元用作可重寫記憶體單元。然而，可較佳為節省基板中之空間而省略能夠施加反向偏壓之電晶體，且僅在正向偏壓下程式化該單元。若不需要反向偏壓來重設單元，則此記憶體陣列可為可重寫的。然而，若需要反向偏壓來用於重設，則可將此記憶體陣列用作一次可程式化陣列。在此情況下，必須注意決不將該單元設定至一具有比預期資料狀態之所要電流高的電流(氧化鎳層之較低電阻率)之狀態。可施加故意低之設定電壓以逐漸降低氧化鎳層之電阻率並將電流升高至可接受範圍中，從而避免超過所要範圍，因為在此情況中，在不具有反向偏壓之情況下，無法校正此突增。

如在先前實施例中，應考慮藉由結晶鄰近於一適當矽化物之多晶矽來形成低缺陷多晶矽之二極體的優勢或劣勢。若需要高振幅成形脈衝，則該成形脈衝之電壓可足以將高缺陷、高電阻率多晶矽轉換至較低電阻率多晶矽；在此情況下，使用低缺陷、矽化多晶矽可不提供優勢。若不需要成形脈衝或需要一較小成形脈衝，則由低缺陷、低電阻率多晶矽(鄰近於一適當矽化物而結晶)而形成之二極體可為較佳的。

若必須應用一預處理步驟(諸如一成形脈衝)，則可有利地在工廠中執行此步驟。在此情況下，高電壓無需存在於晶粒上。

第一製造實例

將提供根據本發明之一較佳實施例而形成的整體三維記憶體陣列之製造的詳細實例。為清晰起見，將包括許多細節，該等細節包括步驟、材料及過程條件。將理解，此實例為非限制性實例，且可修改、省略或增補此等細節，同時結果在本發明之範疇內。

一般而言，'470申請案、'549申請案、'824申請案及'577申請案教示包含記憶體單元之記憶體陣列，其中每一記憶體單元為一次可程式化單元。該單元係以高阻抗狀態而形成，且在施加一程式化電壓之後，該單元便被永久轉換至低阻抗狀態。具體言之，'470、'549、'824、'577及其他併入之申請案及專利的教示可與根據本發明之記憶體之形成相關。為簡單起見，將並不包括併入之申請案及專利之所有細節，而是將理解，此等申請案或專利之教示並不意欲具有排他性。

轉至圖13a，記憶體之形成以基板100開始。此基板100可為如此項技術中已知之任何半導電基板，諸如單晶矽、IV-IV化合物(如矽-鍺或矽-鍺-碳)、III-V化合物、II-VII化合物、在此等基板上之磊晶層或任何其他半導電材料。該基板可包括製造於其中之積體電路。

絕緣層102形成於基板100上。絕緣層102可為氧化矽、氮化矽、高介電膜、Si-C-O-H膜或任何其他合適之絕緣材料。

第一導體200形成於基板100及絕緣體102上。可在絕緣層102與導電層106之間包括黏著層104以幫助導電層106黏著。用於黏著層104之較佳材料為氮化鈦，但可使用其他材料，或可省略此層。可藉由任何習知方法(例如，藉由濺鍍)來沈積黏著層104。

黏著層104之厚度可自約20埃變化至約500埃，且較佳在約100埃與約400埃之間，最佳為約200埃。注意，在此論述中，"厚度"將指示在一垂直於基板100之方向上量測而得之垂直厚度。

待沈積之下一層為導電層106。導電層106可包含此項技術中已知之任何導電材料，諸如摻雜半導體、諸如鎢之金屬或導電金屬矽化物；在一較佳實施例中，導電層106為鋁。導電層106之厚度可部分地視所要薄層電阻而定且因此可為提供所要薄層電阻之任何厚度。在一實施例中，導電層106之厚度可自約500埃變化至約3000埃，較佳自約1000埃變化至約2000埃，最佳為約1200埃。

將另一層110(較佳為氮化鈦)沈積於導電層106上。其可具有比得上層104之厚度的厚度。將執行一光微影步驟以圖案化鋁層106及氮化鈦層104。鋁之高反射率使得難以直接在鋁層上成功執行光微影。氮化鈦層110用作一抗反射塗層。

一旦已沈積將形成導電軌之所有層，便將使用任何合適之遮罩及蝕刻過程來圖案化及蝕刻該等層以形成大體上平行、大體上共面之導體200(圖13a中以截面圖展示)。在一實施例中，沈積光阻、藉由光微影圖案化光阻並蝕刻該等層，且接著使用標準過程技術(諸如含氧電漿中之"灰化")，來移除光阻，且在一習知液體溶劑中(諸如由EKC調配而成之彼等溶劑)剝離在蝕刻期間所形成之剩餘聚合物。

接著，將介電材料108沈積於導電軌200上及導電軌200之間。介電材料108可為任何已知之電絕緣材料，諸如氧化矽、氮化矽或氮氧化矽。在一較佳實施例中，將氧化矽用作介電材料108。可使用諸如化學氣相沈積(CVD)或(例如)高密度電漿CVD(HDPCVD)之任何已知過程來沈積氧化矽。

最後，移除在導電軌200頂部之過多介電材料108，從而暴露由介電材料108分離之導電軌200的頂部，且留下一大體上平坦表面109。圖13a中展示了所得結構。可藉由此項技術中已知之任何過程(諸如回蝕或化學機械研磨(CMP))來執行用以形成平坦表面109的介電過度填充物之此移除。舉例而言，可有利地使用在Raghuram等人之美國申請案第10/883417號"Nonselective Unpatterned Etchback to Expose Buried Patterned Features"(於2004年6月30日申請，下文中為'417申請案且以引用的方式全部併入本文中)中所描述之回蝕技術。

在較佳實施例中，則可藉由以下步驟來形成底部導體200：沈積第一層或堆疊之導電材料；圖案化及蝕刻該第一層或堆疊之導電材料以形成第一導體；及在該等第一導體之間沈積介電填充物。

或者，可藉由一金屬鑲嵌過程來形成導電軌，在該金屬鑲嵌過程中沈積氧化物、在氧化物中蝕刻溝槽、以及接著使用導電材料填充該等溝槽以產生導電軌。在Herner等人之美國專利申請案第11/125,606號"High-Density Nonvolatile Memory Array Fabricated at Low Temperature Comprising Semiconductor Diodes"中描述了使用銅金屬鑲嵌過程形成導體200。銅金屬鑲嵌導體包括至少一障壁層及一銅層。

接著，轉至圖13b，將在完成之導電軌200上形成垂直柱。(為節省空間，在圖13b及隨後之圖中省略了基板100；將假定其之存在)。沈積將被圖案化為柱之半導體材料。該半導體材料可為鍺、矽、矽-鍺、矽-鍺-碳或其他合適之IV-IV化合物、砷化鎵、磷化銦或其他合適之III-V化合物、硒化鋅或其他II-VII化合物或一組合。可使用具有任何比例之矽及鍺(例如，包括至少20、至少50、至少80或至少90原子百分比之鍺或純鍺)的矽鍺合金。本實例將描述純鍺之使用。術語"純鍺"並不排除通常在典型製造環境中發現之電導率增強摻雜劑或污染物的存在。

在較佳實施例中，半導體柱包含一接面二極體，該接面二極體包含第一電導率類型之底部重摻雜區域及第二電導率類型之頂部重摻雜區域。在頂部區域與底部區域之間的中間區域為第一或第二導電率類型之本質或輕摻雜區域。

在此實例中，底部重摻雜區域112為重摻雜n型鍺。在一最佳實施例中，沈積重摻雜區域112且藉由任何習知方法(較佳藉由就地摻雜)使用n型摻雜劑(諸如磷)來摻雜該重摻雜區域112。此層較佳在約200埃與約800埃之間。

接著，沈積將形成二極體之剩餘部分的鍺。在某些實施例中，隨後之平坦化步驟將移除一些鍺，因此沈積一額外厚度。若使用習知CMP方法執行該平坦化步驟，則可丟失約800埃之厚度(此為平均值；該量隨晶圓而變。視在CMP期間所使用之漿料及方法而定，鍺損失可更多或更少)。若藉由回蝕方法來執行平坦化步驟，則僅可移除約400埃或更少之鍺。視待使用之平坦化方法及所要之最終厚度而定，藉由任何習知方法沈積約800埃與約4000埃之間的未摻雜鍺；較佳在約1500埃與約2500埃之間；最佳在約1800埃與約2200埃之間。若需要，則可輕度摻雜鍺。頂部重摻雜區域116將在稍後之植入步驟中形成，但此時其尚未存在，且因此未展示於圖13b中。

將剛才所沈積之鍺圖案化及蝕刻以形成柱300。柱300應具有與下面之導體200大約相同之間距及大約相同之寬度，使得每一柱300形成於導體200之頂部。可容忍某未對準。

可使用任何合適之遮罩及蝕刻過程來形成柱300。舉例而言，可沈積光阻、使用標準光微影技術進行圖案化且進行蝕刻，以及接著可移除光阻。或者，可在半導體層堆疊之頂部形成某一其他材料(例如，二氧化矽)之硬式光罩(其中底部抗反射塗層(BARC)位於頂部)，接著對其進行圖案化及蝕刻。類似地，可將介電抗反射塗層(DARC)用作硬式光罩。

可有利地使用在Chen之美國申請案第10/728436號"Photomask Features with Interior Nonprinting Window Using Alternating Phase Shifting"(於2003年12月5日申請)或Chen之美國申請案第10/815312號"Photomask Features with Chromeless Nonprinting Phase Shifting Window"(於2004年4月1日申請)中所描述之光微影技術以執行在根據本發明之記憶體陣列之形成中所使用之任何光微影步驟，該兩個申請案為本發明之受讓人所擁有且以引用的方式併入本文中。

在柱300上及柱300之間沈積介電材料108，從而填充其間之間隙。介電材料108可為任何已知之電絕緣材料，諸如氧化矽、氮化矽或氮氧化矽。在一較佳實施例中，將二氧化矽用作絕緣材料。可使用任何已知過程(諸如CVD或HDPCVD)沈積二氧化矽。

接著，移除在柱300之頂部的介電材料，從而暴露由介電材料108分離的柱300之頂部，且留下一大體上平坦表面。可藉由此項技術中已知之任何過程(諸如CMP或回蝕)來執行介電過度填充物之此移除及平坦化。舉例而言，可使用在Raghuram等人之'417申請案中所描述之回蝕技術。圖13b中展示了所得結構。

轉至圖13c，在較佳實施例中，在此時藉由離子植入使用p型摻雜劑(例如，硼或BF₂ )形成重摻雜頂部區域116。本文中所描述之二極體具有一底部n型區域及一頂部p型區域。若較佳，則可將電導率類型反向。若需要，則可在一記憶體層中使用在底部上具有一n區域之p-i-n二極體，而可在另一記憶體層中使用在底部上具有一p型區域之p-i-n二極體。

藉由一種方法形成常駐於柱300中之二極體，該方法包含：在第一導體及介電填充物上沈積一個半導體層堆疊；及圖案化並蝕刻該半導體層堆疊以形成第一二極體。

接著，沈積導電障壁材料(例如，氮化鈦、金屬或某一其他適當之材料)層121。層121之厚度可在約100埃與約400埃之間，較佳約200埃。在某些實施例中，可省略層121。在障壁層121上沈積金屬氧化物或氮化物阻抗物切換材料層118。此層較佳在約50埃與約400埃之間，例如，在約100埃與約200埃之間。層118可為較早所描述之任何材料，且較佳由金屬氧化物或氮化物形成，該金屬氧化物或氮化物具有包括恰好一種展現阻抗物切換性能的金屬；較佳為選自由以下組成之群的材料：Ni_x O_y 、Nb_x O_y 、Ti_x O_y 、Hf_x O_y 、Al_x O_y 、Mg_x O_y 、Co_x O_y 、Cr_x O_y 、V_x O_y 、Zn_x O_y 、Zr_x O_y 、B_x N_y 及Al_x N_y 。為簡單起見，此論述將描述氧化鎳在層118中之使用。然而，將理解，可使用所描述之任何其他材料。氧化鎳展現無方向性切換性能，且因此已與p-i-n二極體成對，但是可使用齊納二極體(若電路配置指示此選擇)。如較早所描述，若選擇方向性阻抗物切換材料，則齊納二極體將為較佳的。在一較佳實施例中，此齊納二極體不具有本質區域，或具有一不厚於約350埃之本質區域。

最後，在較佳實施例中，在氧化鎳層118上沈積障壁層123。層123較佳為氮化鈦，但可替代使用某一其他適當之導電障壁材料。障壁層123之目的為允許在障壁層123上而非在氧化鎳118上執行一即將發生之平坦化步驟。在某些實施例中，可省略層123。

圖案化及蝕刻層123、118及121以形成短柱，該等短柱理想地直接位於以先前圖案及在蝕刻步驟中形成之柱300的頂部。如圖13c中所示，可發生某未對準，且可容忍該未對準。在此圖案化步驟中可重新使用用於圖案化柱300之光罩。

在此實例中，在一不同於鍺層112及114(及在隨後之離子植入步驟中形成之116)之圖案化步驟中來圖案化層123、118及121。需要此來降低蝕刻高度且藉由使氧化鎳及金屬障壁層暴露至專用於半導體蝕刻之腔室中而避免可能之污染。然而，在其他實施例中，可較佳在單一圖案化步驟中圖案化層123、118、121、116、114及121。在此情況下，在沈積障壁層121之前發生重摻雜鍺層116之離子植入。或者，可就地摻雜重摻雜層116。

在某些實施例中，障壁層121、氧化鎳層118及障壁層123可在二極體層112、114及116之前(且因此在下面)形成，且可在相同或一獨立圖案化步驟中經圖案化。

接著，沈積一導電材料或堆疊以形成頂部導體400。在一較佳實施例中，接著沈積氮化鈦障壁層120，隨後沈積鋁層122及頂部氮化鈦障壁層124。可如較早所描述來圖案化及蝕刻頂部導體400。在此實例中，在每一單元中，(層112、114及116之)二極體及一阻抗物切換元件(氧化鎳層118之一部分)已串聯形成於頂部導體400與底部導體200之間。上覆之第二導體400將較佳在一不同於第一導體200之方向上延伸，較佳大體上垂直於該等第一導體200。圖13c中所示之所得結構為記憶體單元之底部或第一層。

在一替代性實施例中，頂部導體可包含銅，且可藉由一種金屬鑲嵌方法而形成。在整體三維記憶體陣列中製造頂部銅導體之詳細描述詳細提供於Herner等人之美國專利申請案第11/125,606號"High-Density Nonvolatile Memory Array Fabricated at Low Temperature Comprising Semiconductor Diodes"中。

在較佳實施例中，記憶體單元之此第一層為複數個非揮發性記憶體單元，其包含：在第一方向上延伸之第一複數個大體上平行、大體上共面之導體；第一複數個二極體；第一複數個可逆阻抗物切換元件；及在一不同於第一方向之第二方向上延伸之第二複數個大體上平行、大體上共面之導體，其中在每一記憶體單元中，第一二極體中之一者及第一可逆阻抗物切換元件中之一者經串聯配置而安置於第一導體中之一者與第二導體中之一者之間，且其中該第一複數個可逆阻抗物切換元件包含選自由以下組成之群的材料：Ni_x O_y 、Nb_x O_y 、Ti_x O_y 、Hf_x O_y 、Al_x O_y 、Mg_x O_y 、Co_x O_y 、Cr_x O_y 、V_x O_y 、Zn_x O_y 、Zr_x O_y 、B_x N_y 及Al_x N_y 。在第一高度處形成第一導體且在第二高度處形成第二導體，該第二高度在該第一高度之上。

可在此第一記憶體層上形成額外記憶體層。在某些實施例中，可在記憶體層之間共用導體；亦即，頂部導體400將用作下一記憶體層之底部導體。在其他實施例中，在圖13c之第一記憶體層上形成層間介電質，對其表面進行平坦化，且在此經平坦化之層間介電質上開始第二記憶體層之建構(不具有共用導體)。若在記憶體層之間不共用頂部導體400，則無需對此等導體執行CMP步驟。在此情況下，若需要，則可以DARC層來替代氮化鈦障壁層124。

如所描述，當所沈積之鍺未摻雜或使用n型摻雜劑進行摻雜且在一相對較低之溫度下進行沈積時，其將通常為非晶的。在已建構所有記憶體層之後，可執行最後之相對較低溫度之退火(例如，在約350℃與約470℃之間的溫度下執行)以結晶鍺二極體；在此實施例中，所得二極體將由多晶鍺形成。可一次退火大批晶圓(例如，100或100個以上之晶圓)而保持充分之製造生產量。

在記憶體層之間及在基板中之電路之間的垂直互連件可較佳形成為鎢插塞，其可藉由任何習知方法而形成。

在光微影期間使用光罩來圖案化每一層。在每一記憶體層中重複某些層，且可重新使用用於形成其之光罩。舉例而言，可針對每一記憶體層而重新使用一界定圖13c之柱300的光罩。每一光罩包括用於適當對準其之參考標記。當重新使用光罩時，在第二次或隨後之使用中形成之參考標記可干擾在同一光罩之先前使用期間所形成之相同參考標記。Chen等人之美國專利申請案第11/097,496號"Masking of Repeated Overlay and Alignment Marks to Allow Reuse of Photomasks in a Vertical Structure"(於2005年3月31日申請，且以引用的方式併入本文中)描述了一種用以在形成整體三維記憶體陣列(如本發明之整體三維記憶體陣列)期間避免此干擾的方法。

可想像且可能需要此處所描述之步驟及結構的許多變化。為更充分地說明本發明，將描述一些變化；將理解，對於熟習此項技術者而言，無需充分詳述在本發明之範疇內的每一變化以理解如何製造並使用一仍更寬廣範圍之可能變化。

第二製造實例：稀有金屬接點，在二極體之上

圖10展示了一實施例，其中阻抗物切換材料118被夾於稀有金屬層117與119之間。較佳之稀有金屬為Pt、Pd、Ir及Au。層117及119可由相同稀有金屬或不同金屬形成。

當阻抗物切換材料被夾於稀有金屬層之間時，必須圖案化及蝕刻該等稀有金屬層以確保其並不提供鄰近二極體或導體之間的非所要導電路徑。

圖14中以截面圖展示了一包含單元(如圖10之彼等單元)之記憶體層。在一種用以形成此結構之較佳方法中，如較早所描述而形成底部導體200。如較早所描述而沈積重摻雜鍺層112及未摻雜鍺層114。在一較佳實施例中，可在圖案化及蝕刻柱之前在毯覆鍺層上執行頂部重摻雜層116之離子植入。接著沈積稀有金屬層117，接著沈積阻抗物切換材料118及稀有金屬層119。稀有金屬層117及119可為約200埃至約500埃，較佳為約200埃。

在此時圖案化及蝕刻柱，使得層117、118及119被包括於柱中，且因此彼此電隔離。視所選擇之蝕刻劑而定，可較佳執行第一蝕刻步驟來僅蝕刻層119、118及117，接著將此等層用作一硬式光罩來蝕刻柱之剩餘部分。

或者，可首先圖案化及蝕刻層112、114及116、填充其間之間隙及經由平坦化而暴露該等柱之頂部。可接著進行層117、118及119之沈積連同彼等層之獨立圖案化及蝕刻。

如較早所描述填充該等間隙且執行一CMP或回蝕步驟以產生一大體上平坦表面。接著，如較早所描述，在此平坦化表面上形成頂部導體400，頂部導體400包含氮化鈦層120、鋁層122及氮化鈦層124。或者，頂部稀有金屬層119可與頂部導體400一起沈積、圖案化及蝕刻。

在另一替代例中，可藉由就地摻雜而非藉由離子植入來摻雜重摻雜層116。

第三製造實例：稀有金屬接點，在二極體之下

在圖15中所示之替代性實施例中，阻抗物切換元件118(在此情況下被夾於稀有金屬層117與119之間)形成於二極體之下而非其之上。

為形成此結構，如較早所描述而形成底部導體200。在藉由間隙填充而分離之導體200的平坦化表面109上沈積層117、118及119。沈積包括重摻雜層112及未摻雜層114之鍺堆疊。如較早所描述而圖案化及蝕刻層114、112、119、118及(視情況)117以形成柱300。在間隙填充及平坦化之後，藉由離子植入而形成頂部重摻雜區域116。如在先前實施例中，藉由沈積導電層(例如，氮化鈦層120、鋁層122及氮化鈦層124)而形成頂部導體400，且進行圖案化及蝕刻以形成導體400。

如在其他實施例中，若需要，則可獨立於層110、112、114及116來圖案化及蝕刻層117、118及119而非在單一圖案化步驟中皆對其進行蝕刻。

在剛才所描述之較佳實施例中，所形成之物為整體三維記憶體陣列，其包含：a)一形成於基板上之第一記憶體層，該第一記憶體層包含：第一複數個記憶體單元，其中該第一記憶體中之每一記憶體單元包含一可逆阻抗物切換元件，該元件包含選自由以下組成之群的材料：Ni_x O_y 、Nb_x O_y 、Ti_x O_y 、Hf_x O_y 、Al_x O_y 、Mg_x O_y 、Co_x O_y 、Cr_x O_y 、V_x O_y 、Zn_x O_y 、Zr_x O_y 、B_x N_y 及Al_x N_y ；及b)整體形成於該第一記憶體層上之至少一第二記憶體層。

可想像許多其他替代性實施例。舉例而言，在某些實施例中，可省略稀有金屬層117及119。在此情況下，阻抗物切換材料118可與底部導體200、柱300一起被圖案化，或作為一連續層而留在二極體之上或二極體之下。

剛才所描述之實施例之一優勢為在二極體中使用鍺允許藉由以下步驟而形成非揮發性記憶體單元：形成第一導體；形成第二導體；形成可逆阻抗物切換元件；及形成二極體，其中該二極體及該可逆阻抗物切換元件電性串聯安置於第一導體與第二導體之間，且其中在第一導體及第二導體、二極體及切換元件之形成以及二極體之結晶期間，溫度不超過約500℃。視所使用之沈積及結晶條件(可在較低溫度下執行較長之結晶退火)而定，溫度可不超過約350℃。在替代性實施例中，可配置半導體材料之沈積及結晶溫度，使得最大溫度不超過475℃、425℃、400℃或375℃。

第四製造實例：矽化二極體

可較佳形成(具體言之，鄰近於一可提供有利結晶模板之諸如矽化鈦或矽化鈷之矽化物而結晶的多晶矽)矽之二極體，從而形成相對較低缺陷、低電阻率多晶矽。

參看圖16a，可如較早所描述而形成底部導體200。多晶矽通常需要與銅及鋁不相容之結晶溫度，因此能夠容忍高溫之材料(諸如鎢)可為用於底部導體200之較佳導電材料106。

在一較佳實施例中，首先沈積黏著層104，接著沈積鎢層106，且圖案化及蝕刻此等層以形成大體上平行之導體200。在導體200之上及導體200之間沈積介電填充物108，以及接著一平坦化步驟(例如，藉由CMP)移除過度填充物而使導體200及介電質108暴露於一大體上平坦之表面處。

接著，在平坦表面上沈積薄障壁層110(例如，氮化鈦)。接著，沈積將形成二極體之半導體材料。在本實施例中，該半導體材料較佳為矽或富含矽之矽鍺合金。首先沈積重摻雜n型區域112，其較佳藉由就地摻雜而摻雜。此層之厚度可在約100埃與約1000埃之間，較佳為約200埃。

接著，沈積本質矽，其厚度較佳為約800埃與約3300埃之間。較佳藉由離子植入p型摻雜劑(諸如硼或BF₂ )來摻雜位於矽堆疊之頂部的重摻雜p型區域116，從而使中間區域114未被摻雜。在一替代實施例中，就地摻雜重摻雜p型區域116。

沈積鈦之薄層125(例如，約50埃與約200埃之間)。接著沈積一可選障壁層121，接著沈積氧化鎳層118(可替代使用任何其他指定電阻率切換金屬氧化物或氮化物)及可選頂部障壁層123，其可為氮化鈦。如在'452申請案中所描述，氧化鎳層118可包括所添加之金屬，其可用於降低切換電壓或電流且用於減小或消除對成形脈衝之需求。

圖案化及蝕刻障壁層123、氧化鎳層118及障壁層121以形成短柱。可濺鍍蝕刻氧化鎳層118，或較佳使用一化學過程來蝕刻氧化鎳層118，如在Raghuram等人之美國專利申請案第11/179,423號"Method of Plasma Etching Transition Metals and Their Compounds"(於2005年6月11日申請且以引用的方式併入本文中)中所描述。圖16a中展示了此時之結構。

轉至圖16b，在經蝕刻之層121、118及123於蝕刻鈦層125期間用作硬式光罩之情況下，繼續蝕刻重摻雜p型區域116、本質區域114、重摻雜n型區域112及障壁層110，從而形成柱300。在柱300之上及柱300之間沈積介電材料108而填充其間之間隙。一平坦化步驟(例如藉由CMP)移除介電質108之過度填充物且暴露在藉由填充物108而分離之柱300之頂部的可選障壁層123(或若障壁層123被省略，則暴露氧化鎳層118)。圖16b展示了此時之結構。

參看圖16c，較佳如在先前實施例中形成頂部導體400，該等頂部導體400為(例如)氮化鈦之黏著層120及鎢之導電層130。

一退火步驟導致鈦層125與矽區域116反應而形成矽化鈦。一隨後較高溫度之退火可結晶矽區域116、114及112之矽而形成相對較低缺陷、低電阻率多晶矽之二極體。

在形成此記憶體單元中許多變化係可能的。舉例而言，若較佳，則可在獨立步驟中而非在形成二極體之同一圖案化步驟中圖案化及蝕刻氧化鎳層118及任何相關聯之障壁層。

第五製造實例：非矽化二極體

注意，在使用二極體之多晶矽之電阻率狀態來儲存資料狀態的一次可程式化實施例中，可較佳形成未鄰近於一促進形成低缺陷多晶矽之矽化物而結晶的多晶矽二極體。

在此情況下，如上文所描述而形成底部導體200。如在先前之矽化實施例中所描述而形成柱300(除鈦層125被省略之外，其在彼實施例中與二極體之矽反應而形成矽化鈦)。較佳首先圖案化及蝕刻氧化鎳層118及任何相關聯之障壁層，接著將其用作一硬式光罩來蝕刻矽區域116、114及112以及障壁層110。或者，可首先圖案化及蝕刻二極體層116、114及112、使用介電質填充其間之間隙且在一平坦化步驟中暴露二極體之頂部、接著沈積氧化鎳層118及其相關聯之障壁層、接著在一獨立步驟中進行圖案化及蝕刻。

如在所有實施例中，已形成記憶體單元之第一層。可將額外記憶體層堆疊於此第一記憶體層上以形成一較佳形成於半導體基板上之整體三維記憶體陣列。

在以下專利及專利申請案中描述了一次可程式化整體三維記憶體陣列：Johnson等人之美國專利第6,034,882號"Vertically Stacked Field Programmable Nonvolatile Memory and Method of Fabrication"；Knall等人之美國專利第6,420,215號"Three Dimensional Memory Array and Method of Fabrication"；及Vyvoda等人之美國專利申請案第10/185,507號"Electrically Isolated Pillars in Active Devices"(於2002年6月27日申請)，該等專利及專利申請案皆被讓渡給本發明之受讓人且以引用的方式併入本文中。

整體三維記憶體陣列為其中多個記憶體層形成於諸如晶圓之單一基板上而不具有介入基板的記憶體陣列。直接在現有之一或多個層級之層上沈積或生長形成一個記憶體層之層。相反，已藉由在獨立基板上形成記憶體層且將該等記憶體層黏著於彼此之頂部來建構堆疊之記憶體，如在Leedy之美國專利第5,915,167號"Three dimensional structure memory"中。可在結合之前使該等基板變薄或自記憶體層移除，但當最初在獨立基板上形成記憶體層時，此等記憶體並非為真正之整體三維記憶體陣列。

形成於基板之上的整體三維記憶體陣列包含形成於基板上之第一高度處的至少一第一記憶體層及一形成於一不同於該第一高度之第二高度處的第二記憶體層。可在基板上形成此多層陣列中之三個、四個、八個或實際上任何數目之記憶體層。

已在本文中描述了詳細之製造方法，但可使用形成相同結構之任何其他方法，同時結果在本發明之範疇內。

上述實施方式僅描述本發明可採用之許多形式中之一些形式。為此原因，此實施方式係以說明之方式而非以限制之方式來意指的。僅以下申請專利範圍(包括所有等效物)意欲界定本發明之範疇。

2．．．阻抗物切換記憶體元件

4．．．頂部導體

6．．．底部導體

12．．．底部重摻雜區域

14．．．中間本質區域

16．．．頂部重摻雜區域

30．．．二極體

100．．．基板

102．．．絕緣層

104．．．黏著層/氮化鈦層

106．．．導電材料/鎢層/導電層/鋁層

108．．．介電材料/介電填充物/介電質

109．．．平坦表面

110．．．障壁層/氮化鈦層

112．．．鍺層/底部重摻雜區域/二極體層/重摻雜n型區域

114．．．鍺層/二極體層/本質區域

116．．．頂部重摻雜區域/二極體層/重摻雜p型區域

117．．．稀有金屬層

118．．．電阻率切換元件/阻抗物切換元件/氧化鎳層

119．．．稀有金屬層

120．．．氮化鈦黏著層/氮化鈦障壁層

121．．．可選障壁層/導電障壁材料層

122．．．鋁層

123．．．可選頂部障壁層

124．．．頂部氮化鈦障壁層

125．．．鈦層

130．．．鎢導電層

200．．．導電軌/底部導體

300．．．柱

400．．．頂部導體

A．．．區域

B．．．區域

D．．．區域

V₁ ．．．第一電壓

V₂ ．．．電壓

V₃ ．．．電壓

V₄ ．．．電壓

圖1係一可能記憶體單元之透視圖，該記憶體單元具有一安置於導體之間的阻抗物切換材料。

圖2係根據本發明而形成之可重寫非揮發性記憶體單元的透視圖。

圖3係一包含如圖2中所示之彼等單元之單元的記憶體層之透視圖。

圖4係I-V曲線圖，其展示了無方向性阻抗物切換材料之低-高及高-低阻抗轉換。

圖5a係I-V曲線圖，其展示了方向性阻抗物切換材料之低-高阻抗轉換。圖5b係I-V曲線圖，其展示了方向性阻抗物切換材料之高-低阻抗轉換。

圖6係在本發明之某些實施例中較佳之垂直定向p-i-n二極體的透視圖。

圖7係在本發明之其他實施例中較佳之垂直定向齊納二極體的透視圖。

圖8係如圖6之二極體之p-i-n二極體的I-V曲線圖。

圖9係如圖7之二極體之齊納二極體的I-V曲線圖。

圖10係本發明之一實施例之透視圖，其中阻抗物切換材料被夾於稀有金屬層之間。

圖11a係一說明本發明之一實施例之截面圖，其中阻抗物切換材料未經圖案化及蝕刻。圖11b係本發明之一較佳實施例之透視圖，其中阻抗物切換材料及頂部導體經圖案化及蝕刻。

圖12係一圖表，其描繪了在本發明之一實施例中記憶體單元之四個不同資料狀態的電流對電壓。

圖13a-13c係截面圖，其說明了根據本發明之一較佳實施例而形成的整體三維記憶體陣列之記憶體層之形成中的階段。

圖14係截面圖，其說明了根據本發明之一較佳實施例而形成的整體三維記憶體陣列之一部分。

圖15係截面圖，其說明了根據本發明之一不同較佳實施例而形成的整體三維記憶體陣列之一部分。

圖16a-16c係截面圖，其說明了根據本發明之又一較佳實施例而形成的整體三維記憶體陣列之記憶體層之形成中的階段。

30．．．二極體

118．．．電阻率切換元件/阻抗物切換元件/氧化鎳層

200．．．導電軌/底部導體

400．．．頂部導體

Claims

一種非揮發性記憶體單元，其包含：一二極體；一阻抗物切換元件，其包含金屬氧化物或氮化物化合物之一電阻率切換層，該金屬氧化物或氮化物化合物僅包括一金屬；及一柱，其中：該二極體及該阻抗物切換元件為該記憶體單元之部分，該二極體及該阻抗物切換元件串聯連接且安置於一第一導體與一第二導體之間，該第二導體在該第一導體上方，且該二極體及該阻抗物切換元件垂直安置於其間，且該二極體駐留於該柱中且垂直定向。
如請求項1之非揮發性記憶體單元，其中該金屬氧化物或氮化物化合物係選自由以下各物組成之群組：Ni_x O_y 、Nb_x O_y 、Ti_x O_y 、Hf_x O_y 、Al_x O_y 、Mg_x O_y 、Co_x O_y 、Cr_x O_y 、V_x O_y 、Zn_x O_y 、Zr_x O_y 、B_x N_y 及Al_x N_y 。
如請求項1之非揮發性記憶體單元，其中該二極體在該阻抗物切換元件上方。
如請求項1之非揮發性記憶體單元，其中該阻抗物切換元件在該二極體上方。
如請求項1之非揮發性記憶體單元，其中該第一導體及該第二導體為軌形。
如請求項5之非揮發性記憶體單元，其中該第一導體在一第一方向上延伸，且該第二導體在一不同於該第一方向之第二方向上延伸。
如請求項6之非揮發性記憶體單元，其中該阻抗物切換元件安置於該柱中。
如請求項6之非揮發性記憶體單元，其中該阻抗物切換元件為軌形，安置於該第二導體與該二極體之間，且在該第二方向上延伸。
如請求項6之非揮發性記憶體單元，其中該阻抗物切換元件為軌形，安置於該第一導體與該二極體之間，且在該第一方向上延伸。
如請求項1之非揮發性記憶體單元，其中該第一導體或該第二導體包含鋁。
如請求項1之非揮發性記憶體單元，其中該第一導體或該第二導體包含鎢。
如請求項1之非揮發性記憶體單元，其中該二極體為一半導體接面二極體。
如請求項12之非揮發性記憶體單元，其中該半導體接面二極體包含矽、鍺，或矽或鍺之一合金。
如請求項13之非揮發性記憶體單元，其中該矽、鍺，或矽或鍺之合金並非單晶的。
如請求項14之非揮發性記憶體單元，其中該矽、鍺，或矽或鍺之合金為多晶的。
如請求項13之非揮發性記憶體單元，其中該半導體接面二極體為垂直定向的，包含一具有一第一傳導性類型之底部重摻雜區域、一中部本質或輕摻雜區域，及一具有一第二傳導性類型的頂部重摻雜區域。
如請求項13之非揮發性記憶體單元，其中該半導體接面二極體為一齊納二極體。
如請求項17之非揮發性記憶體單元，其中該齊納二極體為垂直定向的，包含一具有一第一傳導性類型之底部重摻雜區域，及一具有一第二傳導性類型的頂部重摻雜區域。
如請求項1之非揮發性記憶體單元，其中該記憶體單元為一第一記憶體層之部分。
如請求項19之非揮發性記憶體單元，其中該第一記憶體層形成於一單晶矽基板上方。
如請求項19之非揮發性記憶體單元，其中至少一第二記憶體層在一整體三維記憶體陣列中整體形成於該第一記憶體層上方。
如請求項1之非揮發性記憶體單元，其中該阻抗物切換元件鄰近於一稀有金屬。
如請求項22之非揮發性記憶體單元，其中該稀有金屬選自由以下各物組成之群組：Pt、Pd、Ir及Au。
如請求項1之非揮發性記憶體單元，其中金屬氧化物或氮化物化合物之該電阻率切換層可處於複數個電阻率狀態中之一者中。
如請求項24之非揮發性記憶體單元，其中金屬氧化物或氮化物化合物之該電阻率切換層在一設定脈衝施加至該阻抗物切換元件後即自一較高電阻率狀態轉換至一較低電阻率狀態。
如請求項24之非揮發性記憶體單元，其中金屬氧化物或氮化物化合物之該電阻率切換層在一重設脈衝施加至該阻抗物切換元件後即自一較低電阻率狀態轉換至一較高電阻率狀態。
如請求項1之非揮發性記憶體單元，其中該記憶體單元為可重寫的。
如請求項1之非揮發性記憶體單元，其中金屬氧化物或氮化物化合物之該電阻率切換層可處於複數個電阻率狀態中之一者中。
如請求項28之非揮發性記憶體單元，其中金屬氧化物或氮化物化合物之該電阻率切換層在一設定脈衝施加至該阻抗物切換元件後即自一較高電阻率狀態轉換至一較低電阻率狀態。
如請求項28之非揮發性記憶體單元，其中金屬氧化物或氮化物化合物之該電阻率切換層在一重設脈衝施加至該阻抗物切換元件後即自一較低電阻率狀態轉換至一較高電阻率狀態。
如請求項1之非揮發性記憶體單元，其中金屬氧化物或氮化物化合物之該電阻率切換層包括一金屬添加物，其中該金屬添加物在該金屬氧化物或氮化物化合物層中之金屬原子的約0.01%與約5%之間。
如請求項31之非揮發性記憶體單元，其中該金屬添加物選自由以下各物組成之群組：鈷、鋁、鎵、銦、錳、鎳、鈮、鋯、鈦、鉿、鉭、鎂、鉻、釩、硼、釔及鑭。