JP2009505424A - 再生可能可変抵抗絶縁メモリ装置およびその形成方法 - Google Patents

再生可能可変抵抗絶縁メモリ装置およびその形成方法 Download PDF

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Abstract

本発明は可変抵抗メモリ装置（３０１）における形造された下部電極の使用に関する。望ましい円錐状形造された下部電極（３０８）は下部電極の頂点における絶縁材料（３１２）の厚さが最細であり、下部電極の頂点における電界が最大であることを確保する。電極（３０８、３１０）の配置およびメモリ素子の構造はメモリ装置内に安定で確実に導電路を作り出し、および、スイッチングとメモリ特性を再生可能にする。
【選択図】図３

Description

本発明は可変抵抗材料を用いて形成されるランダムアクセスメモリ（ＲＡＭ）装置の分野に関し、および特に、可変抵抗メモリ素子のための改善された構造、そしてその製造方法に関する。
可変抵抗（値）（ｒｅｓｉｓｔａｎｃｅ）メモリは外部影響によって変化させることが可能の電気的抵抗特性を有するＲＡＭである。可変抵抗メモリセルの基本構成要素は可変抵抗器（または抵抗：ｒｅｓｉｓｔｏｒ）である。可変抵抗器は（２つ状態のメモリ回路において）高抵抗または低抵抗を有するようにまたは(多状態のメモリ回路において)いずれかの中間抵抗値を有するようにプログラムされることが可能である。可変抵抗メモリセルの異なる抵抗値は可変抵抗メモリ回路内に格納されている情報を表す。可変抵抗メモリの利点は、回路の簡単さでありこれによりより小さい装置に導き、さらに、メモリセルの不揮発特性、およびメモリ状態の安定性である。
図１は従来の可変抵抗メモリ装置の断面側面を示す。この可変抵抗メモリ装置はＧＲＡＤ型（１つの抵抗、１つのダイオード）である。それは、基板１００内にワード線（Ｎ型領域）、複数のＰ＋領域１０４とＮ＋領域１０６を含み、ワード線１０２とＰ＋領域１０４はダイオードを構成する。誘電体層１１４は基板１００上に形成される。複数のメモリ部１０７は誘電体層１１４内に配置され、各メモリ部１０７は平板下部電極１０８、平板上部電極１１０、および平板下部電極１０８と平板上部電極１１０との間に１つまたはそれ以上の層で形成される抵抗膜１１２を含む。ワード線接続（またはコンタクト）ビア１１６は誘電体層１１４内に形成される。ワード線接続ビア１１６の１つの端部はＮ＋領域１０６に電気的に接続され、他の端部は誘電体層１１４の表面上の導電線１２０に接続され、その結果ワード線１０２は外部回路と電気的に接続することが可能となる。さらに、メモリ部１０７の上部電極１１０と電気的に接続するために誘電体層１１４上に形成されるビット線１１８がある。
従来の可変抵抗メモリ装置の第二例は図２に説明される１Ｒ１Ｔ型（１つの抵抗器１つのトランジスタ）メモリ装置である。この装置は基板２００内の複数Ｎ＋領域２０２および２０４を含む。誘電体層２２０は基板２００上に形成される。誘電体層２２０は複数のメモリ部２０７、複数のゲート構造（ワード線）２１２および複数の接続ビア２１４と２１６を含む。各メモリ部２０７は平板下部電極２０６、平板上部電極２０８、および１つまたはそれ以上の材料層で形成される抵抗膜２１０を含み、各メモリ部はそれぞれのＮ＋領域の表面上に配置される。ゲート構造２１２およびＮ＋領域２０２と２０４はトランジスタを構成する。接続ビア２１２および２１４はそれぞれゲート構造２１２および共通線２０４に電気的に接続され、そのようにゲート構造２１２および共通線２０４は外部回路との接続が可能となる。さらに、メモリ部２０７の平板上部電極２０８と電気的に接続するために誘電体層２２０上に形成されるビット線２１８がある。
残念ながら、図１および２に開示されるように２つ金属電極平板間に挟まれる抵抗膜または絶縁酸化物を有する金属−絶縁体−金属（ＭＩＭ）構造は安定で再生可能スイッチングを提供せず、そして素子間の導電路が上部および下部電極間の抵抗膜または絶縁酸化物内のどこでも発生できるので制御可能な態様のメモリ特性を提供しない。素子間のランダムおよび予測不可能導電路は堆積される膜内のランダムおよび予測不可能欠陥場所によって作り出されると信じられる。
ゆえに、抵抗スイッチング現象に基づくメモリ装置の大きいアレイを形成する可変抵抗メモリ装置内の電極間の導電路の改善および制御のための代替装置が必要とされる。
本発明は可変抵抗メモリ装置における形造(ｓｈａｐｅｄ)された下部電極の使用に関する。形造された下部電極は下部電極の頂点（またはチップ：ｔｉｐ）における絶縁材料の厚さが最細であり、ゆえに下部電極の頂点における電界が最大であることを確実にする。電極頂点の小さい曲率はまた局部電界を強める。電極の配置およびメモリ素子の構造はメモリ装置内に安定で確実で再生可能なスイッチングとメモリ特性を有する導電路を作り出す。
本発明のさらなる効果および特徴は本発明の好適実施例を説明する後続の詳細説明および図面から明らかになる。
後続の詳細記述において、添付図が参照され、この図は明細書の一部を構成し、そして本発明が実施される特定の例示的な実施例を一例として示す。当業者によって実施することを可能にするためにこれらの実施例が十分に詳細に記載され、そして本発明の精神と範囲から離脱せずに構造的に、論理的及び電気的変更がなされることが可能であると理解されたい。述べられる処理工程の進行は本発明の例示的な実施例であり、しかしながら、工程の順序はここに記載されるものに限定されずそして従来において知られているように一定順序内に必然的に発生する工程を除いて変更されうるであろう。
後続の記述に用いられる“基板”（ｓｕｂｓｔｒａｔｅ）はプラスチック（ｐｌａｓｔｉｃ）、セラミック（ｓｅｒａｍｉｃ）、半導体（ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、または露出基板表面を有する他の基板を含むいずれかの支持構造も含むがこれに限定しない。半導体基板はシリコン、シリコン−オン−インシュレター（ＳＯＩ：ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）、シリコン−オン−サファイヤ（ＳＯＳ：ｓｉｌｉｃｏｎ−ｏｎ−ｓａｐｐｈｉｒｅ）、ドープされるまたはドープされない半導体、基礎半導体土台によって支えられるシリコンのエピタキシャル（ｅｐｉｔａｘｉａｌ）層、そして他の半導体材料構造であることを理解されたい。後続の記述に半導体基板またはウェファーが参照されるとき、基礎半導体または土台内または上に領域または接合を形成するために従来の処理工程が用いられる。
本発明は典型的な実施例を説明する図を参照して説明され、そして同様の参照番号は同様の特徴を示す。
本発明の実施例に従うメモリ装置３０１は図３に図式的に説明される。装置３０１は形造された下部電極３０８、上部電極３１０、誘電体層３１４、および形造された下部電極３０８と上部電極３１０間の可変抵抗絶縁材料３１２を含む。本発明の好まれる実施例において、可変抵抗絶縁材料３１２は、例えばＰＣＭＯ薄膜（つまり、Ｐｒ０．７Ｃａ０．３ＭｎＯ３）などの大きな磁石抵抗（ｃｏｌｏｓｓａｌ ｍａｇｎｅｔ ｒｅｓｉｓｔｉｖｅ）薄膜；例えばドープ（ｄｏｐｅｄ）または非ドープ（ｕｎｄｏｐｅｄ）ＢａＴｉＯ３、ＳｒＴｉＯ３、またはＳｒＺｒＯ３などのペロブスカイト（Ｐｅｒｏｖｓｋｉｔｅ）構造を有する酸化膜；または、例えばＮｂ２Ｏ５、ＴｉＯ２、ＴａＯ５、およびＮｉＯなどの酸化膜などのリバーシブルの抵抗（ｒｅｓｉｓｔａｎｃｅ−ｒｅｖｅｒｓｉｂｌｅ）材料から形成される。好ましい可変抵抗絶縁材料３１２はＳｒＴｉＯ３である。形造された下部電極３０８および上部電極３１０は、例えば白金、チタンまたは金など金属、または例えばＳｒＲｕＯ３などの他の適切な材料から形成される。
図４を参照する。図４は図３に類似しそして基板３００上に上部電極３１０が形成される前に可変抵抗絶縁材料３１２が平坦化されるメモリ装置３０３を説明する。
図５を参照する。図５は図３および４に類似しそして導電プラグ３２２上に下部電極３０８が形成される本発明の第３実施例に従うメモリ装置３０４を説明する。図３と共に上述されているように、基板３００上に上部電極３１０が形成される前に可変抵抗絶縁材料３１２が平坦化される。図３と共に上述されているように、可変抵抗絶縁材料３１２は簡単に堆積されそして可変抵抗絶縁材料３１２上に形成される上部電極３１０有することを理解されたい。
図６−１１は本発明の典型的な実施例に従うメモリ装置の形成を示す。従来動作の結果に論理上要求されること以外、ここに述べられるいずれかの動作のためにも特定の順序が要求されない。従って、以下の動作が一般順序に実行されるものとして述べられ、順序は例示的だけでありそして要望されれば代替されることができる。
図６は基板３００上に形成される誘電体層３１４を説明する。誘電体層３１４は、化学的気相成長（ＣＶＤ：ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）によるスパッタリング、プラズマ強化（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ）ＣＶＤ（ＰＶＣＶＤ）または物理気相成長（ＰＶＤ：ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）などの知られているいずれかの成長法によっても形成される。誘電体層３１４は、二酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）などの従来絶縁酸化物；低誘電率材料；他のもの、から形成される。
マスク３１６は誘電体層３１４上に形成される。説明されている実施例において、マスク３１６はフォトレジスト（ｐｈｏｔｏｒｅｓｉｓｔ）マスクであり、しかしながら、マスク３１６は、例えば、金属（ｍｅｔａｌ）などのいずれかの他の適切な材料でも代替できる。基板３００に拡張する開口部３１３は誘電体層３１４およびマスク３１６内に形成される。開口部３１３は、例えば、従来パターンニングおよびエッチング処理の技術に知られている方法によって形成される。できれば、開口部３１３は実質上垂直側壁を有するようにドライエッチング（ｄｒｙ ｅｔｃｈ）ビアプロセスによって形成される。
図８は形造された下部電極３０８の形成を示す。円錐状形造された下部電極３０８およびマスク３１６上に導電層３４１を形成するために導電材料はマスク３１６上にそして開口部３１３、３１５を通して基板３００上に堆積される。形造された下部電極３０８は、例えば、白金、チタンまたは金のいずれかの導電性材料、または例えばＳｒＲｕＯ３などの他の適切な材料を含む。導電性材料は、蒸発または平行スパッタリング（ｃｏｌｌｉｍａｔｅｄ ｓｐｕｔｔｅｒｉｎｇ）などの物理気相成長（ＰＶＤ）処理によって堆積され、しかしいずれかの適切な技術も用いられる。矢印３５１に示されるように、基板３００は導電性材料の堆積中に回転される。そのうえに、矢印３５０に示されるように、導電性材料は単方向に堆積される。できれば、矢印３５０の角度によって図８に示されるように、導電性材料は基板３００の上部表面に関しておおよそ７５度以下の角度において堆積され、しかし要望されれば導電性材料はまたおおよそ７５度の角度において堆積されることができる。
ＰＶＤ処理を用いて形造された下部電極３０８を形成することによって、従来化学的気相成長（ＣＶＤ）プラグ処理における電極が形成されるときに発生する割れ目またはギャップが避けられる。そのうえ、ＰＶＤ堆積される材料はＣＶＤ堆積される材料より滑らかな表面を有する傾向がある。従って形造された下部電極３０８は従来電極より滑らかな表面を有することになる。
図９に説明されているように、導電性層３４１およびマスク３１６は除去される。これはいずれかの適切な技術によっても成し遂げることができる。例えば、化学機械研磨（ＣＭＰ：ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈ）ステップが実施されることができまたは知られている技術に応じて溶剤リフトオフ（ｓｏｌｖｅｎｔ ｌｉｆｔ−ｏｆｆ）処理が用いられる。
図１０を参照すると、可変抵抗絶縁材料層３１２は開口部３１５内部および形造された下部電極３０８のまわりに形成される。可変抵抗絶縁材料層３１２は、例えばＰＣＭＯ薄膜（つまり、Ｐｒ０．７Ｃａ０．３ＭｎＯ３）などの大きな磁石抵抗（ｃｏｌｏｓｓａｌ ｍａｇｎｅｔ ｒｅｓｉｓｔｉｖｅ）薄膜；例えばドープ（ｄｏｐｅｄ）または非ドープ（ｕｎｄｏｐｅｄ）ＢａＴｉＯ３、ＳｒＴｉＯ３、またはＳｒＺｒＯ３などのペロブスカイト（Ｐｅｒｏｖｓｋｉｔｅ）構造を有する酸化膜；または、例えばＮｂ２Ｏ５、ＴｉＯ２、ＴａＯ５、およびＮｉＯなどの酸化膜などのリバーシブルの抵抗（ｒｅｓｉｓｔａｎｃｅ−ｒｅｖｅｒｓｉｂｌｅ）材料から形成される。好ましい可変抵抗絶縁材料３１２はＳｒＴｉＯ３である。可変抵抗絶縁材料層３１２は、例えば、パルスレーザー（ｐｌｕｓｅｄ ｌａｓｅｒ）堆積（ＰＬＤ）、ＰＶＤ、スパッタリング、またはＣＶＤなどの知られている方法によって形成される。
図１１を参照すると、第二電極３１０は可変抵抗絶縁材料層３１２上に形成される。第二電極３１０は、例えば白金、チタンまたは金のいずれかの電気的導電性材料、または例えばＳｒＲｕＯ３などの他の適切な材料から形成される。
メモリ装置３０１をメモリアレイの様々な回路に電気的に接続するために従来処理ステップが次に実施されることができる。
図１２−１３は本発明に従うメモリ素子３０１の形成のための他の例示的な実施例を説明する。第二開口部３１５（図７）が形成される必要がない点を除いて、図１２−１３に説明される実施例は図６−１１に説明される実施例と類似する。
図１２に示されているように、フォトレジストマスクであるマスク３１６は誘電体層３１４および基板３００上に適用される。基板３００に拡張する開口部３１３は誘電体層３１４およびマスク３１６内に形成される。
図８と関連して上述されているように、形造された下部電極３０８が形成されることができる。図１３に説明されているように、形造された下部電極３０８およびマスク３１６上に導電層３４１を形成するために導電材料はマスク３１６上にそして開口部３１３を通して基板３００上に堆積される。矢印３５１に示されるように、基板３００は導電性材料の堆積中に回転される。そのうえに、矢印３５０に示されるように、導電性材料は単方向に堆積される。できれば、矢印３５０の角度によって図１３に示されるように、導電性材料は基板３００の上部表面に関しておおよそ７５度より以下の角度において堆積され、しかし要望されれば導電性材料はまたおおよそ７５度以下の角度において堆積されることができる。
図９−１１を参照する上述のようにメモリ装置３０１は次に処理される。メモリ装置３０１をメモリアレイの様々な回路に電気的に接続するために従来処理ステップが次に実施されることができる。
図１４−１６は本発明の第二の例示的実施例に従うメモリ素子３０１の形成を説明する。図１４は図６−１０または１２−１３に関連する上述のように処理されるメモリ装置を説明する。
図１５に示される構造を獲得するためにＣＭＰステップは実施され可変抵抗絶縁材料層３１２を平坦化する。図１６に説明されるように第二電極３１０は可変抵抗絶縁材料層３１２上に形成される。上述のように、第二電極３１０は、例えば白金、チタンまたは金のいずれかの電気的導電性材料、または例えばＳｒＲｕＯ３などの他の適切な材料から形成される。メモリ装置３０１をメモリアレイの様々な回路に電気的に接続するために従来処理ステップが次に実施されることができる。
上述の実施例はメモリアレイの一部である本発明に従ういくつかの可能な可変抵抗メモリ素子構造のみの形成に関する。しかしながら、本発明は、本発明の精神内にメモリアレイとして製造されそしてメモリ素子アクセス回路と動作することが可能な他のメモリ構造の形成を考慮することを理解されたい。
図１７は、例えば、本発明に従う可変抵抗メモリ素子（例えば、素子３０１および／または３０３（それぞれ、図３および４））を用いるメモリ装置のメモリ回路７４８を含むプロセッサシステム７００を説明する。プロセッサシステム７００は、例えば、コンピュータシステムであり、一般的にマイクロプロセッサなどの中央演算部（ＣＰＵ）７４４、デジタル信号プロセッサ、または他のプルグラム可能なデジタル論理装置を含み、これらはバス７５２を通じて入力／出力（Ｉ／Ｏ）装置７４６と通信する。メモリ回路７４８はバス７５２を通じてＣＰＵ７４４と通信し、典型的にメモリ制御装置と通じる。
コンピュータシステムの場合、プロセッサシステム７００は、バス７５２を通じてＣＰＵ７４４と通信するフロッピディスクドライブ７５４およびコンパクトディスク（ＣＤ）ＲＯＭドライブ７５６などの周辺装置を含むことになる。メモリ回路７４８は、１つまたはそれ以上の可変抵抗メモリ素子、例えば、素子２００および／または６００を含む集積回路として好ましくは構成される。要望されれば、メモリ回路７４８はプロセッサ、例えばＣＰＵ７４４、と共に単一集積回路内に組み合わされることになる。
現在知られている典型的な実施例に従って本発明は詳細に述べられているが、本発明はそのような開示されている実施例に限定されないことを直ちに理解されたい。それより、本発明の趣旨および範囲と同等のいずれかのここに述べられていない変形、代替、入れ替え、または均等な構成も含むために本発明は修正されることができる。したがって、本発明は前述の開示によって限定されるとして見られるべきではなく、しかし添付請求項の範囲のみによって限定される。
従来の抵抗ランダムアクセスメモリ装置の断面側面を示す。 従来の他の抵抗ランダムアクセスメモリ装置の断面側面を示す。 本発明の例示的な実施例に従うメモリ装置の断面側面の一部を説明する。 本発明の第二の例示的な実施例に従うメモリ装置の断面側面の一部を説明する。 本発明の第三の例示的な実施例に従うメモリ装置の断面側面の一部を説明する。 本発明の例示的な実施例に従うメモリ装置を形成するための処理を受ける半導体ウェハーの断面側面図の一部を説明する。 図６に示す処理のその後続処理の段階における図６の半導体を説明する。 は図７に示す処理のその後続処理の段階における図６の半導体を説明する。 図８に示す処理のその後続処理の段階における図６の半導体ウエハを説明する。 図９に示す処理のその後続処理の段階における図６の半導体ウエハを説明する。 図１０に示す処理のその後続処理の段階における図６の半導体ウエハを説明する。 本発明の例示的な実施例に従うメモリ装置を形成するための第二処理を受ける半導体ウェハーの断面側面図の一部を説明する。 図１２に示す処理のその後続処理の段階における図１２の半導体を説明する。 本発明の第二の例示的な実施例に従うメモリ装置を形成するための処理を受ける半導体ウェハーの断面側面図の一部を説明する。 図１４に示す処理のその後続処理の段階における図１４の半導体を説明する。 図１５に示す処理のその後続処理の段階における図１４の半導体を説明する。 本発明に従って形成されたメモリ素子を有するプロセサベースシステムを説明する。

Claims (56)

  1. 基板と、
    前記基板上に生成される第一電極であって、該第一電極の第一先端は該第一電極の第二先端より長いものと、
    第二電極と、および
    前記第一と前記第二電極間の可変抵抗絶縁層とを含む
    ことを特徴とするメモリ素子。
  2. 前記可変抵抗絶縁層は酸化物層であることを特徴とする請求項１記載のメモリ素子。
  3. 前記第一電極は円錐状の形状を有することを特徴とする請求項１記載のメモリ素子。
  4. 前記第一電極は白金、チタン、金およびＳｒＲｕＯ３からなる群の中から選択されることを特徴とする請求項１記載のメモリ素子。
  5. 前記第一電極はＳｒＲｕＯ３であることを特徴とする請求項３記載のメモリ素子。
  6. 前記第二電極は白金、チタン、金およびＳｒＲｕＯ３からなる群の中から選択されることを特徴とする請求項１記載のメモリ素子。
  7. 前記可変抵抗絶縁層はＰＣＭＯ薄膜、ペロブスカイト構造および酸化膜からなる群の中から選択されることを特徴とする請求項１記載のメモリ素子。
  8. 前記可変抵抗絶縁層はＰｒ０．７Ｃｒ０．３ＭｏＯ３、Ｎｂ２Ｏ５、ＴｉＯ２、ＴａＯ５、およびＮｉＯからなる群の中から選択されることを特徴とする請求項６記載のメモリ素子。
  9. 前記可変抵抗絶縁層はドープまたは非ドープＢａＴｉＯ３、ＳｒＴｉＯ３、またはＳｒＺｒＯ３であることを特徴とする請求項１記載のメモリ素子。
  10. 前記メモリ素子は可変抵抗メモリ装置であることを特徴とする請求項１記載のメモリ素子。
  11. 該第二電極が形成される前に前記第一と前記第二電極間の該可変抵抗絶縁層が平坦化されることを特徴とする請求項１記載のメモリ素子。
  12. 該第二電極が前記堆積される可変抵抗絶縁層の上に形成されることを特徴とする請求項１記載のメモリ素子。
  13. 前記基板と前記第一電極間に形成される導電性プラグをさらに含むことを特徴とする請求項１記載のメモリ素子。
  14. 基板と、
    前記基板上に生成される誘電体層であって、前記誘電体層はその中に前記誘電体層の上部表面から前記基板までに形成される開口部を有するものと、
    前記基板上および前記誘電体層内の前記穴内に形成される第一電極であって、前記第一電極は円錐状構造を有するものと、
    前記誘電体層内の前記開口部内の前記第一電極上に形成される可変抵抗絶縁層と、および
    前記可変抵抗絶縁層上に形成される第二電極とを含む
    ことを特徴とするメモリ素子。
  15. 前記第一電極は白金、チタン、金およびＳｒＲｕＯ３からなる群の中から選択されることを特徴とする請求項１４記載のメモリ素子。
  16. 前記第一電極はＳｒＲｕＯ３であることを特徴とする請求項１５記載のメモリ素子。
  17. 前記第二電極は白金、チタン、金およびＳｒＲｕＯ３からなる群の中から選択されることを特徴とする請求項１５記載のメモリ素子。
  18. 前記可変抵抗絶縁層はＰＣＭＯ薄膜、ペロブスカイト構造および酸化膜からなる群の中から選択されることを特徴とする請求項１５記載のメモリ素子。
  19. 前記可変抵抗絶縁層はドープまたは非ドープＢａＴｉＯ３、ＳｒＴｉＯ３、またはＳｒＺｒ３であることを特徴とする請求項１５記載のメモリ素子。
  20. 前記可変抵抗絶縁層はＰｒ０．７Ｃｒ０．３ＭｏＯ３、Ｎｂ２Ｏ５、ＴｉＯ２、ＴａＯ５、およびＮｉＯからなる群の中から選択されることを特徴とする請求項１５記載のメモリ素子。
  21. 前記可変抵抗絶縁層は前記誘電体層上に形成されることを特徴とする請求項１５記載のメモリ素子。
  22. 該第二電極が形成される前に前記第一と前記第二電極間の該可変抵抗絶縁層が平坦化されることを特徴とする請求項１４記載のメモリ素子
  23. 該第二電極が前記堆積される該可変抵抗絶縁層の上に形成されることを特徴とする請求項１記載のメモリ素子。
  24. 前記メモリ素子は可変抵抗メモリ装置であることを特徴とする請求項１４記載のメモリ素子。
  25. 前記基板と前記第一電極間に形成される導電性プラグをさらに含むことを特徴とする請求項１４記載のメモリ素子。
  26. プロセッサと、および
    基板と、
    前記基板上に生成される第一電極であって、該第一電極の第一先端は該第一電極の第二先端より長いものと、
    第二電極と、および
    前記第一と前記第二電極間の可変抵抗絶縁層とを含む
    ことを特徴とするプロセッサシステム。
  27. 前記第一電極は円錐状の形状を有することを特徴とする請求項２６記載のプロセッサシステム。
  28. 前記第一電極は白金、チタン、金およびＳｒＲｕＯ３からなる群の中から選択されることを特徴とする請求項２６記載のプロセッサシステム。
  29. 前記第一電極はＳｒＲｕＯ３であることを特徴とする請求項２８記載のプロセッサシステム。
  30. 前記第二電極は白金、チタン、金およびＳｒＲｕＯ３からなる群の中から選択されることを特徴とする請求項２６記載のプロセッサシステム。
  31. 前記可変抵抗絶縁層はドープまたは非ドープＢａＴｉＯ３、ＳｒＴｉＯ３、またはＳｒＺｒＯ３であることを特徴とする請求項２６記載のプロセッサシステム。
  32. 前記可変抵抗絶縁層はＰｒ０．７Ｃａ０．３ＭｎＯ３、Ｎｂ２Ｏ５、ＴｉＯ２、ＴａＯ５、およびＮｉＯからなる群の中から選択されることを特徴とする請求項２６記載のプロセッサシステム。
  33. 前記メモリ素子は可変抵抗メモリ素子であることを特徴とする請求項２６記載のプロセッサシステム。
  34. 第一電極の第一先端は該第一電極の第二先端より長くなるように該第一電極を形成し、
    前記第一電極上に可変抵抗絶縁層を形成し、および
    前期第一電極と第二電極間に前記可変抵抗絶縁層が形成されるように前記第二電極を形成する。
    ことを特徴とするメモリ素子の形成方法
  35. 該第一電極の形成は円錐状形状を有する該第一電極の形成を含むことを特徴とする請求項３４記載の方法。
  36. 該第一電極の形成は導電性材料の堆積を含み、該基板の該上部表面に関して７５度以下の角度で該導電性材料の堆積中に該基板を回転することを特徴とする請求項３４記載の方法。
  37. 該基板上に該導電性材料は円錐状構造を形成するように該導電性材料が単方向に堆積されることを特徴とする請求項３６記載の方法。
  38. 前記第一電極は白金、チタン、金およびＳｒＲｕＯ３からなる群の中から選択された材料から形成されることを特徴とする請求項３４記載の方法。
  39. 前記可変抵抗絶縁層はドープまたは非ドープＢａＴｉＯ３、ＳｒＴｉＯ３、またはＳｒＺｒＯ３から形成されることを特徴とする請求項３４記載の方法。
  40. 前記可変抵抗絶縁層はＰｒ０．７Ｃｒ０．３ＭｏＯ３、Ｎｂ２Ｏ５、ＴｉＯ２、ＴａＯ５、およびＮｉＯからなる群の中から選択されることを特徴とする請求項３４記載のプロセッサシステム。
  41. 前記可変抵抗絶縁層はパルスレーザー成長、物理気相成長、スパッタリング、または化学的気相成長によって形成されることを特徴とする請求項３９記載の方法。
  42. 基板上に第一材料層を形成し、
    該基板上に第二材料層を形成し、
    該第一および第二材料層内部に第一開口部を形成することをさらに含み、該第一電極の形成は該第一開口部を通して導電性材料の堆積、および該導電性材料の堆積中に該基板の回転を含み、該導電性材料が単方向に堆積され、その結果該導電性材料は該基板上に円錐状構造を形成し、該導電性材料は該基板の該上部表面に関して７５度以下の角度において堆積されることを特徴とする請求項３４記載の方法。
  43. 基板上に誘電性材料を形成し、
    前記誘電性材料内部に開口部を形成し、
    導電性材料を堆積しながら該基板を回転することによって前記開口部に該導電性材料を堆積し、該導電性材料は単一角度方向に堆積され、その結果該導電性材料は該基板上に円錐状構造を形成し、該円錐状構造は第一電極となり、
    該開口部内部に可変抵抗絶縁層を形成し、および
    該可変抵抗絶縁層上に第二電極を形成することを含む
    ことを特徴とするメモリ素子の形成方法。
  44. 該導電性材料は該基板の該上部表面に関して７５度以下の角度において堆積されることを特徴とする請求項４３記載の方法。
  45. 前記第一電極は白金、チタン、金およびＳｒＲｕＯ３からなる群の中から選択されて形成されることを特徴とする請求項４３記載の方法。
  46. 前記可変抵抗絶縁層はドープまたは非ドープＢａＴｉＯ３、ＳｒＴｉＯ３、またはＳｒＺｒＯ３から形成されることを特徴とする請求項４３記載の方法。
  47. 前記可変抵抗絶縁層はパルスレーザー成長、物理気相成長、スパッタリング、または化学的気相成長によって形成されることを特徴とする請求項４６記載の方法。
  48. 前記可変抵抗絶縁層はＰｒ０．７Ｃｒ０．３ＭｏＯ３、Ｎｂ２Ｏ５、ＴｉＯ２、ＴａＯ５、およびＮｉＯからなる群の中から選択されることを特徴とする請求項４３記載のプロセッサシステム。
  49. 前記第二電極が形成される前に前記可変抵抗絶縁層の平坦化をさらに含むことを特徴とする請求項４３記載の方法。
  50. 基板上に誘電性材料を形成し、
    前記誘電性材料内部に第一開口部を形成し、
    前記誘電性材料内部の前記第一開口部の一部を拡大して第二開口部を形成し、
    該第一と第二開口部を通して導電性材料を堆積し、
    該導電性材料を堆積しながら該基板を回転し、該導電性材料は単一角度方向に堆積され、そのように該導電性材料は該基板上に円錐状構造を形成し、該円錐状構造は第一電極となり、
    該第一と第二開口部内に可変抵抗絶縁層を形成し、および
    可変抵抗絶縁層上に第二電極を形成することを含む
    ことを特徴とするメモリ素子の形成方法。
  51. 該導電性材料は該基板の該上部表面に関して７５度以下の角度において堆積されることを特徴とする請求項５０記載の方法。
  52. 前記第一電極は白金、チタン、金およびＳｒＲｕＯ３からなる群の中から選択されて形成されることを特徴とする請求項５０記載の方法。
  53. 前記可変抵抗絶縁層はドープまたは非ドープＢａＴｉＯ３、ＳｒＴｉＯ３、またはＳｒＺｒＯ３から形成されることを特徴とする請求項５０記載の方法。
  54. 前記可変抵抗絶縁層はパルスレーザー成長、物理気相成長、スパッタリング、または化学的気相成長によって形成されることを特徴とする請求項５３記載の方法。
  55. 前記可変抵抗絶縁層はＰｒ０．７Ｃａ０．３ＭｎＯ３、Ｎｂ２Ｏ５、ＴｉＯ２、ＴａＯ５、およびＮｉＯからなる群の中から選択されることを特徴とする請求項５０記載のプロセッサシステム。
  56. 前期第二電極が形成される前に前記可変抵抗絶縁層の平坦化をさらに含むことを特徴とする請求項５０記載の方法。
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