JP2005518665A - 抵抗変化メモリ用のセレン化銀／カルコゲナイドガラス - Google Patents

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Abstract

【課題】メモリの保持力及びスイッチング特性を改善した抵抗変化メモリ素子を提供する。
【解決手段】本発明は、データ保持力及びスイッチング特性を改善した抵抗変化メモリ素子を提供する方法及び装置に関するものである。本発明の好適例によれば、少なくとも１つのセレン化銀層（１８）をガラス層（１７、２０）間に配置した抵抗変化メモリ素子が提供され、これらのガラス層の少なくとも１つがカルコゲナイドガラスであり、ＧexＳe100-xの組成を有することが好ましい。

Description

（発明の分野）
本発明は、抵抗変化材料を用いて形成したランダムアクセスメモリ（ＲＡＭ）デバイスに関するものであり、特に、カルコゲナイド（カルコゲニド）ガラスを用いて形成した抵抗変化メモリ素子に関するものである。
（発明の背景）
周知の半導体部品は、ランダムアクセスメモリ（ＲＡＭ）のような半導体メモリである。ＲＡＭは、メモリ素子上での反復的な読出し及び書込み動作を可能にする。一般に、ＲＡＭデバイスは、一旦電源を切断するか、あるいは取り除くと、記憶しているデータが失われるという点で揮発性である。ＲＡＭデバイスの非限定的な例は、ダイナミック・ランダムアクセスメモリ（ＤＲＡＭ）、同期ダイナミック・ランダムアクセスメモリ（ＳＤＲＡＭ）、及びスタティック・ランダムアクセスメモリ（ＳＲＡＭ）を含む。これに加えて、ＤＲＡＭ及びＳＤＲＡＭも一般に、キャパシタにデータを記憶し、これらのキャパシタは、記憶しているデータを維持するために周期的にリフレッシュする必要がある。
近年、メモリ素子内のメモリ素子の数及び密度が増加しつつある。従って、各素子のサイズは縮小され、ＤＲＡＭの場合は、このことが素子のデータ保持時間も短くする。一般に、ＤＲＡＭメモリデバイスは、データ記憶を素子容量に頼り、そして従来の標準化されたサイクルで、約100mS毎に、リフレッシュコマンドを受信する。しかし、素子の数及び密度が増加すると共に、リフレッシュ期間内に少なくとも１回ですべてのメモリ素子をリフレッシュすることが、ますます困難になっている。これに加えて、リフレッシュ動作は電力を消費する。
米国特許5,761,115 米国特許5,896,312 米国特許5,914,893 米国特許6,084,796 近年、プログラマブル（プログラム可能な）導体メモリ素子を含む抵抗変化メモリ素子が、半揮発性及び不揮発性のランダムアクセスメモリとして研究されてきている。Kozicki他が、米国特許5,761,115、5,896,312、5,914,893、6,084,796で、２つの電極間に堆積させたカルコゲナイドガラスで形成した絶縁材料を含むプログラマブル半導体メモリ素子を開示している。銀のような導電材料を、絶縁材料中に混合する。この絶縁材料の抵抗は、高抵抗状態と低抵抗状態との間で変化させることができる。プログラマブル導体メモリ素子は通常、休止中は高抵抗状態である。低抵抗状態に至る書込み動作は、前記２つの電極間に電圧を印加することによって実行する。素子の抵抗を変化させるメカニズムは十分に理解されていない。Kozicki他によって提起された１つの理論では、導電性のドーピングを行った絶縁材料に、特定の印加電圧で構造変化が生じて、前記電極間に導電性のデンドライトまたはフィラメントが成長して、これら２つの電極を効果的に相互接続して、メモリ素子を低抵抗状態に設定する。デンドライトは、抵抗変化材料中の抵抗が最小の径路を通って成長する。
この低抵抗状態は、前記電圧を除去した後の何日間、あるいは何週間かは、不変のままである。こうした材料は、前記電極間に、素子に書き込んで低抵抗状態にするために使用した電圧と、少なくとも同程度の大きさの逆電圧を印加することによって、高抵抗状態に戻すことができる。ここでも、一旦電圧を除去しても、高抵抗状態が維持される。このようにして、こうしたデバイスは、例えば２つの抵抗状態を有する抵抗変化メモリ素子として機能することができ、このメモリ素子は２つの論理状態を規定することができる。
１つの好適な抵抗変化材料は、カルコゲナイドガラスから成る。特定例は、銀（Ａg）を含むセレン化ゲルマニウム（ＧexＳe100-x）である。セレン化ゲルマニウムの組成に銀を設ける１つの方法は、最初にセレン化ゲルマニウムを形成して、次に銀の薄い層をガラス上に堆積させて、この体積は、例えばスパッタリング、物理蒸着法、あるいは現在技術において既知の他の技法によって行う。この銀の層を、好適には600nm以下の波長の電磁エネルギーで照射して、これにより、このエネルギーが銀を通って銀／ガラスの境界面に達して、カルコゲナイド材料のカルコゲナイド結合を破壊して、これにより、ガラスが銀ドーピングあるいは光（フォト）ドーピングされる。銀−セレン化ゲルマニウムガラスの場合のように、ガラスを銀で処理することによっても、ガラスに銀を設けることができる。ガラスに金属を設ける他の方法は、セレン化ゲルマニウムガラス上にセレン化銀の層を設けることである。
現状の、銀をガラス中に混合する方法によれば、メモリ素子のカルコゲナイド材料の結晶性の程度及び性質が、このメモリ素子のプログラム特性に直接関係する。従って、銀を混合する現状のプロセス（処理工程）は、ガラスを不適正にドーピングして、カルコゲナイド材料の結晶性を不適切に変更しないために、ＧexＳe100-xガラス及び銀の量の精密な制御を必要とする。現状のプロセスは、銀河ガラス中に取り込まれる間にガラスのバックボーンがガラス形成領域中に残ることを保証するために、ガラスの的確な化学量論比（化学量論的組成、ストイキオメトリー）を慎重に選択する必要もある。
さらに、半導体プロセス中、及び／またはメモリ素子を内蔵した製造後の原構造を封止（パッケージ）する間に、素子が熱サイクル及び熱処理を受ける。熱処理は、メモリ素子中への制御不能な相当量の銀（シルバー）マイグレーションを生じさせ得る。メモリ素子中に銀が過剰に取り込まれることは、速い劣化、即ち短い寿命をもたらし、ついにはデバイスの故障を生じさせ得る。
従って、メモリの保持力及びスイッチング特性を改善した抵抗変化メモリ素子が必要とされる。また、熱処理中の銀マイグレーションに対する耐性のあるカルコゲナイドガラス・メモリ素子も必要とされる。
（発明の概要）
第１の好適例では、本発明は、第１カルコゲナイドガラス層と第２ガラス層との間に金属含有層を形成した抵抗変化メモリ素子、及びこの抵抗変化メモリ素子を形成する方法を提供する。一方あるいは両方のガラス層を金属ドーピングして、１つ以上の金属含有層をこれらのガラス層間に設けることができる。
第１の好適例のより狭い態様では、本発明は、少なくとも１つのセレン化銀の層を前記第１カルコゲナイドガラス層と前記第２ガラス層との間に形成したメモリ素子、及びこのメモリ素子を形成する方法を提供する。この第２ガラス層も、カルコゲナイドガラス層とすることができる。第１カルコゲナイドガラス層、セレン化銀層、及び第２ガラス層から成る積層が、２つの導電層あるいは電極の間に形成される。本発明の第１の好適例の変形例では、この積層が、前記カルコゲナイドガラス層と前記第２ガラス層と間に２つ以上のセレン化銀層を含むことができる。この第１の好適例の他の変形例では、前記第１カルコゲナイドガラス層が、複数のカルコゲナイドガラス層を含み、前記第２ガラス層が複数のガラス層を含むことができる。従って、この積層は、多層のカルコゲナイドガラス層と多層の第２ガラス層との間に形成された、互いに直列的に接触している１つ以上のセレン化銀層を含むことができる。前記第１の好適例のさらに他の変形例では、前記第１カルコゲナイド層の各々、及び前記第２ガラス層の各々のうちの１つ以上が、金属ドーパント、例えば銀ドーパントを含むことができる。
第２の好適例によれば、本発明は、複数のカルコゲナイドガラス層及び金属含有層を交互に具えたメモリ素子、及びこのメモリ素子を形成する方法を提供し、これらの層は、第１カルコゲナイドガラス層で始まり、最後のカルコゲナイドガラス層で終わり、最初のカルコゲナイドガラス層が第１電極に接触し、最後のカルコゲナイドガラス層が第２電極に接触する。従って、これらの複数のカルコゲナイドガラス層と金属含有層との交互層が、２つの電極間に積層される。これらの金属含有層は、セレン化銀のような銀−カルコゲナイドから成ることが好ましい。この第２の好適例の変形例では、前記金属含有層の各々が、複数の金属含有層を含むことができる。この第２の好適例の他の変形例では、前記カルコゲナイドガラス層の各々が、複数のカルコゲナイドガラス層を含むことができる。この好適例のさらに他の変形例では、１つ以上のカルコゲナイドガラス層が、金属ドーパント、例えば銀ドーパントを含むことができる。
本発明のこれら及び他の特徴及び利点は、以下の図面を参照した実施例の詳細な説明より、さらに良く理解することができる。
（実施例の詳細な説明）
以下の実施例の詳細な説明では、本発明の種々の特定実施例を参照する。これらの実施例は、当業者が本発明を実施できるように、十分詳細に説明する。他の実施例を採用することもでき、そして本発明の範囲を逸脱することなしに、種々の構造的、論理的、及び電気的な変更を行うことができることは明らかである。
以下の説明で用いる「基板」とは、これに限定されないが、露出した基板面を有する半導体基板を含めたあらゆる支持構造を含む。なお、半導体基板とは、シリコン−オン−インシュレータ（ＳＯＩ：シリコン基板上に絶縁膜を形成した構造）、シリコン−オン−サファイア（ＳＯＳ：サファイア基板上にシリコン膜を形成した構造）、ドーピング及び非ドーピングの半導体、ベース半導体の基礎によって支持されるシリコンのエピタキシャル層、及び他の半導体構造を含む。以下の説明において、半導体基板またはウエハーを参照する際には、それより前のプロセスステップ（処理段階）を利用して、領域あるいは接合が、ベース半導体または基礎中、あるいはこれらの上に形成されていることがある。
「銀」とは、元素の銀だけでなく、他の微量金属を有する銀、あるいは半導体産業で既知の他の金属との種々の合金を含み、但し、こうした銀の合金は導電性であり、かつ銀の物理的及び電気的特性が不変のままであるものに限られる。
「セレン化銀」とは、例えばＡg2Ｓe、Ａg2+xＳe、及びＡg2-xＳeのような、銀がやや過剰または不足である一部の種類を含めた種々のセレン化銀を含む。
「半揮発性メモリ」とは、デバイスから電源を外した後に長期間メモリ状態を維持することが可能な、あらゆるメモリデバイスまたはメモリ素子を含む。従って、半揮発性メモリデバイスは、電源を切断あるいは除去した後に、記憶しているデータを保持することができる。従って、「半揮発性メモリ」とは、半揮発性メモリデバイスだけでなく、不揮発性メモリデバイスも含む。
「抵抗変化材料」とは、カルコゲナイドガラス、及び銀のような金属を含むカルコゲナイドガラスを含む。例えば、「抵抗変化材料」とは、銀ドーピングしたカルコゲナイドガラス、銀−セレン化ゲルマニウム−ガラス、及びセレン化銀層を具えたカルコゲナイドガラスを含む。
「抵抗変化メモリ素子」とは、プログラマブル導体メモリ素子、半揮発性メモリ素子、及び不揮発性メモリ素子を含めた、印加電圧に応答して抵抗変化を示すあらゆるメモリ素子を含む。
「カルコゲナイドガラス」とは、周期表のVIb群（または１６群）にある元素を具えたガラスを含む。VIb群の元素はカルコゲンとも称し、硫黄（Ｓ）、セレン（セレニウム）（Ｓe）、テルル（Ｔe）、ポロニウム（Ｐo）、及び酸素（Ｏ）を含む。
ここで、図１〜１０を参照して本発明を説明し、これらの図は、本発明による抵抗変化メモリ素子１００の好適な実施例を示す。図１に、半導体基板１０、例えばシリコン基板上に形成した絶縁層１２の一部を示す。なお、抵抗変化メモリ素子は、シリコンのような半導体基板だけでなく、種々の基板材料上に形成することができる。例えば、絶縁層１２はプラスチック基板上に形成することができる。絶縁層１２は、化学気相成長法（化学蒸着法、ＣＶＤ）、プラズマＣＶＤ（プラズマエンハンストＣＶＤ、ＰＥＣＶＤ）、あるいは物理蒸着法（ＰＶＤ）によるスパッタリングのような、既知のいずれの堆積方法によっても形成することができる。絶縁層１２は、とりわけ酸化シリコン（ＳiＯ2）、チッ化シリコン（Ｓi3Ｎ4）、あるいは低誘電率の接点材料のような従来の絶縁酸化物で形成することができる。
次に、図１に示すように、第１電極１４を絶縁層１２上に形成する。第１電極１４は、あらゆる導電材料、とりわけ例えばタングステン、ニッケル、タンタル、アルミニウム、プラチナで構成することができる。次に、第１絶縁層１５を第１電極１４上に形成する。第１絶縁層１５は、絶縁層１２について上述したのと同じ材料、あるいは異なる材料で構成することができる。
ここで図２を参照して説明する。第１電極１４まで延びる開口１３を第１絶縁層１５内に形成する。開口１３は、現在技術で既知の方法、従来のパターン化及びエッチングプロセスによって形成することができる。次に、図３に示すように、第１カルコゲナイドガラス層１７を第１絶縁層１５上に形成して、開口１３を充填する。
本発明の第１実施例によれば、カルコゲナイドガラス層１７が、ＧexＳe100-ｘの化学量論比を有するセレン化ゲルマニウムガラスである。好適な化学量論比の範囲は、およそＧe20Ｓe80〜Ｇe40Ｓe60である。第１カルコゲナイドガラス層１７は、約100Å〜約1000Åの厚さを有することが好ましく、150Åがより好ましい。
第１カルコゲナイドガラス層は、セレン化銀層のような金属含有層を上に直接堆積させることのできるガラスバックボーンとして作用する。カルコゲナイドガラス層と接触するセレン化銀層のような金属含有層の使用は、金属（銀）ドーピングしたカルコゲナイドガラスを設けることを不要にして、カルコゲナイドガラスの金属ドーピングは、基板を紫外線放射で光（フォト）ドーピングすることを必要とする。しかし、オプション的な変形例として、セレン化銀層に接触しているカルコゲナイドガラス層を金属（銀）ドーピングすることも可能である。
本発明による化学量論比の組成を有する第１カルコゲナイドガラス層１７の形成は、いずれの適切な方法によっても達成することができる。例えば、所望の化学量論比のセレン化ゲルマニウム・フィルムを生じさせる、蒸着、適切な比率のゲルマニウムとセレンとのコスパッタリング、所望の化学量論比を有するセレン化ゲルマニウムのターゲットを用いたスパッタリング、あるいはＧeＨ4ガス及びＳeＨ2ガス（またはこれらのガスの種々の組成）の化学量論比での化学気相成長法が、を第１カルコゲナイド電極を形成するために使用できる方法の例である。
ここで、図４を参照して説明する。第１金属含有層１８は、セレン化銀が好ましく、第１カルコゲナイドガラス層１７上に堆積させる。あらゆる適切な金属含有層を用いることができる。例えば、適切な金属含有層は銀−カルコゲナイド層を含む。硫化銀、酸化銀、及びテルル化銀のすべてが、あらゆる適切なカルコゲナイドガラス層と組み合わせて用いることのできる銀−カルコゲナイドに適している。種々のプロセスを用いて、セレン化銀層１８を形成することができる。例えば、蒸着堆積及びスパッタリングのような物理蒸着技術を用いることができる。セレン化銀を形成するためには、化学気相成長法、共蒸着、あるいはセレン層をことのような他のプロセスを用いることもできる。
これらの層はあらゆる適切な厚さにすることができる。これらの層の厚さは、スイッチングのメカニズムに依存する。これらの層の厚さは、金属含有層の厚さが第１カルコゲナイドガラス層の厚さよりも大きくなるようにする。また金属含有層は第２ガラス層よりも厚く、これについては以下で説明する。これらの層の厚さは、セレン化銀層の厚さと第１カルコゲナイドガラス層の厚さとの比を、約５：１〜約１：１の間にすることが、より好ましい。換言すれば、セレン化銀層の厚さを、第１カルコゲナイドガラス層の厚さの約１〜５倍にする。セレン化銀層の厚さと第１カルコゲナイドガラス層の厚さの比が、約３．１：１〜約２：１であることが、より一層好ましい。
ここで図５を参照して説明する。第２ガラス層２０を第１セレン化銀層１８上に形成する。銀はセレン化銀上に直接堆積させることができないので、第２ガラス層は、セレン化銀層上に銀を堆積させることを可能にする。また、第２ガラス層は、銀のような金属が電極から素子内に侵入（マイグレーション）することを、防止または規制することができると考えられている。従って、第２ガラス層が金属のマイグレーションを規制または防止できる厳密なメカニズムは明確にわかっていないが、第２ガラス層は銀拡散制御層として作用することができる。拡散制御層用には、これに限らないがカルコゲナイドガラスを含めたあらゆる適切なガラスを用いることができる。第２カルコゲナイドガラス層は、第１カルコゲナイドガラス層と同じ化学量論比の組成、例えばＧexＳe100-xにすることができるが、そうである必要性はない。従って、第２ガラス層２０は、第１カルコゲナイドガラス層１７とは異なる材料、異なる化学量論比にすることができ、かつ／あるいは第１カルコゲナイドガラス層１７よりも剛性を高くすることができる。
第２ガラス層２０は、拡散制御層として使用する際には、一般に、ＳiＧe及びＧaＡsを除いたあらゆる適切なガラス材料で構成することができる。第２ガラス層２０に適したガラス材料の組成は、ＳiＳe（セレン化シリコン）、ＡsＳe（Ａs3Ｓe2のようなセレン化ヒ素）、ＧeＳ（硫化ゲルマニウム）、及びＧe、Ａs、Ｓeの化合物である。適切なガラス材料のいずれもが、さらに、窒化物、金属、及び周期表の１３〜１６群の他の元素を含む低濃度、即ち約３％未満のドーパントを具えることができる。
前記の層の厚さは、セレン化銀層の厚さが第２ガラス層の厚さよりも大きくなるようにする。セレン化銀層の厚さと第２ガラス層の厚さの比は、約５：１〜約１：１であることが好ましい。セレン化銀層の厚さと第２ガラス層の厚さの比は、セレン化銀層の厚さ対カルコゲナイドガラス層の厚さが約３．３：１〜約２：１であることが、より好ましい。第２ガラス層２０は、約100Å〜約1000Åの厚さを有することが好ましく、150Åであることがより好ましい。
第２ガラス層２０の形成は、いずれの適切な方法によっても達成することができる。例えば、化学気相成長法、蒸着、コスパッタリング、あるいは所望の化学量論比を有するターゲットを用いたスパッタリングが利用可能である。
ここで図６を参照して説明する。第２導電電極材料２２を第２ガラス層２０上に形成する。第２導電電極材料は、あらゆる導電材料、とりわけ、例えばタングステン、タンタル、チタニウム、あるいは銀を含むことができる。一般に、第２導電電極材料２２は銀を含む。従って、第２ガラス層２０は、銀のような導電材料が、抵抗変化メモリ素子１００を通るマイグレーションを大幅に遅くするか、あるいは防止するように選定することができる。
ここで図７を参照して説明する。１つ以上の追加的な絶縁層を第２電極２２及び第１絶縁層１５上に形成して、抵抗変化メモリ素子１００を、基板１０上の他の加工構造から絶縁することができる。そして従来のプロセスステップを実行して、第２電極２２をメモリアレイの種々の回路に電気的に結合することができる。
本発明の第１実施例の変形例によれば、セレン化銀のような金属含有材料の１つ以上の層を第１カルコゲナイドガラス層１７上に堆積させる。任意数のセレン化銀層を用いることができる。図８に示すように、図４に示すプロセスステップに続いて、オプションの第２セレン化銀層１９を第１セレン化銀層１８上に堆積させることができる。
これらの層の厚さは、金属含有層、例えばセレン化銀層を組み合わせた合計の厚さが、第１カルコゲナイドガラス層の厚さに等しいか、より大きくなるようにする。また、金属含有層を組み合わせた合計の厚さは、第２ガラス層の厚さよりも大きくする。金属含有層を組み合わせた合計の厚さが、第１カルコゲナイドガラス層の厚さの約１〜５倍であり、従って、第２ガラス層の厚さの約１〜５倍であることが好ましい。金属含有層を組み合わせた合計の厚さが、第１カルコゲナイドガラス層及び第２ガラス層の約２〜約３．３倍であることが、より一層好ましい。
本発明のさらに他の変形例では、第１カルコゲナイドガラス層を、セレン化ゲルマニウムのようなカルコゲナイドガラス材料の１つ以上の層で構成することができる。第２ガラス層は、ガラス材料の１つ以上の層で構成することもできる。あらゆる適切な数の層を用いて、第１カルコゲナイドガラス層及び第２ガラス層を構成することができる。しかし、金属含有層の合計の厚さは、前記１つ以上のカルコゲナイドガラス層の合計の厚さよりも厚くすべきであり、これに加えて、金属含有層の合計の厚さは、前記１つ以上の第２ガラス層の合計の厚さよりも厚くすべきである。金属含有層の合計の厚さと前記１つ以上のカルコゲナイドガラス層の合計の厚さとの比が、約５：１〜約１：１であることが好ましい。また、金属含有層の合計の厚さと前記１つ以上の第２ガラス層の合計の厚さの比も、約５：１〜約１：１であることが好ましい。金属含有層の合計の厚さが、前記１つ以上のカルコゲナイドガラス層を組み合わせた合計の厚さ、及び前記１つ以上の第２ガラス層の合計の厚さの約２〜約３．３倍であることが、より一層好ましい。
本発明のさらに他の変形例によれば、カルコゲナイドガラス層及び第２ガラス層の１つ以上を、金属、好適には銀でドーピングすることもできる。
ここで図９を参照して説明し、図９に、図４に示すプロセスステップに続く、本発明のメモリ素子の第２実施例を示す。第１電極と第２電極との間に形成した積層が、カルコゲナイドガラス層と、セレン化銀層のような金属含有層とを交互に含むことができる。図９に示すように、第１のカルコゲナイドガラス層１７を第１電極１４上に積層させて、第１セレン化銀層１８をこの第１カルコゲナイドガラス層１７上に積層させて、第２カルコゲナイドガラス層１１７を第１金属含有層１８上に積層させて、第２金属含有層１１８を第２カルコゲナイドガラス層１１７上に積層させて、第３カルコゲナイドガラス層２１７を第２金属含有層１１８上に積層させて、第３金属含有層２１８を第３カルコゲナイドガラス層２１７上に積層させて、第４カルコゲナイドガラス層３１７を第３金属含有層２１８上に積層させる。そして第２導電電極２２を、第４カルコゲナイドガラス層３１７上に積層させる。
第２実施例によれば、この積層は、少なくとも２つの金属含有層及び少なくとも３つのカルコゲナイドガラス層を具えている。しかし、この積層は、多数のカルコゲナイドガラス層と金属含有層とを交互に具えることができ、但しこれらの交互の層は第１カルコゲナイドガラス層で始まり、最後のカルコゲナイドガラス層で終わり、第１カルコゲナイドガラス層が第１電極に接触し、最後のカルコゲナイドガラス層が第２電極に接触する。これらのセレン化銀層とカルコゲナイドガラス層との交互の層の厚さ及び比率は、セレン化銀層が、これをつなぐカルコゲナイドガラス層よりも厚く、その比率は、セレン化銀層対これをつなぐカルコゲナイドガラス層が約５：１〜約１：１であることが好ましく、約３．３：１〜約２：１であることがより好ましいという点で、上述したものと同様である。
第２実施例の変形例では、セレン化銀のような金属含有材料の１つ以上の層を、カルコゲナイドガラス層間に堆積させる。任意数のセレン化銀層を用いることができる。図１０に示すように、図４に示すプロセスステップに続くプロセスステップでは、追加的なセレン化銀層４１８を第１セレン化銀層１８上に堆積させて、追加的なセレン化銀層５１８を第３セレン化銀層２１８上に堆積させることができる。
本発明のさらに他の変形例によれば、カルコゲナイドガラス層の各々が、セレン化ゲルマニウムのような１つ以上のより薄いカルコゲナイドガラス材料の層から成る。これらのカルコゲナイドガラス層は、いずれの適切な数の層を用いて構成することもできる。
本発明の第２実施例のさらに他の変形例では、１つ以上のカルコゲナイドガラス層を、好適には銀を含む金属でドーピングすることもできる。
本発明の第１実施例により構成したデバイス、特に２つのカルコゲナイドガラス層間にセレン化銀層を配置したデバイスは、従来のメモリデバイスよりも改善されたメモリ保持力及び書込み／消去性能を示す。これらのデバイスは、室温で、1200時間よりも良好な低抵抗のメモリ保持力もしめしている。これらのデバイスは2nS未満のパルス幅でスイッチングし、これに比べて従来のドーピングした可変抵抗メモリデバイスは約100nSでスイッチングを行う。
上述した実施例は１つの抵抗変化メモリ素子１００のみの構成を参照して説明してきたが、本発明は、任意数のこうした抵抗変化メモリ素子の構成を意図したものであり、これらのメモリ素子はメモリアレイの形に製造して、メモリ素子アクセス回路で動作させることができることは明らかである。
図１０に、一般的なプロセッサベースのシステム４００を示し、これは、メモリ回路４４８、例えばプログラマブル導体ＲＡＭを含み、メモリ回路４４８は、本発明により製造した抵抗可変メモリ素子を含む。コンピュータシステムのようなプロセッサシステムは一般に、中央処理装置（ＣＰＵ）４４４、これは例えばマイクロプロセッサ、ディジタル信号プロセッサ、あるいは他のプログラム可能な（プログラマブル）ディジタル論理デバイスであり、これらはバス４５２上で入力／出力デバイス４４６と通信する。メモリ４４８は、バス４５２上で、一般にメモリコントローラを通してシステムと通信する。
コンピュータシステムの場合は、プロセッサシステムが、フロッピー（登録商標）ディスクドライブ（駆動装置）４５４及びコンパクトディスク（ＣＤ）ＲＯＭドライブ４５６を含むことができ、これらのドライブもバス４５２上でＣＰＵ４４４と通信する。メモリ４４８を集積回路として構成して、この集積回路が１つ以上の抵抗変化メモリ素子１００を含むことが好ましい。所望すれば、メモリ４４８をプロセッサ、例えばＣＰＵ４４４と組み合わせて、単一の集積回路にすることができる。
以上の説明及び図面は、本発明の特徴及び利点を達成する好適な実施例を例示したものに過ぎない。本発明の範囲から外れることなしに、特定の処理条件及び構造に対する変形及び代替を行うことができる。従って、本発明は、以上の説明及び図面によって限定されるものではなく、特許請求の範囲のみによって限定されるものである。
本発明の第１実施例により製造したメモリ素子の、最初のプロセスステップの断面図である。 図１のメモリ素子の、図１に示すプロセスステップに続くプロセスステップの断面図である。 図１のメモリ素子の、図２に示すプロセスステップに続くプロセスステップの断面図である。 図１のメモリ素子の、図３に示すプロセスステップに続くプロセスステップの断面図である。 図１のメモリ素子の、図４に示すプロセスステップに続くプロセスステップの断面図である。 図１のメモリ素子の、図５に示すプロセスステップに続くプロセスステップの断面図である。 図１のメモリ素子の、図６に示すプロセスステップに続くプロセスステップの断面図である。 本発明の第１実施例の変形例によるメモリ素子の、図４に示すプロセスステップに続くプロセスステップの断面図である。 本発明のメモリ素子の第２実施例の、図４に示すプロセスステップに続くプロセスステップの断面図である。 本発明のメモリ素子の第２実施例の変形例の、図４に示すプロセスステップに続くプロセスステップの断面図である。 本発明により形成したメモリ素子を有するコンピュータシステムを示す図である。

Claims (142)

  1. 少なくとも１つの金属含有層と、
    少なくとも１つのカルコゲナイドガラス層と、
    少なくとも１つの他のガラス層とを具えて、
    前記金属含有層を、前記少なくとも１つのカルコゲナイドガラス層と前記少なくとも１つの他のガラス層との間に設けたことを特徴とする抵抗変化メモリ素子。
  2. 前記少なくとも１つのカルコゲナイドガラス層が、複数のカルコゲナイドガラス層から成ることを特徴とする請求項１に記載の抵抗変化メモリ素子。
  3. 前記少なくとも１つの他のガラス層が、複数のガラス層から成ることを特徴とする請求項１に記載の抵抗変化メモリ素子。
  4. 前記少なくとも１つの金属含有層が、銀−カルコゲナイドから成ることを特徴とする請求項１に記載の抵抗変化メモリ素子。
  5. 前記少なくとも１つの金属含有層が、セレン化銀から成ることを特徴とする請求項１に記載の抵抗変化メモリ素子。
  6. 前記少なくとも１つの金属含有層が、硫化銀から成ることを特徴とする請求項１に記載の抵抗変化メモリ素子。
  7. 前記少なくとも１つの金属含有層が、酸化銀から成ることを特徴とする請求項１に記載の抵抗変化メモリ素子。
  8. 前記少なくとも１つの金属含有層が、テルル化銀から成ることを特徴とする請求項１に記載の抵抗変化メモリ素子。
  9. 前記少なくとも１つのカルコゲナイドガラス層が、化学式ＧexＳe100-xを有する材料から成り、ここにｘ＝２０〜４３であることを特徴とする請求項４に記載の抵抗変化メモリ素子。
  10. 前記少なくとも１つのカルコゲナイドガラス層の化学量論比が、およそＧe40Ｓe60であることを特徴とする請求項４に記載の抵抗変化メモリ素子。
  11. 前記少なくとも１つの他のガラス層が、第２カルコゲナイドガラス層から成ることを特徴とする請求項４に記載の抵抗変化メモリ素子。
  12. 前記少なくとも１つの他のガラス層が、ＳiＳeの組成から成ることを特徴とする請求項４に記載の抵抗変化メモリ素子。
  13. 前記少なくとも１つの他のガラス層が、ＡsＳeの組成から成ることを特徴とする請求項４に記載の抵抗変化メモリ素子。
  14. 前記少なくとも１つの他のガラス層が、ＧeＳの組成から成ることを特徴とする請求項４に記載の抵抗変化メモリ素子。
  15. 前記少なくとも１つの他のガラス層が、ゲルマニウム、銀、及びセレンの化合物から成ることを特徴とする請求項４に記載の抵抗変化メモリ素子。
  16. 前記少なくとも１つの他のガラス層が、約100Å〜約1000Åの厚さを有することを特徴とする請求項１に記載の抵抗変化メモリ素子。
  17. 前記少なくとも１つの他のガラス層が、約150Åの厚さを有することを特徴とする請求項１に記載の抵抗変化メモリ素子。
  18. 前記少なくとも１つのカルコゲナイドガラス層が、約100Å〜約1000Åの厚さを有することを特徴とする請求項１に記載の抵抗変化メモリ素子。
  19. 前記少なくとも１つのカルコゲナイドガラス層が、約150Åの厚さを有することを特徴とする請求項１に記載の抵抗変化メモリ素子。
  20. 前記少なくとも１つの金属含有層が第１の厚さを有し、前記少なくとも１つのカルコゲナイドガラス層が第２の厚さを有し、前記第１の厚さ対前記第２の厚さの比が、約５：１〜約１：１であることを特徴とする請求項１に記載の抵抗変化メモリ素子。
  21. 前記少なくとも１つの金属含有層が第１の厚さを有し、前記少なくとも１つのカルコゲナイドガラス層が第２の厚さを有し、前記第１の厚さ対前記第２の厚さの比が、約３．３：１〜約２：１であることを特徴とする請求項１に記載の抵抗変化メモリ素子。
  22. 前記少なくとも１つの金属含有含有層が、複数の金属含有層の積層から成ることを特徴とする請求項１に記載の抵抗変化メモリ素子。
  23. 前記少なくとも１つの他のガラス層が、少なくとも１つの第２カルコゲナイドガラス層から成ることを特徴とする請求項１に記載の抵抗変化メモリ素子。
  24. さらに、
    前記少なくとも１つの第２カルコゲナイドガラス層に接触している少なくとも１つの第２金属含有層と、
    前記少なくとも１つの第２金属含有層に接触している少なくとも１つの第３カルコゲナイドガラス層と
    を具えていることを特徴とする請求項２３に記載の抵抗変化メモリ素子。
  25. 前記少なくとも１つのカルコゲナイドガラス層のうちの１つ以上が、金属ドーパントを含むことを特徴とする請求項１に記載の抵抗変化メモリ素子。
  26. 前記金属ドーパントが銀から成ることを特徴とする請求項２５に記載の抵抗変化メモリ素子。
  27. 前記少なくとも１つの金属含有層が第１の厚さを有し、前記少なくとも１つの他のガラス層が第２の厚さを有し、前記第１の厚さ対前記第２の厚さの比が、約５：１〜約１：１であることを特徴とする請求項１に記載の抵抗変化メモリ素子。
  28. 前記少なくとも１つの金属含有層が第１の厚さを有し、前記少なくとも１つの他のガラス層が第２の厚さを有し、前記第１の厚さ対前記第２の厚さの比が、約３．３：１〜約２：１であることを特徴とする請求項１に記載の抵抗変化メモリ素子。
  29. 前記少なくとも１つの金属含有層が、前記少なくとも１つのカルコゲナイドガラス層の各々及び前記少なくとも１つの他のガラス層の各々の厚さ以上の厚さを有することを特徴とする請求項１に記載の抵抗変化メモリ素子。
  30. 本体と、
    第１電極及び第２電極とを具えた抵抗変化メモリ素子であって、
    前記本体が第１ガラス層を具えて、前記第１ガラス層が少なくとも１つの銀−カルコゲナイド層に接触し、前記銀−カルコゲナイド層が第２ガラス層に接触して、
    前記第１ガラス層及び前記第２ガラス層の少なくとも一方が、カルコゲナイドガラス材料で形成され、
    前記第１電極及び前記第２電極がそれぞれ、前記第１ガラス層及び前記第２ガラス層に接触していることを特徴とする抵抗変化メモリ素子。
  31. 前記少なくとも１つの銀−カルコゲナイド層が、セレン化銀から成ることを特徴とする請求項３０に記載の抵抗変化メモリ素子。
  32. 前記少なくとも１つの銀−カルコゲナイド層が、硫化銀から成ることを特徴とする請求項３０に記載の抵抗変化メモリ素子。
  33. 前記少なくとも１つの銀−カルコゲナイド層が、酸化銀から成ることを特徴とする請求項３０に記載の抵抗変化メモリ素子。
  34. 前記少なくとも１つの銀−カルコゲナイド層が、テルル化銀から成ることを特徴とする請求項３０に記載の抵抗変化メモリ素子。
  35. 前記カルコゲナイドガラス材料が、化学式ＧexＳe100-xを有し、ここにｘ＝２０〜４３であることを特徴とする請求項３０に記載の抵抗変化メモリ素子。
  36. 前記少なくとも１つのカルコゲナイドガラス層の化学量論比が、およそＧe40Ｓe60であることを特徴とする請求項３０に記載の抵抗変化メモリ素子。
  37. 前記第１ガラス層及び前記第２ガラス層が共に、カルコゲナイドガラス材料から成ることを特徴とする請求項３０に記載の抵抗変化メモリ素子。
  38. 前記第１ガラス層及び前記第２ガラス層の少なくとも一方が、金属ドーパントを含むことを特徴とする請求項３０に記載の抵抗変化メモリ素子。
  39. 前記金属ドーパントが銀から成ることを特徴とする請求項３０に記載の抵抗変化メモリ素子。
  40. 前記第１ガラス層及び前記第２ガラス層の少なくとも他方が、ＳiＳeの組成から成ることを特徴とする請求項３０に記載の抵抗変化メモリ素子。
  41. 前記第１ガラス層及び前記第２ガラス層の少なくとも他方が、ＡsＳeの組成から成ることを特徴とする請求項３０に記載の抵抗変化メモリ素子。
  42. 前記第１ガラス層及び前記第２ガラス層の少なくとも他方が、ＧeＳの組成から成ることを特徴とする請求項３０に記載の抵抗変化メモリ素子。
  43. 前記第１ガラス層及び前記第２ガラス層の少なくとも他方が、ゲルマニウム、銀、及びセレンの化合物から成ることを特徴とする請求項３０に記載の抵抗変化メモリ素子。
  44. 前記銀−カルコゲナイド層が第１の厚さを有し、前記第２ガラス層が第２の厚さを有し、前記第１の厚さ対前記第２の厚さの比が、約５：１〜約１：１であることを特徴とする請求項３０に記載の抵抗変化メモリ素子。
  45. 前記銀−カルコゲナイド層が第１の厚さを有し、前記第２ガラス層が第２の厚さを有し、前記第１の厚さ対前記第２の厚さの比が、約３．３：１〜約２：１であることを特徴とする請求項３０に記載の抵抗変化メモリ素子。
  46. 前記銀−カルコゲナイド層が第１の厚さを有し、前記第１ガラス層が第２の厚さを有し、前記第１の厚さ対前記第２の厚さの比が、約５：１〜約１：１であることを特徴とする請求項３０に記載の抵抗変化メモリ素子。
  47. 前記銀−カルコゲナイド層が第１の厚さを有し、前記第１ガラス層が第２の厚さを有し、前記第１の厚さ対前記第２の厚さの比が、約３．３：１〜約２：１であることを特徴とする請求項３０に記載の抵抗変化メモリ素子。
  48. 前記銀−カルコゲナイド層が、前記第１ガラス層及び前記第２ガラス層の各々の厚さ以上の厚さを有することを特徴とする請求項３０に記載の抵抗変化メモリ素子。
  49. 前記第１ガラス層及び前記第２ガラス層の少なくとも一方が、金属ドーパントを含むことを特徴とする請求項３０に記載の抵抗変化メモリ素子。
  50. 前記金属ドーパントが銀から成ることを特徴とする請求項３０に記載の抵抗変化メモリ素子。
  51. 第１電極と；
    前記第１電極に接触し、ＧexＳe100-xから成り、ここにｘ＝２０〜４３である第１ガラス層と；
    前記第１ガラス層に接触している第１金属含有層と；
    前記第１金属含有層に接触している第２ガラス層と；
    前記第２ガラス層に接触している第２電極と
    を具えていることを特徴とするメモリ素子。
  52. 前記ｘが約４０であることを特徴とする請求項５１に記載のメモリ素子。
  53. 前記第１金属含有層が、銀−カルコゲナイドから成ることを特徴とする請求項５１に記載のメモリ素子。
  54. 前記第１金属含有層が、セレン化銀から成ることを特徴とする請求項５１に記載のメモリ素子。
  55. 前記第１金属含有層が、硫化銀から成ることを特徴とする請求項５１に記載のメモリ素子。
  56. 前記第１金属含有層が、酸化銀から成ることを特徴とする請求項５１に記載のメモリ素子。
  57. 前記第１金属含有層が、テルル化銀から成ることを特徴とする請求項５１に記載のメモリ素子。
  58. 前記第２ガラス層が、前記第２電極からの成分の、前記金属含有層及び前記第１ガラス層を通る拡散を制御するための拡散制御層として作用することを特徴とする請求項５４に記載のメモリ素子。
  59. 前記第２ガラス層が、ＳiＳeの組成から成ることを特徴とする請求項５８に記載のメモリ素子。
  60. 前記第２ガラス層が、ＡsＳeの組成から成ることを特徴とする請求項５８に記載のメモリ素子。
  61. 前記第２ガラス層が、ＧeＳの組成から成ることを特徴とする請求項５８に記載のメモリ素子。
  62. 前記第２ガラス層が、ゲルマニウム、銀、及びセレンの化合物から成ることを特徴とする請求項５８に記載のメモリ素子。
  63. 前記第１金属含有層が、互いに直列的に接触している複数の金属含有層から成ることを特徴とする請求項５１に記載のメモリ素子。
  64. 前記第１ガラス層及び前記第２ガラス層の少なくとも一方が、互いに直列的に接触している複数のガラス層から成ることを特徴とする請求項５１に記載のメモリ素子。
  65. 前記第１ガラス層及び前記第２ガラス層の少なくとも一方が、金属ドーパントを含むことを特徴とする請求項５１に記載のメモリ素子。
  66. 前記金属ドーパントが銀から成ることを特徴とする請求項６５に記載のメモリ素子。
  67. カルコゲナイドガラス層と；
    前記カルコゲナイドガラス層に接触している少なくとも１つの金属含有層と；
    前記金属含有層に接触し、要素が前記カルコゲナイドガラス層内に入る拡散を制御するための拡散制御層と
    を具えていることを特徴とするカルコゲナイドガラス積層。
  68. 前記拡散制御層が第２ガラス層であることを特徴とする請求項６７に記載のカルコゲナイドガラス積層。
  69. さらに、前記拡散制御層に接触している金属含有電極を具えて、前記拡散制御層が、前記電極からの金属が前記カルコゲナイドガラス層に入るマイグレーションを遅くすることを特徴とする請求項６７に記載のカルコゲナイドガラス積層。
  70. 前記少なくとも１つの金属含有層が、銀−カルコゲナイドから成ることを特徴とする請求項６７に記載のカルコゲナイドガラス積層。
  71. 前記少なくとも１つの金属含有層が、セレン化銀から成ることを特徴とする請求項６７に記載のカルコゲナイドガラス積層。
  72. 前記少なくとも１つの金属含有層が、硫化銀から成ることを特徴とする請求項６７に記載のカルコゲナイドガラス積層。
  73. 前記少なくとも１つの金属含有層が、酸化銀から成ることを特徴とする請求項６７に記載のカルコゲナイドガラス積層。
  74. 前記少なくとも１つの金属含有層が、テルル化銀から成ることを特徴とする請求項６７に記載のカルコゲナイドガラス積層。
  75. 前記カルコゲナイドガラス層及び前記拡散制御層の少なくとも一方、あるいは両方が、金属ドーパントを含むことを特徴とする請求項６７に記載のカルコゲナイドガラス積層。
  76. 前記金属ドーパントが銀から成ることを特徴とする請求項７５に記載のカルコゲナイドガラス積層。
  77. 第１電極と；
    前記第１電極に接触している少なくとも１つの第１カルコゲナイドガラス層と；
    前記少なくとも１つの第１カルコゲナイドガラス層に接触している少なくとも１つの第１金属含有層と；
    前記少なくとも１つの金属含有層に接触している少なくとも１つの第２カルコゲナイドガラス層と；
    前記少なくとも１つの第２カルコゲナイドガラス層に接触している少なくとも１つの第２金属含有層と；
    前記少なくとも１つの第２金属含有層に接触している少なくとも１つの第３カルコゲナイドガラス層と；
    前記少なくとも１つの第３カルコゲナイドガラス層に接触している第２電極と
    を具えていることを特徴とするメモリ素子。
  78. 前記金属含有層が、１つ以上のセレン化銀層から成ることを特徴とする請求項７７に記載のメモリ素子。
  79. 前記カルコゲナイドガラス層のうちの１つ以上が、複数のカルコゲナイドガラス層から成ることを特徴とする請求項７７に記載のメモリ素子。
  80. 前記金属含有層のうちの１つ以上が、複数の金属含有層から成ることを特徴とする請求項７７に記載のメモリ素子。
  81. 前記カルコゲナイドガラス層のうちの１つ以上が、金属ドーパントを含むことを特徴とする請求項７７に記載のメモリ素子。
  82. 前記金属ドーパントが銀から成ることを特徴とする請求項８１に記載のメモリ素子。
  83. 第１電極を形成するステップと；
    前記第１電極に接触している第１カルコゲナイドガラス層を形成するステップと；
    前記第１カルコゲナイドガラス層に接触している第１金属含有層を形成するステップと；
    前記第１金属含有層に接触している第２カルコゲナイドガラス層を形成するステップと；
    前記第２カルコゲナイドガラス層に接触している第２金属含有層を形成するステップと；
    前記第２金属含有層に接触している第３カルコゲナイドガラス層を形成するステップと；
    前記第３カルコゲナイドガラス層に接触している第２電極を形成するステップと
    を具えていることを特徴とする抵抗変化メモリ素子の形成方法。
  84. 前記カルコゲナイドガラス層が、化学式ＧexＳe100-xを有する材料から成り、ここにｘが約２０〜約４３であることを特徴とする請求項８３に記載の方法。
  85. 前記カルコゲナイドガラス層が、およそＧe40Ｓe60の化学量論比を有することを特徴とする請求項８４に記載の方法。
  86. 前記カルコゲナイドガラス層が、複数のカルコゲナイドガラス層から成ることを特徴とする請求項８３に記載の方法。
  87. 前記金属含有層が、複数の金属含有層から成ることを特徴とする請求項８３に記載の方法。
  88. 前記カルコゲナイドガラス層のうちの１つ以上が、金属ドーパントを含むことを特徴とする請求項８３に記載の方法。
  89. 前記金属含有層のうちの１つ以上が、セレン化銀から成ることを特徴とする請求項８３に記載の方法。
  90. 前記金属ドーパントが銀から成ることを特徴とする請求項８８に記載の方法。
  91. 前記金属含有層が、前記カルコゲナイドガラス層の各々の厚さ以上の厚さを有することを特徴とする請求項８３に記載の方法。
  92. 前記金属含有層の各々が第１の厚さを有して、前記カルコゲナイドガラス層の各々が第２の厚さを有して、前記第１の厚さ対前記第２の厚さの比が、約５：１〜約１：１であることを特徴とする請求項８３に記載の方法。
  93. さらに、前記第１の厚さ対前記第２の厚さの比が、約３．３：１〜約２：１であることを特徴とする請求項９２に記載の方法。
  94. 第１ガラス層を形成するステップと；
    前記第１ガラス層に接触しているセレン化銀層を形成するステップと；
    前記セレン化銀層に接触している第２ガラス層を形成するステップとを具えて、
    前記第１ガラス層及び前記第２ガラス層の一方を、カルコゲナイドガラス材料で形成することを特徴とする抵抗変化メモリ素子の形成方法。
  95. 前記カルコゲナイドガラス材料が、およそＧe40Ｓe60の化学量論的組成を有することを特徴とする請求項９４に記載の方法。
  96. 前記ガラス層の少なくとも一方が、金属ドーパントを含むことを特徴とする請求項９４に記載の方法。
  97. 前記金属ドーパントが銀から成ることを特徴とする請求項９６に記載の方法。
  98. 前記第１ガラス層及び前記第２ガラス層が共に、カルコゲナイドガラス材料から成ることを特徴とする請求項９４に記載の方法。
  99. さらに、前記カルコゲナイドガラス材料の層と前記セレン化銀層とを交互にした層を形成するステップを具えていることを特徴とする請求項９８に記載の方法。
  100. 前記カルコゲナイド材料で形成した層がさらに、金属ドーパントを含むことを特徴とする請求項９４に記載の方法。
  101. 前記金属ドーパントが銀から成ることを特徴とする請求項１００に記載の方法。
  102. 前記第１ガラス層及び前記第２ガラス層の他方が、電極からの金属イオンが前記メモリ素子を通る拡散を制御することを特徴とする請求項９４に記載の方法。
  103. 前記他方のガラス層が、ＳiＳeの組成から成ることを特徴とする請求項１０２に記載の方法。
  104. 前記他方のガラス層が、ＡsＳeの組成から成ることを特徴とする請求項１０２に記載の方法。
  105. 前記他方のガラス層が、ＧeＳの組成から成ることを特徴とする請求項１０２に記載の方法。
  106. 前記他方のガラス層が、ゲルマニウム、銀、及びセレンの化合物から成ることを特徴とする請求項１０２に記載の方法。
  107. 前記金属含有層が、前記第１ガラス層及び前記第２ガラス層の各々の厚さ以上の厚さを有することを特徴とする請求項９４に記載の方法。
  108. 前記金属含有層が、互いに直列的に接触している複数のセレン化銀層から成ることを特徴とする請求項９４に記載の方法。
  109. プロセッサと；
    前記プロセッサに接続したメモリ回路とを具えたプロセッサベースシステムであって、
    前記メモリ回路が抵抗変化メモリ素子を含み、
    前記抵抗変化メモリ素子が、
    少なくとも１つの金属含有層と、
    少なくとも１つのカルコゲナイドガラス層と、
    少なくとも１つの他のガラス層とを具えて、
    前記金属含有層を、前記少なくとも１つのカルコゲナイドガラス層と前記少なくとも１つの他のガラス層との間に設けたことを特徴とするプロセッサベースシステム。
  110. 前記カルコゲナイドガラス層が、化学式ＧexＳe100-xを有する材料から成り、ここにｘ＝２０〜４３であることを特徴とする請求項１０９に記載のシステム。
  111. 前記カルコゲナイドガラス層の化学量論比が、およそＧe40Ｓe60であることを特徴とする請求項１０９に記載のシステム。
  112. 前記ガラス層の少なくとも一方が、金属ドーパントを含むことを特徴とする請求項１０９に記載のシステム。
  113. 前記金属ドーパントが銀から成ることを特徴とする請求項１１２に記載のシステム。
  114. 前記他のガラス層が、第２カルコゲナイドガラス層から成ることを特徴とする請求項１０９に記載のシステム。
  115. さらに、前記少なくとも１つの第２カルコゲナイドガラス層に接触している少なくとも１つの第２金属含有層、及び前記少なくとも１つの第２金属含有層に接触している少なくとも１つの第３カルコゲナイドガラス層を具えていることを特徴とする請求項１１４に記載のシステム。
  116. 前記カルコゲナイドガラス層が、複数のカルコゲナイドガラス層の積層から成ることを特徴とする請求項１１４に記載のシステム。
  117. 前記金属含有層が、複数の金属含有層の積層から成ることを特徴とする請求項１１４に記載のシステム。
  118. 前記カルコゲナイドガラス層のうちの少なくとも１つが、金属ドーパントを具えていることを特徴とする請求項１１５に記載のシステム。
  119. 前記金属含有層が、セレン化銀層から成ることを特徴とする請求項１０９に記載のシステム。
  120. 前記他のガラス層が、ＳiＳeの組成から成ることを特徴とする請求項１１９に記載のシステム。
  121. 前記他のガラス層が、ＧeＳの組成から成ることを特徴とする請求項１１９に記載のシステム。
  122. 前記他のガラス層が、ゲルマニウム、銀、及びセレンの化合物から成ることを特徴とする請求項１０９に記載のシステム。
  123. 前記他のガラス層が、ゲルマニウム、銀、及びセレンの化合物から成ることを特徴とする請求項１０９に記載のシステム。
  124. 前記他のガラス層が、このガラス層に接続した電極からの金属イオンのマイグレーションを遅くするための拡散制御層であることを特徴とする請求項１０９に記載のシステム。
  125. プロセッサと；
    前記プロセッサに接続したメモリ回路とを具えたプロセッサベースのシステムであって、
    前記メモリ回路が、
    第１電極と；
    前記第１電極に接触している少なくとも１つの第１カルコゲナイドガラス層と；
    前記少なくとも１つの第１カルコゲナイドガラス層に接触している少なくとも１つの第１金属含有層と；
    前記少なくとも１つの第１金属含有層に接触している少なくとも１つの第２カルコゲナイドガラス層と；
    前記少なくとも１つの第２カルコゲナイドガラス層に接触している少なくとも１つの第２金属含有層と；
    前記少なくとも１つの第２金属含有層に接触している少なくとも１つの第３カルコゲナイドガラス層と；
    前記少なくとも１つの第３カルコゲナイドガラス層に接触している第２電極と
    を具えていることを特徴とするプロセッサベースのシステム。
  126. 前記金属含有層が、１つ以上のセレン化銀層から成ることを特徴とする請求項１２５に記載のシステム。
  127. 前記カルコゲナイドガラス層のうちの１つ以上が、複数のカルコゲナイドガラス層から成ることを特徴とする請求項１２５に記載のシステム。
  128. 前記金属含有層のうちの１つ以上が、複数の金属含有層から成ることを特徴とする請求項１２５に記載のシステム。
  129. 前記カルコゲナイドガラス層のうちの１つ以上が、金属ドーパントを含むことを特徴とする請求項１２５に記載のシステム。
  130. 前記金属ドーパントが銀から成ることを特徴とする請求項１２９に記載のシステム。
  131. 第１電極と；
    第２電極と；
    前記第１電極と前記第２電極との間に配置した複数のカルコゲナイド層及び複数の金属含有層とを具えて、
    前記カルコゲナイドガラス層と前記金属含有層とが交互に配置され、
    前記カルコゲナイドガラス層の１つが前記第１電極に接触して、前記カルコゲナイドガラス層の他の１つが前記第２電極に接触していることを特徴とするメモリ素子。
  132. 前記複数の金属含有層が、１つ以上のセレン化銀層から成ることを特徴とする請求項１３１に記載のメモリ素子。
  133. 前記複数のカルコゲナイドガラス層のうちの１つ以上が、複数のカルコゲナイドガラス層から成ることを特徴とする請求項１３１に記載のメモリ素子。
  134. 前記複数の金属含有層のうちの１つ以上が、複数の金属含有層から成ることを特徴とする請求項１３１に記載のメモリ素子。
  135. 前記複数のカルコゲナイドガラス層のうちの１つ以上が、金属ドーパントを含むことを特徴とする請求項１３１に記載のメモリ素子。
  136. 前記金属ドーパントが銀から成ることを特徴とする請求項１３５に記載のメモリ素子。
  137. 第１電極を形成するステップと；
    第２電極を形成するステップと；
    前記第１電極と前記第２電極との間に、複数のカルコゲナイドガラス層及び複数の金属含有層を形成するステップとを具えて、
    前記複数のカルコゲナイドガラス層と前記複数の金属含有層とを交互に配置して、
    前記カルコゲナイドガラス層の１つを前記第１電極に接触させて、前記カルコゲナイドガラス層の他の１つを前記第２電極に接触させることを特徴とする抵抗変化メモリ素子の形成方法。
  138. 前記複数の金属含有層が、１つ以上のセレン化銀層から成ることを特徴とする請求項１３７に記載の方法。
  139. 前記複数のカルコゲナイドガラス層のうちの１つ以上が、複数のカルコゲナイドガラス層から成ることを特徴とする請求項１３７に記載の方法。
  140. 前記複数の金属含有層のうちの１つ以上が、複数の金属含有層から成ることを特徴とする請求項１３７に記載の方法。
  141. 前記複数のカルコゲナイドガラス層のうちの１つ以上が、金属ドーパントを含むことを特徴とする請求項１３７に記載の方法。
  142. 前記金属ドーパントが銀から成ることを特徴とする請求項１４１に記載の方法。
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