WO2009153870A1 - 相変化メモリ素子、相変化メモリセル、真空処理装置及び相変化メモリ素子の製造方法 - Google Patents

相変化メモリ素子、相変化メモリセル、真空処理装置及び相変化メモリ素子の製造方法 Download PDF

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change memory
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ヨンスック チョイ
孝ニ 恒川
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Definitions

  • the present invention relates to a phase change memory element, a phase change memory cell, a vacuum processing apparatus, and a method of manufacturing a phase change memory element.
  • Flash memory which is a typical example of a nonvolatile memory, does not require power for data retention. For this reason, flash memory has become the mainstream of nonvolatile memory.
  • the ultimate nonvolatile memory technology with more advanced miniaturization, speed and reliability has been proposed in place of flash memory.
  • a phase change memory device which is one of the next generation technologies, is a memory device that is electrically driven and directly overwrites, fast switching, and consumes low power.
  • the fast switching between the two resistance states, set and reset, in the phase change memory element is due to a large change in electrical properties between the crystalline phase and the amorphous phase of the phase change recording material.
  • An example of the phase change recording material is a chalcogenide material layer, and the voltage of the chalcogenide material layer changes greatly due to the phase change.
  • the resistance states of these two phases have a resistance change of 10 2 or more at 10 12 write cycles, and the durability of the write cycle of the phase change memory element is greater than 10 5 of the flash memory.
  • phase change memory device most suitable for the field of mobile technology.
  • the most common material of the chalcogenide material layer of the phase change memory element for example, Ge 2 Sb 2 Te 5 (hereinafter, “GST”) can be cited.
  • GST Ge 2 Sb 2 Te 5
  • the basic concept of electrically rewritable phase change memory element technology is disclosed in, for example, Patent Document 3 and Patent Document 4.
  • FIGS. 5 and 6 are schematic cross-sectional views showing the structure of a conventional phase change memory element in which the chalcogenide material layers are in a crystalline phase and an amorphous phase, respectively.
  • FIG. 7 is a diagram showing the relationship between the electric pulse time and temperature when crystallizing and amorphizing the phase change memory element.
  • FIG. 8 is a schematic diagram showing a crystal structure of a chalcogenide material layer in a crystalline state.
  • the phase change memory cell has one selector (selection transistor) and one phase change memory element (including a chalcogenide material layer).
  • the chalcogenide material layer 707 is sandwiched between the upper electrode 708 and the plug 705.
  • the plug 705 penetrates the lower insulating layer 704 and electrically connects the chalcogenide material layer 707 and the selection transistor 703.
  • Data writing to the phase change memory element is realized by Joule heat by heating the chalcogenide material layer 707 to a temperature higher than the melting point.
  • FIG. 6 is a diagram showing the above-described set-reset transition by the relationship between time and temperature. It is known that the chalcogenide material layer 707 in a crystalline phase has two structures, a hexagonal structure in a stable state and a rock salt (NaCl) structure in a metastable state.
  • the chalcogenide material layer 707 is almost identical to a body-centered-cubic structure in an amorphous phase and in a metastable state.
  • the amorphous phase chalcogenide material layer 707 has loose interatomic bonds. Therefore, although the interatomic bond is loose, the covalent bond is not broken, and the atom is not decisively moved from the position in the lattice.
  • the face-centered cubic structure of Te and the local structure around Sb are partially retained, resulting in rapid and reliable recovery to the crystalline phase.
  • the chalcogenide material layer 707 in a crystalline phase is considered to have a metastable rock salt structure due to rapid metastable crystallization.
  • the read operation of the phase change memory element is performed as follows.
  • the selection transistor 703 is turned on, the source 701b and the drain 701a are conducted, and current flows from the drain 701a through the chalcogenide material layer 707.
  • the magnitude of the current at this time varies depending on the difference in electrical resistance value between the crystalline phase and the amorphous phase of the chalcogenide material layer. Using the difference in electrical resistance value, the value stored in the phase change memory element can be read as “0” or “1”.
  • the phase change memory element having such a structure has the following problems, and various countermeasures have been taken in recent years.
  • the adhesiveness between the lower insulating layer 704 and the chalcogenide material layer 707 is weak.
  • thermal stress due to Joule heat is applied at the transition between the crystalline phase and the amorphous phase.
  • the phase change memory element is interposed between the lower insulating layer 704 and the chalcogenide material layer 707.
  • Adhesion weakness has become a serious problem.
  • an adhesion promoting layer 711 for reinforcing and promoting the adhesion between the lower insulating layer 704 and the chalcogenide material layer 707 is inserted under the chalcogenide material layer 707 as shown in FIG. It has been proposed.
  • the adhesion promoting layer 711 disclosed here is TiN-rich TiN (Patent Document 8).
  • the chalcogenide material layer 707 is promoted to become amorphous by heating. As shown in FIG. 9, the portion 906 made amorphous in the reset transition spreads over the entire surface of the chalcogenide material layer 707 facing the adhesion promoting layer 711. Compared with the case where the portion 706 of the chalcogenide material layer 707 is amorphized as in the conventional structure shown in FIG. 6, a large power is required for the set-reset transition.
  • an adhesion promoting layer 711 selected from TiOx, ZrOx, HfOx, TaOx, NbOx, CrOx, WOx, and Alx has been proposed (Patent Document 1).
  • Ta 2 O 5 as an adhesion promoting layer 711 used for a phase change memory element is not only an action as an adhesion promoting layer but also a chalcogenide material via a plug 705 described below. It is disclosed to act as a thermal diffusion prevention layer to prevent thermal energy lost from layer 707.
  • thermal diffusion thermal energy diffusion
  • a material used for the plug 705 for example, a refractory metal having a low electrical resistivity such as tungsten is used.
  • high thermal conductivity a natural property of metals with low electrical resistivity, causes thermal diffusion during the set-reset transition.
  • the heat energy lost from the chalcogenide material layer 707 via the plug 705 during the amorphization (reset transition) requires a large current.
  • TiO x N y , TiSi x N y , TiAl x N y , TiO x N y , TaAl x N y , TaSi x N y and TaO x N y are proposed as the adhesion promoting layer 711.
  • Patent Document 5 the thermal conductivity still remains as high as 0.1 W / cmK, which remains higher than that of the chalcogenide material layer 707 or the lower insulating layer 704 of the phase change memory element.
  • the object of the present invention is to replace the ultrathin insulating layer that has been used to promote the adhesion between the chalcogenide material layer and the lower insulating layer, and is a perovskite type that combines high electrical conductivity and high thermal insulation.
  • One object is to provide a phase change memory element having a perovskite layer (oxide layer) formed of a material having a structure and a phase change memory cell having a phase change memory element.
  • a phase change memory device that solves at least one of the above-mentioned objects is A perovskite layer formed of a material having a perovskite structure; And a phase change recording material layer that is located on at least one surface side of the perovskite layer and changes in phase to a crystalline state or an amorphous state when energized through the perovskite layer.
  • the phase change memory cell according to the present invention is: The above phase change memory element; A control circuit capable of heating the phase change recording material layer constituting the phase change memory element to a desired temperature; And an electrically conductive member electrically connecting the control circuit and the phase change recording material layer via a perovskite layer constituting the phase change memory element.
  • the vacuum processing apparatus is A perovskite layer forming chamber for forming a perovskite layer formed of a material having a perovskite structure on a substrate;
  • a phase change recording material layer forming chamber for forming a phase change recording material layer capable of phase change to a crystalline state or an amorphous state on the perovskite layer formed in the perovskite layer forming chamber; It is characterized by.
  • a method of manufacturing a phase change memory device includes: A perovskite layer forming step of forming a perovskite layer formed of a material having a perovskite type structure; A phase change recording material layer film forming step for forming a phase change recording material layer that is located on at least one side of the perovskite layer and is phase-changed to a crystalline state or an amorphous state when energized through the perovskite layer; It is characterized by having.
  • phase change memory element having a perovskite layer (oxide layer) formed of a material having a perovskite structure having both high electrical conductivity and high thermal insulation, and a phase change having a phase change memory element It becomes possible to provide a memory cell.
  • a manufacturing method of a vacuum processing apparatus, a phase change memory element, and the like that reduce the difficulty of manufacturing a perovskite layer (oxide layer).
  • the first embodiment of the present invention is a schematic diagram showing the structure of a phase change memory cell in which an oxide layer is inserted between a lower insulating layer and a chalcogenide material layer.
  • a schematic diagram showing the results oxide layer of a phase change memory device according to a first embodiment of the present invention (LaNiO 3) was analyzed by X-ray diffraction method.
  • FIG. 6 is a schematic diagram illustrating a structure of a phase change memory cell in which a hole provided in an upper portion of a plug is covered with an oxide layer in a second embodiment of the present invention.
  • FIG. 6 is a schematic diagram showing that a chalcogenide material layer is in a set state of a structure of a phase change memory cell formed directly on a lower insulating layer in the prior art.
  • FIG. 6 is a schematic diagram showing that a chalcogenide material layer is in a reset state of a phase change memory cell formed directly on a lower insulating layer in the prior art.
  • FIG. 6 is a schematic diagram showing that a chalcogenide material layer is amorphized over the front surface of the chalcogenide material layer in a reset state of the structure of the phase change memory cell formed directly on the lower insulating layer, which is a conventional technique.
  • It is a typical top view which shows the structure of the vacuum processing apparatus for manufacturing the phase change memory cell concerning 3rd Embodiment of this invention. It is a figure explaining the flow of the manufacturing method of the phase change memory element concerning 3rd Embodiment of this invention.
  • It is a circuit diagram which shows a phase change memory cell.
  • FIG. 1 is a view exemplarily showing a main part structure of a phase change memory cell according to a first embodiment of the present invention.
  • FIG. 12 exemplarily shows a circuit diagram of a phase change memory cell constituting the RAM.
  • the RAM is configured, for example, by arranging phase change memory cells at intersections between a plurality of word lines and a plurality of bit lines.
  • each phase change memory cell includes a phase change memory element and a selection transistor 103.
  • the select transistor 103 having the drain 101a and the source 101b is formed on the surface of the substrate 100 by a known technique.
  • the selection transistor 103 functions as a control unit capable of heating the chalcogenide material layer 107 (phase change recording material layer) constituting the phase change memory element to a desired temperature.
  • a MOSFET is used here, a bipolar transistor may be used.
  • the wiring of the reference electrode 101c is omitted.
  • the lower insulating layer 104 is formed on the substrate 100 on which the selection transistor 103, the drain 101a, and the source 101b are formed.
  • a first hole 111 is provided through the lower insulating layer 104, and a material having high electrical conductivity such as titanium nitride or tungsten is embedded in the first hole 111 as a plug 105.
  • the plug 105 penetrates the lower insulating layer 104 and electrically connects the selection transistor 103 and the chalcogenide material layer 107.
  • Examples of the chalcogenide material that forms the chalcogenide material layer 107 include materials containing one or more of S, Se, and Te and one or more of Sb and Ge as a main component.
  • Ge Sb A material containing Te as a main component is preferably used.
  • Ge 2 Sb 2 Te 5 can be preferably used.
  • a perovskite layer 106 (hereinafter also referred to as “oxide layer 106”), a chalcogenide material layer 107, and an upper electrode layer 108 which are formed using a material having a perovskite structure over the plug 105 and the lower insulating layer 104. Then, a hard mask 109 made of a silicon oxide film or the like is formed in this order.
  • the oxide layer 106 can be formed by a sputtering method from an oxide target or a combination of an oxide target and a metal target, for example.
  • a method for forming the oxide layer 106 other than the above for example, a physical vapor deposition method, a chemical vapor deposition method, an atomic layer deposition method, a method in which a metal compound is deposited and then formed by oxidation treatment, or a metal in an oxygen atmosphere
  • a method of forming by a reactive sputtering method of a compound In a later-described vacuum processing apparatus and a phase change memory element manufacturing method using the vacuum processing apparatus, the oxide layer 106 can be formed by using any one of these methods.
  • the thickness of the oxide layer 106 is, for example, about 10 nm, and can be sufficiently manufactured by the method for forming the oxide layer 106 described above. Compared with the technique of uniformly forming a thin film of 3 nm or less, which is required for the ultra-thin insulating layer of the prior art, the difficulty of the manufacturing technique is remarkably reduced.
  • the chalcogenide material layer 107 is formed on the perovskite layer 106 (oxide layer 106) and is phase-changed to a crystalline state or an amorphous state by being heated or cooled via the perovskite layer 106 (oxide layer 106). It functions as a change recording material layer.
  • the oxide layer 106, the chalcogenide material layer 107, and the upper electrode 108 are finely processed into a predetermined shape by using a lithography technique and an etching technique, which are known techniques as a fine processing technique, using the hard mask 109 as a mask.
  • an upper insulating layer 110 is formed for electrical isolation of the phase change memory element.
  • LaNiO 3 hereinafter, also simply referred to as “LNO”
  • LNO LaNiO 3
  • the oxide is formed by magnetron sputtering using a pulse DC from a target made of LaNiO 3 .
  • Layer 106 is formed.
  • the pressure at this time is preferably, for example, 0.9 mTorr and the temperature is 300 ° C.
  • the thickness of the oxide layer 106 formed under these conditions is 10 nm.
  • a cross-sectional image is observed with a transmission electron microscope, and (001) orientation can be confirmed from the lattice spacing.
  • the (001) orientation can be more clearly confirmed by irradiating the oxide layer 106 (LNO) with an electron beam and analyzing the diffraction pattern.
  • Table 1 shows the electrical resistivity and thermal conductivity of the oxide layer 106 (LNO) measured by a four-point probe resistance measurement method.
  • the electrical resistivity of TiN is about 12 ⁇ 10 ⁇ 3 for ⁇ -TiN and about 5 ⁇ 10 ⁇ 3 ( ⁇ m) for ⁇ -TiN.
  • Patent Document 2 Patent Document 6, Patent Document 7, Non-Patent Document 1, and Non-Patent Document 2.
  • the oxide layer 106 (LNO) of the phase change memory element according to the first embodiment of the present invention has a small electrical resistivity of 5 ⁇ 10 ⁇ 6 ( ⁇ m) or less and a thermal conductivity of 2.5 ⁇ . It can be seen that it is as small as 10 ⁇ 2 (W / cmK) or less.
  • the oxide layer 106 (LNO) of the phase change memory device according to the first embodiment of the present invention has lower electrical resistivity (higher electrical conductivity) and lower heat than the insulating layer obtained by the conventional technology. Combines conductivity (high thermal insulation).
  • the high thermal insulating property of the oxide layer 106 plays an important role as a barrier for preventing thermal diffusion from the chalcogenide material layer 107 to the plug, and can sufficiently reduce power consumption. Furthermore, the high electrical conductivity of the oxide layer 106 maintains the operating speed while keeping the resistance of the phase change memory element low. That is, the operating speed is not slowed down.
  • the thickness of the oxide layer is not limited, and is thicker than the ultrathin insulating layer of the prior art. Since the film can be formed, it is possible to reduce the difficulty of the manufacturing technique in which the insulating layer has to be formed extremely thin and uniformly.
  • FIG. 3a in FIG. 3 is a schematic diagram showing that the oxide layer 106 (LNO) has a perovskite structure.
  • LNO oxide layer 106
  • the interstitial distance a of La is 0.384 nm.
  • 3b of FIG. 3 is a schematic diagram showing a crystal structure in which oxygen atoms (O) are omitted from the perovskite type oxide layer 106 (LNO) shown in 3a of FIG. .
  • 3c in FIG. 3 is a schematic view showing a plurality of crystals of the oxide layer 106 (LNO) having a perovskite structure shown in 3b of FIG.
  • 3d of FIG. 3 is a schematic diagram showing only a portion surrounded by the surfaces 301, 302, 303, and 304 of 3c of FIG.
  • the interstitial distance b of La is 0.543 nm, which is ⁇ 2 times the distance a.
  • the schematic diagram of the oxide layer 106 (LNO) shown in 3d of FIG. 3 and the schematic diagram of the oxide layer 106 (LNO) shown in 3c of FIG. is there.
  • 3e of FIG. 3 is a schematic diagram showing a structure in which a chalcogenide material layer 107 is formed on the oxide layer 106 (LNO) shown in 3d of FIG.
  • the interstitial distance c of Te of the chalcogenide material layer 107 is 0.59 nm. Since the interstitial distance c of Te is close to 0.543 nm, which is the La interstitial distance b of the oxide layer 106 (LNO) shown in 3e of FIG. 3, the oxide layer 106 (LNO) It can be seen that the chalcogenide material layer 107 is easy to grow on the surface, and strong adhesion can be obtained.
  • the crystal orientation of the chalcogenide material layer 107 (GST) is (001) [100]
  • the oxide layer 106 (LNO) is rotated by 45 ° using the crystal orientation (001) [110] as a template. It turns out that it crystallizes.
  • the oxide layer 106 (LNO) having a perovskite structure shown in FIG. 3 is a good template for the chalcogenide material layer 107 having a rock salt structure.
  • the crystal orientation of the chalcogenide material layer 107 is crystallized using the crystal orientation of the oxide layer 106 as a template, and is formed on the oxide layer 106. Thereby, the connectivity (contact property) between the chalcogenide material layer 107 and the lower insulating layer 104 is promoted through the oxide layer 106. In addition, the connectivity (contact property) between the chalcogenide material layer 107 and the plug 105 is promoted through the oxide layer 106.
  • phase change memory element having a perovskite layer (oxide layer) formed of a material having a perovskite structure having both high electrical conductivity and high thermal insulation, and phase change It becomes possible to provide a phase change memory cell having a memory element.
  • FIG. 4 is a schematic view showing the structure of a phase change memory device according to the second embodiment of the present invention.
  • the same components as those in the first embodiment are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the oxide layer 106 has a structure that covers the wall 114 and the bottom 115 of the second hole 113 formed in the intermediate insulating layer 112 on the plug 105.
  • the chalcogenide material layer 107 is formed to fill the second hole 113 covered with the oxide layer 106, and the upper electrode layer 108 is formed on the chalcogenide material layer 107.
  • the power required when the chalcogenide material layer 107 transitions between the crystalline phase and the amorphous phase is determined by the size of the second hole 113.
  • the oxide layer 106 may be directly connected to the drain 101a.
  • phase change memory element having a perovskite layer (oxide layer) formed of a material having a perovskite structure having both high electrical conductivity and high thermal insulation, and phase change It becomes possible to provide a phase change memory cell having a memory element.
  • FIG. 10 is a plan view schematically showing the configuration of the vacuum processing apparatus.
  • the vacuum processing apparatus shown in FIG. 10 is a multi-chamber type apparatus configured by connecting a plurality of chambers.
  • the substrate 100 is carried in and out.
  • the pretreatment chamber 1001 a pretreatment for cleaning the surface of the substrate 100 is performed.
  • the hard mask forming chamber 1002 a hard mask is formed.
  • the upper electrode forming chamber 1003 an upper electrode is formed.
  • the chalcogenide material layer forming chamber 1004 a chalcogenide material layer is formed.
  • the oxide layer formation chamber 1005 an oxide layer is formed.
  • the degas chamber 1006 a process for degassing the substrate is performed.
  • the pretreatment chamber 1001, the hard mask formation chamber 1002, the upper electrode formation chamber 1003, the chalcogenide material layer formation chamber 1004, the oxide layer formation chamber 1005, and the degas chamber 1006 are collectively referred to as process chambers (1001 to 1006).
  • the vacuum processing apparatus has a processing chamber (1001 to 1006) for performing a predetermined processing on the substrate 100 and a core chamber 1009 for connecting the load lock chambers 1007 and 1008. Between the core chamber 1009 and the load lock chambers 1007 and 1008 and between the core chamber 1009 and the processing chambers (1001 to 1006), the gate valves are isolated from each other and can be opened and closed as necessary. (Not shown) is provided.
  • the pretreatment chamber 1001 is provided with a substrate mounting table on which a substrate is mounted, a vacuum evacuation unit, a gas introduction unit, a power supply unit, and the like, but these configurations are omitted.
  • a substrate placement table on which a substrate is placed In the processing chambers from the hard mask formation chamber 1002 to the oxide layer formation chamber 1005, a substrate placement table on which a substrate is placed, a target placement table placed at a position facing the substrate placement table, and a target placement table.
  • a target, a vacuum evacuation unit, a gas introduction unit, a power supply unit, and the like are provided, but their configurations are omitted.
  • the degas chamber 1006 is provided with a substrate mounting table on which a substrate is mounted, a vacuum evacuation unit, a gas introduction unit, a substrate heating unit, and the like, but these configurations are omitted.
  • the core chamber 1009 is provided with a vacuum evacuation unit, a substrate transfer unit that transfers the substrate, and the like, but these configurations are also omitted.
  • FIG. 11 is a diagram illustrating a flow of a method for manufacturing a phase change memory element. This process can be performed using the vacuum processing apparatus shown in FIG. Note that in the substrate 100 carried into the vacuum processing apparatus, the selection transistor 103, the lower insulating layer 104, and the plug 105 are formed on the substrate surface in the previous step.
  • step S1101 the substrate 100 is carried into the load lock chamber 1008 by a substrate carrying means (not shown) provided on the atmosphere side.
  • step S1102 the evacuation unit of the load lock chamber 1008 evacuates the inside of the load lock chamber 1008 to a predetermined degree of vacuum.
  • step S1103 the substrate transfer means of the core chamber 1009 carries the substrate from the load lock chamber 1008 into the degas chamber 1006 and places the substrate on the substrate mounting table. Thereafter, the evacuation means evacuates the degas chamber 1006.
  • the substrate heating means heats the substrate to a predetermined temperature and performs a degassing process.
  • step S1104 the substrate transfer means of the core chamber 1009 carries the substrate from the degas chamber 1006 into the pretreatment chamber 1001 and places it on the substrate mounting table. Thereafter, the evacuation means evacuates the inside of the pretreatment chamber 1001, and then the surface of the substrate is etched and cleaned by executing a known etching technique.
  • step S1105 the substrate transfer means of the core chamber 1009 carries the substrate from the pretreatment chamber 1001 into the oxide layer forming chamber 1005 (perovskite layer forming chamber 1005) and places it on the substrate mounting table. Thereafter, the evacuation means evacuates the oxide layer forming chamber 1005.
  • step S1106 the gas introduction unit controls a predetermined gas to a predetermined flow rate and introduces the gas into the oxide layer forming chamber 1005 (perovskite layer forming chamber 1005).
  • the power supply means supplies power to the target to generate plasma discharge in the oxide layer formation chamber 1005 (perovskite layer formation chamber 1005).
  • An oxide layer is formed when sputtered particles sputtered from the target reach the surface of the substrate.
  • the substrate transfer means of the core chamber 1009 carries the substrate from the oxide layer formation chamber 1005 (perovskite layer formation chamber 1005) into the chalcogenide material layer formation chamber 1004 and places it on the substrate platform. . Thereafter, the evacuation means evacuates the inside of the chalcogenide material layer forming chamber 1004.
  • step S1108 the gas introduction unit controls a predetermined gas to a predetermined flow rate and introduces the gas into the chalcogenide material layer forming chamber 1004 (phase change recording material layer forming chamber 1004).
  • the power supply means supplies power to the target and generates plasma discharge in the chalcogenide material layer forming chamber 1004 (phase change recording material layer forming chamber 1004).
  • a chalcogenide material layer phase change recording material layer
  • step S1109 the substrate carrying means carries the substrate from the chalcogenide material layer forming chamber 1004 (phase change recording material layer forming chamber 1004) into the upper electrode forming chamber 1003 and places it on the substrate mounting table. Thereafter, the evacuation unit evacuates the inside of the upper electrode formation chamber 1003.
  • step S1110 the gas introduction means controls the predetermined gas to a predetermined flow rate and introduces it into the upper electrode forming chamber 1003.
  • the power supply means supplies power to the target and generates plasma discharge in the upper electrode formation chamber 1003.
  • an upper electrode layer is formed on the chalcogenide material layer.
  • step S1111 the substrate transfer means of the core chamber 1009 carries the substrate from the upper electrode formation chamber 1003 into the hard mask formation chamber 1002 and places it on the substrate mounting table. Thereafter, the vacuum evacuating means evacuates the hard mask forming chamber 1002.
  • step S ⁇ b> 1112 the gas introduction unit controls a predetermined gas to a predetermined flow rate and introduces it into the hard mask forming chamber 1002.
  • the power supply means supplies power to the target to generate plasma discharge in the hard mask forming chamber 1002.
  • step S 1113 the substrate subjected to the above-described predetermined processing is unloaded from the hard mask forming chamber 1002 by the substrate transfer means of the core chamber 1009 and is loaded into the load lock chamber 1007. Then, the substrate is transferred from the load lock chamber 1007 by the substrate transfer means provided on the atmosphere side and sent to the next process.
  • a phase change memory cell having a phase change memory element is formed on the substrate 100 by the processing from step S1101 to step S1113.

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Abstract

　相変化メモリ素子は、ペロブスカイト型構造を有する材料により形成されるペロブスカイト層と、ペロブスカイト層の上に形成され、ペロブスカイト層を介して通電されることにより結晶状態またはアモルファス状態に相変化する相変化記録材料層と、を有することを特徴とする。

Description

相変化メモリ素子、相変化メモリセル、真空処理装置及び相変化メモリ素子の製造方法
　本発明は、相変化メモリ素子、相変化メモリセル、真空処理装置及び相変化メモリ素子の製造方法に関する。
　半導体メモリ素子は、揮発性メモリと不揮発性メモリの２つの分野に分類され、いずれもデータ保持のため、継続した電力供給が必要とされる。不揮発性メモリの典型的な例である、フラッシュメモリでは、データ保持の為に電力を必要としない。このためフラッシュメモリが不揮発性メモリの主流となっている。しかし、フラッシュメモリの微細化に伴って、より進歩した微細化、速度、信頼性を備えた究極の不揮発性メモリの技術が、フラッシュメモリに代わって提言されている。
　次世代の技術の一つである相変化メモリ素子は、電気駆動で、直接オーバーライト、早いスイッチング、低電力消費のメモリ素子である。相変化メモリ素子での２つの抵抗値状態であるセットとリセットとの間の早いスイッチングは、相変化記録材料の結晶相とアモルファス相との間の電気特性の大きな変化に起因している。相変化記録材料の例としては、カルコゲナイド材料層が挙げられ、カルコゲナイド材料層は相変化によって電圧が大きく変化する。これら２つの相の抵抗状態は、１０１２書き込み回数において１０２以上の抵抗変化を有しており、相変化メモリ素子の書き込み回数の耐久性は、フラッシュメモリの１０５より大きい。更には、低電力消費、低電圧駆動、ロジック回路との両立により、相変化メモリ素子はモバイル技術の分野に最も適したものとなっている。相変化メモリ素子のカルコゲナイド材料層の最も一般的な材料としては、例えば、Ｇｅ２Ｓｂ２Ｔｅ５（以下、「ＧＳＴ」）が挙げられる。電気的に再書き込み可能な相変化メモリ素子技術の基本的なコンセプトは、例えば、特許文献３、特許文献４に開示されている。
　ここで、相変化メモリ素子の構造と動作に関して、図５乃至図９を使用して説明する。図５、図６は、カルコゲナイド材料層が、それぞれ、結晶相、アモルファス相にある従来の相変化メモリ素子の構造を示す模式的断面図である。
　図７は、相変化メモリ素子を結晶化、アモルファス化させる場合の電気パルスの時間と温度の関係を示す図である。
　図８は、結晶状態にあるカルコゲナイド材料層の結晶構造を示す模式図である。相変化メモリセルは、１つのセレクタ（選択トランジスタ）と１つの相変化メモリ素子（カルコゲナイド材料層を含む）を有する。図５に示すように、カルコゲナイド材料層７０７は、上部電極７０８とプラグ７０５とによって挟持されている。プラグ７０５は、下部絶縁層７０４を貫通していて、カルコゲナイド材料層７０７と選択トランジスタ７０３とを電気的に接続する。相変化メモリ素子へのデータの書き込みは、カルコゲナイド材料層７０７を融点以上の温度に加熱することによるジュール熱によって実現される。
　その後、図６に示すように、融解した金属は、急速に冷却され、プラグ７０５を覆う部分のカルコゲナイド材料層７０７の一部分７０６をアモルファス状態にする。これが、セットからリセットへの遷移である。反対の遷移は、より低い温度で、より長い時間の電気パルスによって達成される。この電気パルスによるジュール熱は、カルコゲナイド材料層７０７をその融点より低く、かつ、アモルファス－結晶化の遷移には十分高い温度に数１００ナノ秒間、加熱する。図７は、前述のセット－リセット遷移を時間と温度の関係により示す図である。なお、結晶相のカルコゲナイド材料層７０７は、安定状態の六方晶型構造と準安定状態の岩塩（ＮａＣｌ）型構造との２つの構造をとることが知られている。
　図８に示すように、近年、カルコゲナイド材料層７０７は、アモルファス相で準安定状態の体心立方（Ｂｏｄｙ－Ｃｅｎｔｅｒｅｄ―Ｃｕｂｉｃ）構造とほとんど同一であることが報告されている。このことは、アモルファス相のカルコゲナイド材料層７０７は、原子間結合が緩いことを意味している。従って、原子間結合は緩いが、共有結合は壊れてもいないし、原子が格子中の位置から決定的に移動もしていない。Ｔｅの面心立方（Ｆａｃｅ－Ｃｅｎｔｅｒｄ－Ｃｕｂｉｃ）構造とＳｂの周りの局部的な構造は、一部保持されていて、結果として、急速かつ確実な結晶相への回復に繋がる。このように、セット－リセット遷移において、結晶相のカルコゲナイド材料層７０７は、準安定状態の急速な結晶化による準安定状態の岩塩構造であると考えられている。
　相変化メモリ素子の読み出し動作は、以下のように行われる。
　選択トランジスタ７０３がオンし、ソース７０１ｂ－ドレイン７０１ａ間が導通し、電流がドレイン７０１ａからカルコゲナイド材料層７０７を通過して流れる。この時の電流の大きさは、カルコゲナイド材料層の結晶相とアモルファス相との電気抵抗値の違いによって異なる。この電気抵抗値の違いを利用して、相変化メモリ素子に保存された値を"０"または"１"として読み出すことができる。このような構造の相変化メモリ素子には、次のような問題点があり、近年、様々な対策が取られている。
　まず、下部絶縁層７０４とカルコゲナイド材料層７０７と間の接着性が弱いことに関するものである。上述したように相変化メモリ素子は、結晶相とアモルファス相との間の遷移において、ジュール熱による熱的なストレスが加えられるが、この際、下部絶縁層７０４とカルコゲナイド材料層７０７との間の接着性の弱さが深刻な問題になってきた。この問題を解決するために、図９に示すようにカルコゲナイド材料層７０７の下に、下部絶縁層７０４とカルコゲナイド材料層７０７と間の接着性を強化、促進するための接着促進層７１１を挿入することが提案されている。ここで開示されている接着促進層７１１は、ＴｉリッチなＴｉＮである（特許文献８）。
　しかし、約２．５×１０－７ΩｍというＴｉＮの非常に低い電気抵抗率のために、カルコゲナイド材料層７０７の加熱によるアモルファス化が促進される。図９に示すように、リセット遷移においてアモルファス化された部分９０６は、接着促進層７１１に面したカルコゲナイド材料層７０７の全面に広がってしまう。図６に示す従来の構造のように、カルコゲナイド材料層７０７の一部分７０６をアモルファス化する場合と比較して、セット－リセット遷移のために大きな電力が必要とされる。
　この消費電力と接着性の問題を解決する為に、ＴｉＯｘ，ＺｒＯｘ，ＨｆＯｘ，ＴａＯｘ，ＮｂＯｘ，ＣｒＯｘ，ＷＯｘ, Ａｌｘから選択された接着促進層７１１が提案されている（特許文献１）。
　ここで、非特許文献３には、相変化メモリ素子に利用される接着促進層７１１としてのＴａ２Ｏ５は、接着促進層としての作用だけではなく、次に述べるプラグ７０５を介してカルコゲナイド材料層７０７から失われる熱エネルギーを防止するための熱拡散防止層として作用することが開示されている。
　しかし、ここで開示された技術は、ワイドギャップ絶縁層を透過させるトンネル電流方式を採用するため、極薄い絶縁層と高い電気抵抗率を制御しなければならないことから製造技術の困難さという新しい問題を引き起こしている。
　また、プラグ７０５を介して、カルコゲナイド材料層７０７からの熱拡散（熱エネルギー拡散）に関する別の問題も生じる。プラグ７０５に使用される材料としては、例えば、タングステンのような低い電気抵抗率を持った高融点金属が使用される。しかし、低い電気抵抗率を持った金属生来の性質である高い熱伝導率は、セット－リセット遷移中、熱拡散を引き起こす。特にアモルファス化中（リセット遷移）にプラグ７０５を介してカルコゲナイド材料層７０７から失われる熱エネルギーは、大きな電流を必要とする。この問題を解決するために、ＴｉＯｘＮｙ，ＴｉＳｉｘＮｙ，ＴｉＡｌｘＮｙ，ＴｉＯｘＮｙ，ＴａＡｌｘＮｙ，ＴａＳｉｘＮｙとＴａＯｘＮｙが接着促進層７１１として提案されている（特許文献５）。しかし、熱伝導率は、依然として、０．１Ｗ／ｃｍＫと高く、相変化メモリ素子のカルコゲナイド材料層７０７、または下部絶縁層７０４のそれよりも高いという問題が残っている。
特開２００６－３５２０８２号公報 特開２００３－１７４１４４号公報 米国特許３２７１５９１ 米国特許３５３０４４１ 米国特許７０２３００８ 米国出願公開番号 ２００６／０１１３５７３ 米国出願公開番号 ２００４／０１９５６１３ 米国出願公開番号 ２００４／００２６７３１ Ｗａｋｉｙａ ｅｔ ａｌ．，Ｔｈｉｎ Ｓｏｌｉｄ Ｆｉｌｍｓ，ｖｏｌ．４１０，ｐｐ１１４，２００２ Ｙａｎｇ ｅｔ ａｌ．，Ａｐｐｌｉｅｄ Ｐｈｉｓｉｃｓ Ｌｅｔｔｅｒｓ，ｖｏｌ．６６，ｐｐ２６４３，１９９５ Ｔｅｃｈｎｉｃａｌ Ｒｅｐｏｒｔ ｏｆ ＩＥＩＣＥＳＤＭ，ｖｏｌ．１０６，ｎｏ．５９３，ｐｐ１－６
　しかしながら、カルコゲナイド材料層と絶縁層の接着性、プラグからカルコゲナイド材料層への熱拡散に起因する消費電力、電気抵抗率に関係する動作速度、極薄い絶縁層の製造技術の困難さ、等の問題点は依然として残っており、さらなる改善が求められている。
　本発明の目的は、カルコゲナイド材料層と下部絶縁層の接着性を促進させるために用いられてきた極薄絶縁層に代わるものであって、高い電気伝導性と高い熱絶縁性を兼ね備えたペロブスカイト型構造を有する材料により形成されるペロブスカイト層（酸化物層）を有する相変化メモリ素子、相変化メモリ素子を有する相変化メモリセルを提供することを１つの目的とする。
　あるいは、このペロブスカイト層（酸化物層）の製造の困難さを低減する、相変化メモリ素子または相変化メモリセルを製造することが可能な真空処理装置、相変化メモリ素子等の製造方法の提供を１つの目的とする。
　上記の目的の少なくとも１つを解決する本発明にかかる相変化メモリ素子は、
　ペロブスカイト型構造を有する材料により形成されるペロブスカイト層と、
　前記ペロブスカイト層の少なくとも片方の面側に位置し、当該ペロブスカイト層を介して通電されることにより結晶状態またはアモルファス状態に相変化する相変化記録材料層と、を有することを特徴とする。
　あるいは、本発明にかかる相変化メモリセルは、
　上記の相変化メモリ素子と、
　前記相変化メモリ素子を構成する相変化記録材料層を、所望の温度に加熱可能な制御回路と、
　前記相変化メモリ素子を構成するペロブスカイト層を介して、前記制御回路と、前記相変化記録材料層と、を電気的に接続する電気伝導部材と、を有することを特徴とする。
　あるいは、本発明にかかる真空処理装置は、
　基板に対して、ペロブスカイト型構造を有する材料により形成されるペロブスカイト層を形成するためのペロブスカイト層形成チャンバと、
　前記ペロブスカイト層形成チャンバ内で形成された前記ペロブスカイト層の上に、結晶状態またはアモルファス状態に相変化することが可能な相変化記録材料層を形成する相変化記録材料層形成チャンバと、を有することを特徴とする。
　あるいは、本発明にかかる相変化メモリ素子の製造方法は、
　ペロブスカイト型構造を有する材料により形成されるペロブスカイト層を成膜するペロブスカイト層成膜工程と、
　前記ペロブスカイト層の少なくとも片面側に位置し、当該ペロブスカイト層を介して通電されることにより結晶状態またはアモルファス状態に相変化する相変化記録材料層を成膜する相変化記録材料層成膜工程と、
　を有することを特徴とする。
　本発明に拠れば、高い電気伝導性と高い熱絶縁性を兼ね備えたペロブスカイト型構造を有する材料により形成されるペロブスカイト層（酸化物層）を有する相変化メモリ素子、相変化メモリ素子を有する相変化メモリセルを提供することが可能になる。
　あるいは、本発明に拠れば、ペロブスカイト層（酸化物層）の製造の困難さを低減する、真空処理装置、相変化メモリ素子等の製造方法の提供が可能になる。
　添付図面は明細書に含まれ、その一部を構成し、本発明の実施の形態を示し、その記述と共に本発明の原理を説明するために用いられる。
本発明の第１実施形態で、下部絶縁層とカルコゲナイド材料層の間に酸化物層が挿入されている相変化メモリセルの構造を示す模式図である。 本発明の第１実施形態にかかる相変化メモリ素子の酸化物層（ＬａＮｉＯ３）をＸ線回折法で解析した結果を示す模式図である。 本発明の第１実施形態にかかる相変化メモリ素子の酸化物層（ＬａＮｉＯ３）とその上に形成されたカルコゲナイド材料層の結晶構造の関係を示す模式図である。 本発明の第２実施形態で、プラグの上部に設けられた孔の内部を酸化物層で被覆した相変化メモリセルの構造を示す模式図である。 従来技術において、下部絶縁層の上にカルコゲナイド材料層が、直接に形成された相変化メモリセルの構造のセット状態にあることを示す模式図である。 従来技術において、下部絶縁層の上にカルコゲナイド材料層が、直接に形成された相変化メモリセルの構造のリセット状態にあることを示す模式図である。 従来技術において、カルコゲナイド材料層が、結晶相とアモルファス相に遷移する場合の電気パルスの時間と温度の関係示す模式図である。 従来技術において、カルコゲナイド材料のＧＳＴの結晶構造を示す模式図である。 従来技術である下部絶縁層の上にカルコゲナイド材料層が、直接に形成された相変化メモリセルの構造のリセット状態で、カルコゲナイド材料層の前面に渡ってアモルファス化していることを示す模式図である。 本発明の第３実施形態にかかる相変化メモリセルを製造するための真空処理装置の構造を示す模式的平面図である。 本発明の第３実施形態にかかる相変化メモリ素子の製造方法の流れを説明する図である。 相変化メモリセルを示す回路図である。
　以下、図面を参照して、本発明の好適な実施形態を例示的に詳しく説明する。ただし、この実施の形態に記載されている構成要素はあくまで例示であり、本発明の技術的範囲は、特許請求の範囲によって確定されるのであって、以下の個別の実施形態によって限定されるわけではない。
　（第１実施形態）
　図１は、本発明の第１実施形態にかかる相変化メモリセルの要部構造を例示的に示す図である。図１２に、ＲＡＭを構成する相変化メモリセルの回路図を例示的に示す。ＲＡＭは、例えば、複数のワード線と複数のビット線との交点位置に相変化メモリセルを配置して構成される。図１２においては、各相変化メモリセルは、相変化メモリ素子と選択トランジスタ１０３とを有する。相変化メモリセルの形成に際し、公知技術によって、ドレイン１０１ａ、ソース１０１ｂを有した選択トランジスタ１０３が基板１００の表面に形成される。ここで、選択トランジスタ１０３は、相変化メモリ素子を構成するカルコゲナイド材料層１０７（相変化記録材料層）を、所望の温度に加熱することが可能な制御手段として機能する。ここでは、ＭＯＳＦＥＴを用いているが、バイポーラトランジスタでもよい。なお、図１では、基準電極１０１ｃの配線などは省略して示している。
　次に、下部絶縁層１０４が選択トランジスタ１０３とドレイン１０１ａ、ソース１０１ｂが形成された基板１００の上に形成される。次に、下部絶縁層１０４を貫通して第１の孔１１１を設け、この第１の孔１１１内に窒化チタンやタングステンなどのような高い電気伝導性を持った材料をプラグ１０５として埋め込む。プラグ１０５は、下部絶縁層１０４を貫通し、選択トランジスタ１０３とカルコゲナイド材料層１０７を電気的に接続している。
　カルコゲナイド材料層１０７を形成するカルコゲナイド材料としては、例えば、Ｓ、Ｓｅ、ＴｅのいずれかまたはこれらとＳｂ、Ｇｅのうちの１種以上を主成分として含む材料が挙げられ、これらのうちＧｅ、Ｓｂ、Ｔｅを主成分として含む材料が好適に用いられる。特にＧｅ２Ｓｂ２Ｔｅ５を好適に用いることができる。
　次に、プラグ１０５及び下部絶縁層１０４の上に、ペロブスカイト型構造を有する材料により形成されるペロブスカイト層１０６（以下、「酸化物層１０６」ともいう。）、カルコゲナイド材料層１０７、上部電極層１０８、シリコン酸化膜などからなるハードマスク１０９をこの順で形成する。
　ここで、酸化物層１０６は、例えば、酸化物ターゲットまたは酸化物ターゲットと金属ターゲットの組み合わせからスパッタリング法によって形成することが可能である。上記以外の酸化物層１０６の形成方法としては、例えば、物理気相成長法、化学気相成長法、原子層堆積法、金属化合物を堆積後、酸化処理によって形成する方法、酸素雰囲気中における金属化合物の反応性スパッタリング法によって形成する方法、等がある。後述の真空処理装置、真空処理装置を用いた相変化メモリ素子の製造方法では、これらの方法のうち、いずれか１つの方法を用いることにより酸化物層１０６を形成することが可能である。
　酸化物層１０６の厚さとしては、例えば、１０ｎｍ程度であり、上記の酸化物層１０６の形成方法によって、十分に製造可能である。従来技術の極薄絶縁層に要求されていた３ｎｍ以下の薄膜を均一に形成する技術に比較すると、その製造技術の困難さは格段に軽減される。
　カルコゲナイド材料層１０７は、ペロブスカイト層１０６（酸化物層１０６）の上に形成され、ペロブスカイト層１０６（酸化物層１０６）を介して加熱または冷却されることにより結晶状態またはアモルファス状態に相変化する相変化記録材料層として機能する。
　次に、微細加工技術として公知技術であるリソグラフィ技術とエッチング技術を利用して、ハードマスク１０９をマスクとして、酸化物層１０６、カルコゲナイド材料層１０７、上部電極１０８を所定の形状に微細加工する。
　最後に、上部絶縁層１１０が、相変化メモリ素子の電気的絶縁のために形成される。本発明の相変化メモリ素子には、酸化物層１０６として、ＬａＮｉＯ３（以下、単に、「ＬＮＯ」ともいう）が使用され、ＬａＮｉＯ３からなるターゲットからパルスＤＣを使用したマグネトロンスパッタリング法によって酸化物層１０６が形成される。この時の圧力は、例えば、０．９ｍＴｏｒｒ、温度は３００℃が好適である。この条件で形成された酸化物層１０６の厚さは、１０ｎｍである。
　図２は、本発明の第1実施形態にかかる相変化メモリ素子の酸化物層１０６（ＬＮＯ）をＸ線回折法（θ－２θ法）によって測定した結果を示す図である。これから、酸化物層１０６（ＬＮＯ）は、膜面に垂直で良好な（００１）配向を有したペロブスカイト型構造をしていることがわかる。即ち、Ｘ線回折法（θ－２θ法）において、２θ＝４３°付近に（２００）回折ピークが現れれば（００１）配向であることが間接的にわかる。また、より直接的な確認方法としては、透過型電子顕微鏡により断面像を観察し、その格子間隔から（００１）配向を確認することができる。その時、酸化物層１０６（ＬＮＯ）に電子線を照射し、その回折パターンを解析することによって、より明確に（００１）配向を確認することができる。
　本発明の第1実施形態にかかる相変化メモリ素子の酸化物層１０６（ＬＮＯ）を、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｓｃｏｐｙ）によって測定したところ、酸化物層１０６（ＬＮＯ）は、Ｌａ：Ｎｉ：Ｏ＝１９：２２：６０の原子比率を持っていて、化学量論のＬａ：Ｎｉ：Ｏ＝２０：２０：６０に近い値となっていることがわかった。原子比率が化学量論の値に近い場合、その物質の電気抵抗が小さくなることが、一般に知られているように、酸化物層１０６（ＬＮＯ）の電気抵抗は低いことがわかる。
　酸化物層１０６（ＬＮＯ）を４点プローブ抵抗測定法によって測定した電気抵抗率と熱伝導率とを表１に示す。なお、表１中、ＴｉＮの電気抵抗率は、α－ＴｉＮで～１２×１０－３、δ－ＴｉＮで～５×１０－３（Ωｍ）であることを示す。比較のために、従来技術で得られた相変化メモリ素子に使用される極薄い絶縁層の特性を示す（特許文献２、特許文献６、特許文献７、非特許文献１、非特許文献２）。これから、本発明の第1実施形態にかかる相変化メモリ素子の酸化物層１０６（ＬＮＯ）は、電気抵抗率が５×１０－６（Ωｍ）以下と小さく、かつ熱伝導率が２．５×１０－２（Ｗ／ｃｍＫ）以下と小さいことがわかる。
Figure JPOXMLDOC01-appb-T000001
　このように、本発明の第１実施形態にかかる相変化メモリ素子の酸化物層１０６（ＬＮＯ）は、従来技術によって得られる絶縁層よりも低い電気抵抗率（高い電気伝導性）と、低い熱伝導率（高い熱絶縁性）を兼ね備えている。
　酸化物層１０６の高い熱絶縁性は、カルコゲナイド材料層１０７からプラグへの熱拡散を防ぐバリアとしての重要な役割を果たし、消費電力を十分に低減することを可能にする。さらには、酸化物層１０６の高い電気伝導率は、相変化メモリ素子の抵抗を低く維持したまま、動作速度を維持する。すなわち、動作速度を遅くすることがない。
　高い電気伝導率を有した酸化物層１０６はカルコゲナイド材料層１０７との間のトンネル効果に依存しないため、酸化物層の厚さには制限がなく、従来技術の極薄絶縁層よりも厚く成膜できることから、絶縁層を極薄くかつ均一に形成しなければならなかった製造技術の困難さを軽減することが可能になる。
　次に、図３の３ａ～図３の３ｅを使用して酸化物層１０６（ＬＮＯ）の上にカルコゲナイド材料層１０７が形成された時の酸化物層１０６（ＬＮＯ）とカルコゲナイド材料層１０７の関係について説明する。
　図３の３ａは、酸化物層１０６（ＬＮＯ）がペロブスカイト型構造となっていることを示す模式図である。ここで、Ｌａの格子間距離ａは、０．３８４ｎｍであることが知られている。
　図３の３ｂは、以降の説明に使用するため、便宜上、図３の３ａに示すペロブスカイト型構造の酸化物層１０６（ＬＮＯ）から酸素原子（Ｏ）を省略した結晶構造を示す模式図である。
　図３の３ｃは、図３の３ｂに示すペロブスカイト型構造の酸化物層１０６（ＬＮＯ）の結晶が複数結合したところを示す模式図である。
　図３の３ｄは、図３の３ｃの面３０１、３０２、３０３、３０４に囲まれた部分のみを示す模式図である。ここで、Ｌａの格子間距離ｂは、距離ａの√２倍である０．５４３ｎｍであることは図３の３ｃから明らかである。また、図３の３ｄに示す酸化物層１０６（ＬＮＯ）の模式図と図３の３ｃに示す酸化物層１０６（ＬＮＯ）の模式図は４５°回転させた関係となっていることも明らかである。
　図３の３ｅは、図３の３ｄに示す酸化物層１０６（ＬＮＯ）の上にカルコゲナイド材料層１０７が形成された構造を示す模式図である。ここで、カルコゲナイド材料層１０７のＴｅの格子間距離ｃは、０．５９ｎｍであることが知られている。Ｔｅの格子間距離ｃは、図３の３ｅに示す酸化物層１０６（ＬＮＯ）のＬａの格子間距離ｂである０．５４３ｎｍに近い値となっていることから、酸化物層１０６（ＬＮＯ）の上にはカルコゲナイド材料層１０７が成長し易く、強い接着性が得られることがわかる。
　以上から、カルコゲナイド材料層１０７（ＧＳＴ）の結晶配向は、（００１）[１００]となっており、酸化物層１０６（ＬＮＯ）の結晶配向（００１）［１１０］をテンプレートとして４５°回転した状態で結晶化することがわかる。このように図３に示されるペロブスカイト型構造を有した酸化物層１０６（ＬＮＯ）は、岩塩型構造を持ったカルコゲナイド材料層１０７にとって良好なテンプレートとなる。
　カルコゲナイド材料層１０７の結晶配向は、酸化物層１０６の結晶配向をテンプレートとして用いて結晶化され、酸化物層１０６の上に形成される。これにより、酸化物層１０６を介してカルコゲナイド材料層１０７と、下部絶縁層１０４との接続性（接触性）が促進される。また、酸化物層１０６を介してカルコゲナイド材料層１０７と、プラグ１０５との接続性（接触性）が促進される。
　以上説明したように本実施形態に拠れば、高い電気伝導性と高い熱絶縁性を兼ね備えたペロブスカイト型構造を有する材料により形成されるペロブスカイト層（酸化物層）を有する相変化メモリ素子、相変化メモリ素子を有する相変化メモリセルを提供することが可能になる。
　（第２実施形態）
　図４は、本発明の第２実施形態にかかる相変化メモリ素子の構造を示す模式図である。第１実施形態と同様の構成のものについては、同じ符号を付して、詳細な説明は省略する。第２実施形態では、第１実施形態と比較して、酸化物層１０６の構造が異なるので、この点に関して説明する。第２実施形態において、酸化物層１０６は、プラグ１０５の上部で、中間絶縁層１１２に形成された第２の孔１１３の壁部１１４と底部１１５とを被覆する構造となっている。カルコゲナイド材料層１０７は、酸化物層１０６に覆われた第２の孔１１３を満たすために形成され、上部電極層１０８がカルコゲナイド材料層１０７の上に形成される。第２実施形態における相変化メモリ素子においては、カルコゲナイド材料層１０７が結晶相とアモルファス相を遷移する際に必要な電力は第２の孔１１３の大きさによって決定される。
　尚、図４に示す構造の他、図示しないが、酸化物層１０６をドレイン１０１ａに直接接続する構成であってもよい。
　以上説明したように本実施形態に拠れば、高い電気伝導性と高い熱絶縁性を兼ね備えたペロブスカイト型構造を有する材料により形成されるペロブスカイト層（酸化物層）を有する相変化メモリ素子、相変化メモリ素子を有する相変化メモリセルを提供することが可能になる。
　（第３実施形態）
　次に、本発明の第３実施形態として、第1実施形態及び第２実施形態で説明した相変化メモリ素子を製造する真空処理装置および、相変化メモリ素子の製造方法を図１０及び図１１の参照により説明する。
　図１０は、真空処理装置の構成を示す模式的に示す平面図である。図１０に示す真空処理装置は、複数のチャンバの接続により構成されるマルチチャンバタイプの装置である。２つのロードロックチャンバ１００８、１００９において、基板１００が搬入、搬出される。前処理チャンバ１００１において、基板１００の表面を清浄するための前処理がなされる。ハードマスク形成チャンバ１００２において、ハードマスクが形成される。上部電極形成チャンバ１００３において、上部電極が形成される。カルコゲナイド材料層形成チャンバ１００４において、カルコゲナイド材料層が形成される。酸化物層形成チャンバ１００５において、酸化物層が形成される。デガスチャンバ１００６において、基板の脱ガスを行うための処理が施される。
　前処理チャンバ１００１、ハードマスク形成チャンバ１００２、上部電極形成チャンバ１００３、カルコゲナイド材料層形成チャンバ１００４、酸化物層形成チャンバ１００５及びデガスチャンバ１００６、を総称して処理チャンバ（１００１～１００６）という。
　更に、真空処理装置は、基板１００に対して所定の処理を行うための処理チャンバ（１００１～１００６）と、ロードロックチャンバ１００７、１００８とを接続するためのコアチャンバ１００９を有する。コアチャンバ１００９とロードロックチャンバ１００７、１００８との間、およびコアチャンバ１００９と処理チャンバ（１００１～１００６）との間には、それぞれのチャンバを隔離し、かつ必要に応じて開閉自在なゲートバルブ（不図示）が設けられている。
　また、ロードロックチャンバ１００７、１００８を２つ設けた理由は、基板の搬入、搬出を行う際、２つのチャンバを交互に使い分けることにより、基板の搬入と搬出を並列に行うことを可能にして、生産性を高めるためである。
　前処理チャンバ１００１には、基板を載置する基板載置台、真空排気手段、ガス導入手段、電力供給手段、等が付設されているが、それらの構成は省略されている。ハードマスク形成チャンバ１００２から酸化物層形成チャンバ１００５までの処理チャンバには、基板を載置する基板載置台、基板載置台に対向した位置に設置されるターゲット載置台、ターゲット載置台に設置されるターゲット、真空排気手段、ガス導入手段、電力供給手段、等が付設されているが、それらの構成は省略されている。デガスチャンバ１００６には、基板を載置する基板載置台、真空排気手段、ガス導入手段、基板加熱手段、等が付設されているが、それらの構成は省略されている。コアチャンバ１００９には、真空排気手段、基板の搬送を行う基板搬送手段、等が付設されているが、それらの構成も省略されている。
　次に、相変化メモリ素子の製造方法の流れを説明する。図１１は、相変化メモリ素子の製造方法の流れを説明する図である。本処理は、図１０に示した真空処理装置を用いて実行することが可能である。なお、真空処理装置に搬入される基板１００には、前工程にて、基板表面に選択トランジスタ１０３、下部絶縁層１０４、プラグ１０５が形成されているものとする。
　まず、ステップＳ１１０１において、基板１００は、大気側に設けられた基板搬送手段（不図示）によって、ロードロックチャンバ１００８内に搬入される。
　次に、ステップＳ１１０２において、ロードロックチャンバ１００８の真空排気手段は、所定の真空度までロードロックチャンバ１００８の内部を真空排気する。
　次に、ステップＳ１１０３において、コアチャンバ１００９の基板搬送手段は、ロードロックチャンバ１００８からデガスチャンバ１００６内に基板を搬入し、基板を基板載置台に載置する。その後、真空排気手段はデガスチャンバ1００６内を真空排気する。そして、基板加熱手段は、基板を所定の温度まで加熱し、脱ガス処理を行う。
　次に、ステップＳ１１０４において、コアチャンバ１００９の基板搬送手段は、デガスチャンバ1００６から前処理チャンバ１００１内に基板を搬入し、基板載置台に載置する。その後、真空排気手段は前処理チャンバ1００１内を真空排気した後、周知のエッチング技術の実行により、基板の表面にエッチング処理が施され、清浄される。
　次に、ステップＳ１１０５において、コアチャンバ１００９の基板搬送手段は、前処理チャンバ１００１から酸化物層形成チャンバ１００５（ペロブスカイト層形成チャンバ１００５）内に基板を搬入し、基板載置台に載置する。その後、真空排気手段は酸化物層形成チャンバ1００５内を真空排気する。
　次に、ステップＳ１１０６において、ガス導入手段は、所定のガスを所定の流量に制御して、酸化物層形成チャンバ１００５（ペロブスカイト層形成チャンバ１００５）内に導入する。このとき、電力供給手段は、ターゲットに電力を供給し、酸化物層形成チャンバ１００５（ペロブスカイト層形成チャンバ１００５）にプラズマ放電を発生させる。ターゲットからスパッタされたスパッタ粒子が基板の表面に到達することによって酸化物層が形成される。
　次に、ステップＳ１１０７において、コアチャンバ１００９の基板搬送手段は、酸化物層形成チャンバ１００５（ペロブスカイト層形成チャンバ１００５）からカルコゲナイド材料層形成チャンバ１００４内に基板を搬入し、基板載置台に載置する。その後、真空排気手段は、カルコゲナイド材料層形成チャンバ１００４内を真空排気する。
　次に、ステップＳ１１０８において、ガス導入手段は、所定のガスを所定の流量に制御して、カルコゲナイド材料層形成チャンバ１００４（相変化記録材料層形成チャンバ１００４）内に導入する。このとき、電力供給手段は、ターゲットに電力を供給し、カルコゲナイド材料層形成チャンバ１００４（相変化記録材料層形成チャンバ１００４）内にプラズマ放電を発生させる。ターゲットからスパッタされたスパッタ粒子が基板の表面に到達することによって酸化物層の上にカルコゲナイド材料層（相変化記録材料層）が形成される。
　次に、ステップＳ１１０９において、基板搬送手段は、カルコゲナイド材料層形成チャンバ１００４（相変化記録材料層形成チャンバ１００４）内から上部電極形成チャンバ１００３内に基板を搬入し、基板載置台に載置する。その後、真空排気手段は、上部電極形成チャンバ１００３内を真空排気する。
　次に、ステップＳ１１１０において、ガス導入手段は、所定のガスを所定の流量に制御して、上部電極形成チャンバ１００３内に導入する。このとき、電力供給手段は、ターゲットに電力を供給し、上部電極形成チャンバ１００３内にプラズマ放電を発生させる。ターゲットからスパッタされたスパッタ粒子が基板の表面に到達することによってカルコゲナイド材料層の上に上部電極層が形成される。
　次に、ステップＳ１１１１において、コアチャンバ１００９の基板搬送手段は、上部電極形成チャンバ１００３内からハードマスク形成チャンバ１００２内に基板を搬入し、基板載置台に載置する。その後、真空排気手段は、ハードマスク形成チャンバ１００２内を真空排気する。
　次に、ステップＳ１１１２において、ガス導入手段は、所定のガスを所定の流量に制御して、ハードマスク形成チャンバ１００２内に導入する。このとき、電力供給手段は、ターゲットに電力を供給し、ハードマスク形成チャンバ１００２内にプラズマ放電を発生させる。ターゲットからスパッタされたスパッタ粒子が基板の表面に到達することによって上部電極層の上にハードマスクが形成される。
　最後に、ステップＳ１１１３において、上述の所定の処理が施された基板は、コアチャンバ１００９の基板搬送手段によってハードマスク形成チャンバ１００２から搬出され、ロードロックチャンバ１００７に搬入される。そして、大気側に設けられた基板搬送手段によって、ロードロックチャンバ１００７内から搬出され、次工程に送られる。
　ステップＳ１１０１乃至ステップＳ１１１３の処理により、基板１００上に相変化メモリ素子を有する相変化メモリセルが形成される。
　以上説明したように本実施形態に拠れば、ペロブスカイト層（酸化物層）の製造の困難さを低減する、真空処理装置、相変化メモリ素子等の製造方法の提供が可能になる。
　以上、本発明の好ましい実施形態を添付図面の参照により説明したが、本発明はかかる実施形態に限定されるものではなく、特許請求の範囲の記載から把握される技術的範囲において種々な形態に変更可能である。
　本発明は上記実施形態に制限されるものではなく、本発明の精神及び範囲から離脱することなく、様々な変更及び変形が可能である。従って、本発明の範囲を公にするために、以下の請求項を添付する。

Claims (13)

  1. 　ペロブスカイト型構造を有する材料により形成されるペロブスカイト層と、
    　前記ペロブスカイト層の少なくとも片方の面側に位置し、当該ペロブスカイト層を介して通電されることにより結晶状態またはアモルファス状態に相変化する相変化記録材料層と、
    　を有することを特徴とする相変化メモリ素子。
  2. 　前記相変化記録材料層は、カルコゲナイド材料を含むことを特徴とする請求項１に記載の相変化メモリ素子。
  3. 　前記ペロブスカイト層は、ＳｒＬａＴｉＯ３、ＣａＹＴｉＯ３、ＣａＮｄＴｉＯ３、ＬａＮｉＯ３、ＳｒＣａＬａＲｕＯ３、ＮｄＮｉＯ３、ＬａＢａＳｎＯ３、ＬａＴｉＯ３、ＣａＲｕＯ３、ＣａＭｏＯ３、ＳｒＲｕＯ３、ＢａＭｏＯ３、ＣａＣｒＯ３、ＳｒＭｏＯ３、ＳｒＣｒＯ３のいずれか１種を含むことを特徴とする請求項１に記載の相変化メモリ素子。
  4. 　前記相変化記録材料層は、前記ペロブスカイト層の結晶配向をテンプレートとして、当該ペロブスカイト層の上に結晶化されることを特徴とする請求項１に記載の相変化メモリ素子。
  5. 　前記ペロブスカイト層は、酸化物ターゲットから高周波又はパルス電源のマグネトロンスパッタリング法によって形成されることを特徴とする請求項１記載の相変化メモリ素子。
  6. 　前記ペロブスカイト層は、酸化物ターゲットと金属ターゲットの組み合わせによるスパッタリング法によって形成されることを特徴とする請求項１に記載の相変化メモリ素子。
  7. 　前記ペロブスカイト層は、物理気相成長法、化学気相成長法又は原子層堆積法によって形成されることを特徴とする請求項１に記載の相変化メモリ素子。
  8. 　前記ペロブスカイト層は、金属化合物の堆積後の酸化処理によって形成されることを特徴とする請求項１に記載の相変化メモリ素子。
  9. 　前記ペロブスカイト層は、酸素雰囲気中における金属化合物の反応性スパッタリング法によって形成されることを特徴とする請求項１に記載の相変化メモリ素子。
  10. 　前記ペロブスカイト層の電気抵抗率は５×１０－６（Ωｍ）以下であり、熱伝導率は２．５×１０－２（Ｗ／ｃｍＫ）以下であることを特徴とする請求項１に記載の相変化メモリ素子。
  11. 　請求項１乃至請求項１０のいずれか１項に記載の相変化メモリ素子と、
    　前記相変化メモリ素子を構成する相変化記録材料層を、所望の温度に加熱可能な制御回路と、
    　前記相変化メモリ素子を構成するペロブスカイト層を介して、前記制御回路と、前記相変化記録材料層と、を電気的に接続する電気伝導部材と、
    　を有することを特徴とする相変化メモリセル。
  12. 　基板に対して、ペロブスカイト型構造を有する材料により形成されるペロブスカイト層を形成するためのペロブスカイト層形成チャンバと、
    　前記ペロブスカイト層形成チャンバ内で形成された前記ペロブスカイト層の上に、結晶状態またはアモルファス状態に相変化することが可能な相変化記録材料層を形成する相変化記録材料層形成チャンバと、
    　を有することを特徴とする真空処理装置。
  13. 　ペロブスカイト型構造を有する材料により形成されるペロブスカイト層を成膜するペロブスカイト層成膜工程と、
    　前記ペロブスカイト層の少なくとも片面側に位置し、当該ペロブスカイト層を介して通電されることにより結晶状態またはアモルファス状態に相変化する相変化記録材料層を成膜する相変化記録材料層成膜工程と、
    　を有することを特徴とする相変化メモリ素子の製造方法。
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